KR20020071096A - 솔더 범프의 형성 방법 - Google Patents
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- 229910000679 solder Inorganic materials 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 title claims abstract description 51
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 36
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 238000002161 passivation Methods 0.000 claims abstract description 15
- 238000000926 separation method Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 239000000956 alloy Substances 0.000 claims 1
- 229910001174 tin-lead alloy Inorganic materials 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 17
- 238000009713 electroplating Methods 0.000 abstract description 13
- 150000002500 ions Chemical class 0.000 abstract description 6
- 229910001432 tin ion Inorganic materials 0.000 abstract description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002351 wastewater Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13023—Disposition the whole bump connector protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
솔더 범프를 형성하는 방법을 개시한다. 이는 복수의 I/O 패드, 패시베이션층, 분리 금속층 및 UBM층을 구비하는 웨이퍼를 제공한다. 그 UBM층상의 솔더 범프들이 형성된 위치에 포토레지스트층이 형성된다. 솔더 범프가 형성된 위치이외에 위치된 UBM층 부분은 제거된다. 하부 분리 금속층은 노광된다.
UBM층 및 분리 금속층 위에 두꺼운 포토레지스트층이 적용되는데, 솔더 범프들이 형성된 위치에 형성된 두꺼운 포토레지스트층을 제거하기 위하여 노광 및 포토리소그래피법이 사용된다. 나중에 포토레지스트의 개구에 솔더 페이스트를 채우기 위하여 프린팅법이 사용된다. 그 솔더 페이스트를 리플로우하기 위하여 리플로우 공정이 실행된다. 그 리플로우 공정 후에, 포토레지스트층이 제거되며, 최종적으로 분리 금속층도 또한 제거된다. 이에 의해 솔더 범프들을 갖는 웨이퍼가 형성된다.
Description
본 발명은 일반적으로 솔더 범프를 형성하는 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 웨이퍼상에 솔더 범프들을 제작하는 개선된 방법에 관한 것이다.
경량의, 휴대용 전자제품들에 사용되는 고밀도 집적 장치에 대한 필요성이 증가함에 따라, 집적 회로의 크기 및 그 패키지 배열이 점차 변화되어 왔다. 이러한 점진적인 변화는 여러 가지 패키지 유형에 있어서 다양한 기술의 발달을 낳았다.
일반적으로 캐리어에 칩을 연결하는 방법에는 세 가지 유형: 와이어 본딩법, 자동 테이프 본딩(TAB)법(tape automated bonding method) 및 플립 칩(F/C)법(flipchip method)이 있다. 그러나, TAB 와 F/C 패키지 방법들은 캐리어에 칩을 전기적으로 연결하기 위하여 웨이퍼에 솔더 범프들을 형성할 것을 요구한다. 칩과 캐리어 사이의 양호한 본딩을 위해서는 균일한 높이를 갖는 솔더 범프들이 매우 중요하다. 솔더 범프의 제작 기술은 솔더 범프, 즉, 양호한 전도성을 고르게 갖고 균일한 높이를 가지며 미세한 피치를 갖는 솔더 범프를 형성하는 방향으로 발달해 왔다.
도 1a - 1c는 종래의 방법에 따라 솔더 범프를 형성하는 방법을 도시하는 횡단면도이다. 도 1a를 참조하면, 웨이퍼(100)가 있고, 복수의 I/O 패드(pad)(102)들이 제공된다. 그 웨이퍼 위에 패시베이션층(104)이 형성된 다음, I/O 패드(102)의 중앙 영역에서 노광된다. 하부 범프 금속(UBM under bump layer)층(106)이 패시베이션층(104) 및 I/O 패드(102) 위에 형성된다. UBM층(106)은 복수의 층들을 구비하는 데, 그 층들은 티타늄층(106a) 및 구리층(106b)이다. 티타늄층(106a)은 솔더 페이스트로부터의 이온들이 그 하부의 층들 및 장치들로 침투하는 것을 방지하는 장벽층의 역할을 한다. 구리층(106b)은 솔더 페이스트에 대하여 양호한 접착력을 제공한다.
도 1b를 참조하면, UBM층(106)상에 형성되는 패턴화된 포토레지스트층(108)은 복수의 개구들을 구비하는 데, 여기서 그 개구들은 솔더 범프들을 형성하는 위치를 한정하게 된다. 포토레지스트층(108)에 의해 덮히지 않은 UBM층(106)의 부분에 솔더층(110)을 형성하기 위하여 전기 도금법이 실행된다. 솔더층(110)의 두께는 전기 도금 용액 또는 전류 분포와 같은 전기 도금 파라미터들에 의해 조절된다.
도 1c는 포토레지스트층(108)이 제거되고 리플로우 공정이 실행된 것을 나타내고 있다. 솔더층(110)이 솔더 범프(112)를 형성하기 위하여 리플로우되고, 그 다음 그것은 솔더 범프(112)에 의해 덮히지 않아 보호되지 않는 UBM층(106)의 부분을 제거하는 마스크 역할을 한다. 이에 의해 솔더 범프들을 갖는 웨이퍼가 형성된다.
위에 언급된 종래의 방법에서는, 솔더 범프가 전기 도금법에 의해 UBM층상에 형성된다. 그 형성 공정 과정 중에는, 웨이퍼 전체에 걸쳐 전류가 고르게 분포되지 않는 문제가 있어, 균일한 높이의 솔더 범프들이 형성되지 않아 나중에 칩과 캐리어 사이의 본딩에 문제를 야기하게 된다. 전기 도금법은 솔더층을 형성하기 위하여 전기 도금 용액으로부터 금속 이온들을 침적시키는 공정을 사용하는 데, 여기서 그 침적 공정은 솔더층을 형성하는 율이 매우 낮다. 따라서 생산성이 감소된다.
종래의 방법에 따른 전기 도금 공정의 또 다른 문제점은 솔더층의 주석과 납 사이의 비율을 조절하는 문제이다. 솔더층에 있어서 주석과 납의 비율은 63 : 37 인 것이 바람직하다. 그러나, 전기 도금 용액으로부터 금속 이온들을 침적시키는 공정 과정 중에 솔더층에서의 주석과 납의 형성 비율을 조절하기는 매우 어렵고, 따라서 솔더층에서의 주석/납의 부적절한 비율은 솔더층의 공정 온도(eutectic temperature)를 결정하기 어렵게 하며, 이것은 리플로우 온도의 조절을 어렵게 한다.
본 발명은 프린팅법을 사용함으로써 솔더 범프들을 형성하는 방법을 제공한다. 그 프린팅법은 일정한 비율의 주석과 납 이온들을 함유하는 솔더 페이스트를 사용하며, 이에 의해 그 비율이 수치적으로 조절될 수 있고, 전기 도금법에 의하여생기는 문제점들은 없어질 수 있다.
도 1a - 1c는 종래의 방법에 따라 솔더 범프들을 형성하는 방법을 도시한 횡단면도.
도 2a - 2d는 본 발명의 바람직한 구현예에 따라 솔더 범프들을 형성하는 방법을 도시한 횡단면도.
전술한 목적 및 다른 목적들을 달성하기 위하여 그리고 본 발명이 의도하는 바에 따라, 본 발명은 복수의 I/O 패드들, 패턴화된 패시베이션층, UBM층 및 분리층을 구비하도록 제공된 웨이퍼:를 구비하는 솔더 범프들을 형성하는 방법을 제공한다. UBM층 위의 솔더 범프가 형성되는 위치에 포토레지스트층이 형성된다. 솔더 범프가 형성되는 위치 외부에 있는 UBM층의 부분은 제거된다. 하부의 분리 금속층은 노광된다. UBM층과 분리층 위에 두꺼운 포토레지스트층이 적용되는 데, 여기서 솔더 범프들을 형성하는 위치에 형성되는 두꺼운 포토레지스트층을 제거하기 위하여 노광(exposing) 및 포토리소그래피법에 의한다. 포토레지스트층의 개구에 솔더 페이스트를 채우기 위하여 프린팅법이 사용된다. 그 솔더 페이스트를 리플로우시키기 위하여 리플로우 공정이 실행된다. 리플로우 공정 후에, 포토레지스트층이 제거되며, 최종적으로 분리 금속층도 또한 제거된다. 이에 의해 솔더 범프들을 갖는 웨이퍼가 형성된다. 포토레지스트층은 분리층 위에 형성되므로, 그것은 완전하고 용이하게 제거될 수 있다.
전술한 일반적인 설명과 다음의 상세한 설명은 모두 단지 예시적이고 설명적인 것이며, 청구범위와 같이, 발명을 제한하는 것이 아니다.
도 2a - 2d는 본 발명의 바람직한 실시예에 따라 솔더 범프들을 형성하는 방법을 도시한 횡단면도이다. 도 2a를 참조하면, 웨이퍼(200)가 제공되어 있는 데, 그 웨이퍼(200) 위에는 복수의 I/O 패드(202)들과 패시베이션층(204)이 형성되어있다. 패시베이션층(204)은 I/O 패드의 주변을 커버하며, I/O 패드는 알루미늄과 같은 물질로 이루어져 있다. 패시베이션층(204)은 실리콘 산화물, 실리콘 질화물(Si3N4) 또는 폴리이미드(polyimide) 등과 같은 물질로 이루어진 것이 바람직하다. 웨이퍼(200)위에 형성되는 분리층(205)은 포토레지스트와 패시베이션층(204) 사이에 분리 기능을 하도록 구성되어야 한다. 이어서, 하부 범프 금속(UBM)층(206)이 형성되며, 그것은 복수의 층들, 예컨대, 적어도 제1금속층(206a)과 제2금속층(206b)을 구비하는 구조이다. 그 중에서 제1금속층(206a)의 두께는 약 3000Å이고, 제2금속층(206b)의 두께는 약 7000Å이다. 위에 언급된, 두 개의 층을 구비하는 UBM층(206)은 양호한 보호 기능을 갖는다. UBM층(206)은 솔더 범프들의 이온들이 그 하부층들 및 장치들로 침투하는 것을 방지하는 장벽으로서의 역할을 할 수 있고, 그에 의해 하부층들 및 장치들을 손상으로부터 보호할 수 있다.
도 2b를 참조하면, 솔더 범프들이 성장되는 위치의 외부에 위치되는 UBM층(206)의 부분이 제거된다. 솔더 범프들이 성장되는 위치의 I/O 패드(202)들 위에 있는 UBM층(206) 부분만이 유지된다. 솔더 범프들이 성장되는 위치의 외부 영역에 있는 분리 금속층(205) 부분은 노광된다. UBM층(206)을 제거하는 방법은 포토레지스트층(미도시)을 사용하여 I/O 패드상의 UBM층(206)을 덮은 다음, 에칭법을 사용하여 포토레지스트층에 의해 덮히지 않은 UBM층(206) 부분을 제거하는 것이다.
도 2c를 참조하면, 포토레지스트층(108)은 노광된 분리 금속층(205)을 덮기 위해 형성된다. 포토레지스트층(208)은 복수의 I/O패드(202)의 개구들에 대응되는것이며, 포토레지스트층(208)의 두께는 대략 70㎛ 이상이다. 솔더 페이스트(210)를 포토레지스트층(208)의 개구(209)들에 채우기 위하여 프린팅법이 이용된다. 솔더 범프들을 형성하기 위하여 솔더 페이스트(210)를 용융시키는 리플로우 공정이 실행된다. 솔더 범프들의 형성 후에는, 그 포토레지스트층(208)은 제거되고 그 포토레지스트층(208)의 두께는 70㎛ 이상으로 증가될 수 있으므로, 균일한 높이의 솔더 범프들이 형성될 수 있다. 불균일 높이의 솔더 범프들이 형성되는 문제점이 방지될 수 있고, 생산수율 감소가 현저하게 감소될 수 있다.
도 2c를 참조하면, 리플로우 공정 후에, 패시베이션층(204)으로부터 포토레지스트층(208)을 분리시키는 분리 금속층(205)이 없다면, 포토레지스트층(208)은 나중에 완전히 제거될 수 없을 것이다. 포토레지스트가 패시베이션층(204) 위에 형성된 때에, 분리 금속층(205)은, 유기 물질로 이루어진 포토레지스트층(208)이 완전히 제거될 수 있도록 한다. 그러므로, 본 발명은 웨이퍼상의 솔더 입자들에 의해 형성된 모든 잔류물들을 제거하는 방법을 제공한다. 또한 본 발명은 고온 공정 후의 포토레지스트층에 대한 제거 기술에 적용될 수 있으므로, 본 발명은 솔더 범프들의 제작에 제한되지 않는다.
도 2d를 참조하면, 포토레지스트층(208)(미도시)을 제거한 후에, 그 노광된 분리 금속층(205)은 웨이퍼상의 패시베이션층(204)이 노광될 때까지 제거된다. 포토레지스트층(208)이 노광된 분리층(205) 위에 형성되므로, 리플로우 공정 후에, 분리 금속층(205)이 제거된 때에 포토레지스트층(208)은 완전히 제거될 수 있다. 따라서, 나중에 패키지 공정 동안에 오염 문제가 발생되지 않는다.
위에 언급된 구현예로부터, 솔더 범프들을 형성하는 방법을 제공하는 본 발명은 여러 가지 장점들을 구비한다:
1. 본 발명은 솔더 범프들을 형성하기 위하여 전기 도금법 대신에 프린팅법을 사용함으로써, 그 생산 공정이 훨씬 간단하고 빠르다.
2. 본 발명의 방법은 균일한 높이의 솔더 범프들을 형성하는 개선된 방법을 제공한다. 본 발명의 프린팅법은 주석 이온들과 납 이온들 사이에 일정한 비율을 유지할 수 있으며, 이에 의해 솔더 범프 구조의 동일한 평면에 형성되는 정도(coplanarity)가 개선될 수 있다.
3. 본 발명은 전기 도금 용액의 폐류 문제를 처리할 필요가 없으며, 프린팅 공정은 전기 도금 공정 보다 훨씬 간단하므로, 그 비용을 감소시켜 생산성을 향상시킬 수 있다.
4. 본 발명의 특징은 먼저, UBM층 부분을 제거하며, 그 다음 하부의 분리 금속층을 노광시키고, 이에 의해 그 분리층 위에 포토레지스트층을 형성하는 것이다. 이러한 방법의 특징으로 인하여, 포토레지스트층은 리플로우 공정 후에 쉽게 제거될 수 있다.
본 발명의 다른 구현예들은 여기서 개시된 본 발명의 명세서 및 실시를 참작하는 것으로부터 당업자에게 명백하게 될 것이다. 명세서 및 예시들은 단지 예시적인 것으로만 간주되며, 본 발명의 진정한 범위 및 사상은 다음 청구범위에 의해서 정해진다는 것에 유의해야 한다.
Claims (3)
- 복수의 I/O 패드들 및 패시베이션층을 구비하고 있는 웨이퍼 위에, 솔더 범프들을 제작하기 위해 적합한, 솔더 범프들을 형성하는 방법으로, 그 방법은:I/O 패드들과 패시베이션층 위에 분리 금속층을 형성하는 단계;분리 금속층 위에 하부 범프 금속(UBM)층을 형성하는 단계;범프가 형성되는 위치를 한정하는 단계로서, 분리 금속층을 노광하기 위하여 범프가 형성되는 위치이외에 위치하고 있는 UBM층 부분이 제거되는 단계;복수의 개구들을 가지는 포토레지스트층을 형성하는 단계로서, 그 포토레지스트층의 각 개구가 범프의 위치에 대응되도록 하는 단계;프린팅법을 사용하여 포토레지스트층의 개구들에 솔더 페이스트를 채우는 단계;솔더 페이스트를 리플로우하는 단계;포토레지스트층을 제거하는 단계; 및분리 금속층을 노광하는 단계;를 구비하는 것을 특징으로 하는 솔더 범프들을 형성하는 방법.
- 제1항에 있어서,상기 분리 금속층은 패시베이션층으로부터 포토레지스트층을 분리시키는 기능을 구비한 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 솔더 페이스트는 주석-납 합금 페이스트(Sn63Pb37) 또는 범프를 형성할 수 있는 다른 합금들을 포함하는 물질로 이루어진 것을 특징으로 하는 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020010010987A KR20020071096A (ko) | 2001-03-03 | 2001-03-03 | 솔더 범프의 형성 방법 |
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Publication Number | Publication Date |
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KR20020071096A true KR20020071096A (ko) | 2002-09-12 |
Family
ID=37489240
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7300864B2 (en) | 2003-10-22 | 2007-11-27 | Samsung Electronics Co., Ltd. | Method for forming solder bump structure |
-
2001
- 2001-03-03 KR KR1020010010987A patent/KR20020071096A/ko not_active Application Discontinuation
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