JPH09232963A - 変調装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 変調処理の手順を簡単にする。 【解決手段】 拘束長判定部１は、入力されたデータの
拘束長ｉを判定し、その拘束長ｉを、入力されたデータ
とともにセレクタ２に出力する。セレクタ２は、その拘
束長ｉに応じて、データを、変換部３−ｉに出力する。
変換部３−ｉは、供給されたデータを、変換テーブルを
参照して、対応する符号に変換し、変換後の符号が不確
定ビットを含む場合、その不確定ビットの値を、すべて
１に設定した後、マルチプレクサ４に出力する。マルチ
プレクサ４は、その符号を、バッファ５を介して、ラン
検出処理部６に出力する。ラン検出処理部６は、その符
号において、ランレングスが最小ランより小さいとき、
そのランの先端に隣接する不確定ビットの「１」を
「０」に変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、変調装置および方
法に関し、特に、基本データ長がｍビットのデータを、
基本符号長がｎビットの可変長符号（ｄ，ｋ；ｍ，ｎ；
ｒ）に変換する変調装置および方法に関する。

【０００２】

【従来の技術】データを所定の伝送路を介して伝送する
場合や、データを磁気ディスク、光ディスク、光磁気デ
ィスクなどの記録媒体に記録する場合、伝送や記録に適
するようにデータの変調が行われる。このような変調に
おいて、ブロック符号化が多く利用されている。

【０００３】ブロック符号化は、データ列をｍ×ｉビッ
トの単位（データ語）で、ブロック化し、このデータ語
を所定の符号則に従って、ｎ×ｉビットの単位の符号語
に変換するものである。ｉ＝１である場合、固定長符号
となり、複数個の中からｉを選択することができる場
合、即ち、ｉが１乃至所定の最大値ｒのいずれかで変換
される場合、可変長符号となる。このように、ブロック
符号化された符号は、（ｄ，ｋ；ｍ，ｎ；ｒ）と５つの
数値で表される。最小ランｄは、符号における同一シン
ボルの最小連続個数、例えば、０の連続する個数のうち
の最小の値を示し、最大ランｋは、同一シンボルの最大
連続個数、例えば、０の連続する個数のうちの最大の値
を示している。

【０００４】コンパクトディスクやミニディスクなどに
おいては、上述したブロック符号化により得られた可変
長符号に対して、符号中の「１」をビットの反転、
「０」を無反転とするＮＲＺＩ（Non Return to Zero I
nverted）変調を行い、ＮＲＺＩ変調された可変長符号
（記録波形列）を記録するようにしている。

【０００５】記録波形列の最小反転間隔Ｔminが長いほ
ど、線速方向において高密度で記録を行うことができる
ので、可変長符号の最小ランｄは、大きい方が好まし
い。一方、記録波形列の最大反転間隔Ｔmaxが短いほ
ど、クロックの再生の面では有利になるので、可変長符
号の最大ランｋは、小さい方が好ましく、様々な変調方
法が提案されている。例えば、磁気ディスク、光ディス
ク、光磁気ディスクなどに適用されている変調方式とし
て、ＲＬＬ（Run Length Limited）符号への変調を行う
ＲＬＬ（１−７）、ＲＬＬ（１−６）、ＲＬＬ（２−
７）などや、ＶＦＭ（Variable Five Modulation）、Ｖ
ＦＭ２などがある。

【０００６】ＲＬＬ（１−７）においては、例えば、可
変長符号（１，７；２，３；２）への変調を行う。表１
は、可変長符号（１，７；２，３；２）への変換則を示
している。記録波形列のビット間隔をＴとすると、ＲＬ
Ｌ（１−７）符号（ＲＬＬ（１−７）で変調された符
号）の最小反転間隔Ｔmin（＝（ｄ＋１）Ｔ）は、２Ｔ
（＝（１＋１）Ｔ）となる。なお、入力データ列のビッ
ト間隔をＴdata（＝ｍ／ｎ×Ｔ）とすると、ＲＬＬ（１
−７）符号の最小反転間隔Ｔminは、１．３３Ｔdata
（＝２×２／３×Ｔdata）となる。また、ジッタの許容
値を示す検出窓幅Ｔw（＝ｍ／ｎ×Ｔ）は、０．６７Ｔ
（＝２／３×Ｔ）となる。

【０００７】一方、ＲＬＬ（１−７）符号の最大反転間
隔Ｔmax（＝（ｋ＋１）Ｔ）は、８Ｔ（＝（７＋１）
Ｔ）（＝５．３３Ｔdata）となる。

【０００８】

【表１】

【０００９】なお、表１における「ｘ」は不確定ビット
を表し、直前のビットが１の場合、０に設定され、直前
のビットが０である場合、１に設定される。

【００１０】次に、ＲＬＬ（１−６）においては、例え
ば、可変長符号（１，６；２，３；ｒ）（ｒ＝４，５）
への変調を行う。表２は、可変長符号（１，６；２，
３；４）への変換則を示している。ＲＬＬ（１−６）符
号の最小反転間隔は、２Ｔ（＝（１＋１）Ｔ）＝１．３
３Ｔdata（＝（１＋１）×２／３×Ｔdata）となり、最
大反転間隔は、７Ｔ（＝（６＋１）Ｔ）＝４．６７Ｔda
ta（＝（６＋１）×２／３×Ｔdata）となる。また、検
出窓幅Ｔwは、０．６７Ｔ（＝２／３×Ｔ）となる。

【００１１】

【表２】 データ 符号 ｉ＝１ １１ １０ｘ １０ ０１０ ０１ ００ｘ ｉ＝２ ００１１ １００ ０１０ ００１０ １００ ００ｘ ０００１ ０００ ０１０ ｉ＝３ ００００１１ ０００ ００１ ０１０ ００００１０ ０００ ００１ ００ｘ ０００００１ １００ ０００ ０１０ ｉ＝４ ００００００１１ ０００ ００１ ０００ ０１０ ００００００１０ ０００ ００１ ０００ ００ｘ ０００００００１ １０１ ０００ ０００ １０ｘ ００００００００ ００１ ０００ ０００ １０ｘ

【００１２】なお、表２における「ｘ」は、不確定ビッ
トを表し、直後のビットが１の場合、０に設定され、直
後のビットが０である場合、１に設定される。

【００１３】また、ＲＬＬ（２−７）においては、例え
ば、可変長符号（２，７；１，２；３）への変調を行
う。表３は、可変長符号（２，７；１，２；３）への変
換則を示している。ＲＬＬ（２−７）符号の最小反転間
隔は、３Ｔ（＝（２＋１）Ｔ）＝１．５Ｔdata（＝（２
＋１）×１／２×Ｔdata）となり、最大反転間隔は、８
Ｔ（＝（７＋１）Ｔ）＝４Ｔdata（＝（７＋１）×１／
２×Ｔdata）となる。また、検出窓幅Ｔwは、０．５Ｔ
（＝１／２×Ｔ）となる。

【００１４】

【表３】 データ 符号 ｉ＝１ １１ １０００ １０ ０１００ ｉ＝２ ０１１ ００１０００ ０１０ １００１００ ０００ ０００１００ ｉ＝３ ００１１ ００００１０００ ００１０ ００１００１００

【００１５】なお、ＲＬＬ（２−７）では、不確定ビッ
トは発生しない。

【００１６】そして、ＶＦＭ（最小ランｄが４である）
においては、例えば、可変長符号（４，２２；２，５；
５）への変調を行う。表４乃至表６は、ＶＦＭ符号
（４，２２；２，５；５）への変換則を示している。Ｖ
ＦＭ符号の最小反転間隔は、５Ｔ（＝（４＋１）Ｔ）＝
２Ｔdata（＝（４＋１）×２／５×Ｔdata）となり、最
大反転間隔は、２３Ｔ（＝（２２＋１）Ｔ）＝９．２Ｔ
data（＝（２２＋１）×２／５×Ｔdata）となる。ま
た、検出窓幅Ｔwは、０．４Ｔ（＝２／５×Ｔ）とな
る。

【００１７】

【表４】 データ 符号 ｉ＝１ 11 00000 10 10000 ｉ＝２ 0111 01000 00000 0110 00100 00000 0101 00010 00000 0100 00001 00000 ｉ＝３ 001111 01000 01000 00000 001110 01000 00100 00000 001101 01000 00010 00000 001100 01000 00001 00000 001011 00010 00001 00000 001010 00100 00100 00000 001001 00100 00010 00000 001000 00100 00001 00000 000111 00010 00010 00000 # 111111 00001 00001 00000 ｉ＝４ 00011011 01000 01000 01000 00000 00011010 01000 01000 00100 00000 00011001 01000 01000 00010 00000 00011000 01000 01000 00001 00000 00010111 01000 00010 00001 00000 00010110 01000 00100 00100 00000 00010101 01000 00100 00010 00000 00010100 01000 00100 00001 00000

【表５】 （ｉ＝４の続き） データ 符号 00010011 01000 00010 00010 00000 00010010 00100 00100 00100 00000 00010001 00100 00100 00010 00000 00010000 00100 00100 00001 00000 00001111 00010 00001 00001 00000 00001110 00100 00001 00001 00000 00001101 00100 00010 00010 00000 00001100 00100 00010 00001 00000 00001011 01000 00001 00001 00000 00001010 00001 00001 00001 00000 00001001 00010 00010 00010 00000 00001000 00010 00010 00001 00000 ｉ＝５ 0000011111 01000 01000 01000 01000 00000 0000011110 01000 01000 01000 00100 00000 0000011101 01000 01000 01000 00010 00000 0000011100 01000 01000 01000 00001 00000 0000011011 01000 01000 00010 00001 00000 0000011010 01000 01000 00100 00100 00000 0000011001 01000 01000 00100 00010 00000 0000011000 01000 01000 00100 00001 00000 0000010111 01000 01000 00010 00010 00000 0000010110 01000 00100 00100 00100 00000 0000010101 01000 00100 00100 00010 00000 0000010100 01000 00100 00100 00001 00000 0000010011 01000 00010 00001 00001 00000

【表６】 （ｉ＝５の続き） データ 符号 0000010010 01000 00100 00001 00001 00000 0000010001 01000 00100 00010 00010 00000 0000010000 01000 00100 00010 00001 00000 0000001111 01000 01000 00001 00001 00000 0000001110 01000 00001 00001 00001 00000 0000001101 01000 00010 00010 00010 00000 0000001100 01000 00010 00010 00001 00000 0000001011 00100 00100 00010 00010 00000 0000001010 00100 00100 00100 00100 00000 0000001001 00100 00100 00100 00010 00000 0000001000 00100 00100 00100 00001 00000 0000000111 00100 00100 00010 00001 00000 0000000110 00100 00100 00001 00001 00000 0000000101 00100 00010 00010 00010 00000 0000000100 00100 00010 00010 00001 00000 0000000011 00100 00001 00001 00001 00000 0000000010 00010 00010 00001 00001 00000 0000000001 00010 00010 00010 00010 00000 0000000000 00010 00010 00010 00001 00000

【００１８】なお、表中の「＃」の付いた変換則は、０
の連続数を最大ランｋ以下にするために設けられてい
る。また、ＶＦＭにおいては、不確定ビットは発生しな
い。

【００１９】次に、ＶＦＭ２においては、例えば、可変
長符号（４，１９；２，５；５）、（４，１９；２，
５；６）などへの変調が行われる。表７および表８は、
ＶＦＭ２符号（４，１９；２，５；５）への変換則を示
している。ＶＦＭ２符号の最小反転間隔は、５Ｔ（＝
（４＋１）Ｔ）＝２Ｔdata（＝（４＋１）×２／５×Ｔ
data）となり、最大反転間隔は、２０Ｔ（＝（１９＋
１）Ｔ）＝８Ｔdata（＝（１９＋１）×２／５×Ｔdat
a）となる。また、検出窓幅Ｔwは、０．４Ｔ（＝２／５
×Ｔ）となる。

【００２０】

【表７】 データ 符号 ｉ＝１ 11 10000 10 01000 01 00x00 ｉ＝２ 0011 00010 00000 0010 00001 00000 # 1011 00000 00x00 ｉ＝３ 000111 00010 00010 00000 000110 00010 00001 00000 000101 00001 00001 00000 000100 00000 00010 00000 000011 00000 00001 00000 ｉ＝４ 00001011 00010 00010 00010 00000 00001010 00010 00010 00001 00000 00001001 00010 00001 00001 00000 00001000 00001 00001 00001 00000 00000111 00000 00010 00010 00000 00000110 00000 00010 00001 00000 00000101 00000 00001 00001 00000 00000100 00000 00000 00010 00000 00000011 00000 00000 00100 00x00 ｉ＝５ 0000001011 00010 00010 00010 00010 00000 0000001010 00010 00010 00010 00001 00000 0000001001 00010 00010 00001 00001 00000

【表８】 （ｉ＝５の続き） データ 符号 0000001000 00010 00001 00001 00001 00000 0000000111 00001 00001 00001 00001 00000 0000000110 00000 00010 00010 00010 00000 0000000101 00000 00010 00010 00001 00000 0000000100 00000 00010 00001 00001 00000 0000000011 00000 00001 00001 00001 00000 0000000010 00000 00000 00010 00010 00000 0000000001 00000 00000 00010 00001 00000 0000000000 00000 00000 00100 00010 00000

【００２１】なお、表中の「＃」の付いた変換則は、０
の連続数を最大ランｋ以下にするために設けられてい
る。また、表中における「ｘ」は、不確定ビットを表
し、続く符号の最上位４ビット以上がすべて０である場
合、１に設定され、そうでない場合、０に設定される。

【００２２】以上のように、ＲＬＬ（１−６）、ＲＬＬ
（１−７）、およびＶＦＭ２による符号には、不確定ビ
ットが含まれており、その値は、変調を行うとき、不確
定ビットの前または後の所定の範囲のビット列を参照し
て、０または１に決定される。

【００２３】例えば、本出願人は、上述した変調（ＲＬ
Ｌ（１−６））を行う変調装置の一例を、特願平７−３
１７８２３号に示している。

【００２４】図１０は、そのようなＲＬＬ（１−６）符
号への変調を行う変調装置の一例を示している。この変
調装置においては、エンコーダ処理部６１は、入力され
たデータの拘束長ｉ（ｉ＝１，・・・，ｒ）を判定する
とともに、不確定ビットを含む符号（不確定符号）に変
換されるデータを検出した後、入力されたデータをセレ
クタ６２に出力する。

【００２５】また、エンコーダ処理部６１は、入力され
たデータの拘束長ｉをセレクタ６２に出力し、変換後の
符号が不確定符号（不確定ビットを含む符号）であるか
否かを示す不確定符号フラグをセレクタ６４−１乃至６
４−ｒに出力し、不確定ビットの値を決定する情報を不
確定ビット処理部６５−１乃至６５−ｒに出力する。

【００２６】セレクタ６２は、エンコーダ処理部６１よ
り供給される拘束長ｉに応じて、データを、その拘束長
ｉに対応する変換部６３−ｉに出力する。

【００２７】変換部６３−ｉ（ｉ＝１，・・・，ｒ）
は、例えば、表２に示すような、基本データ長がｍビッ
トのデータに、基本符号長がｎビットの可変長符号を対
応させた変換テーブルを有し、その変換テーブルに基づ
いて、ｍ×ｉビットのデータをｎ×ｉビットの符号に変
換し、セレクタ６４−ｉに出力する。

【００２８】セレクタ６４−１乃至６４−ｒは、エンコ
ーダ処理部６１より供給された不確定符号フラグに応じ
て、変換部６３−１乃至６３−ｒより供給されたｎ×ｉ
ビットの符号を不確定ビット処理部６５−１乃至６５−
ｒまたはマルチプレクサ６６に出力する。

【００２９】不確定ビット処理部６５−１乃至６５−ｒ
は、セレクタ６４−１乃至６４−ｒより供給される不確
定符号の不確定ビットを、エンコーダ処理部６１より供
給される不確定ビット決定情報に応じて０または１に設
定した後、マルチプレクサ６６に出力する。

【００３０】マルチプレクサ６６は、セレクタ６４−ｉ
からの符号または不確定ビット処理部６５−ｉからの符
号を選択し、シリアルデータとしてバッファ６７に出力
する。バッファ６７は、マルチプレクサ６６からの可変
長符号を、一旦記憶し、変調符号として所定の転送レー
トで出力する。

【００３１】クロック回路（ＣＬＫ）６８は、クロック
を発生し、タイミング管理部６９は、クロック回路６８
より供給されたクロックに同期してタイミング信号を生
成し、エンコーダ処理部６１とバッファ６７に供給す
る。

【００３２】以上のようにして、入力されたデータは、
拘束長ｉ、および、変換後の符号が不確定ビットを含む
か否かを判断された後、ｍ×ｉビット毎に、ｎ×ｉビッ
トの符号に変換される。そして、変換後の符号が不確定
ビットを含む場合、不確定ビット処理部６５−ｉにおい
て、その値（０または１）が決定され、出力される。

【００３３】

【発明が解決しようとする課題】しかしながら、上述し
たように、不確定ビットを利用する変調方式（ＲＬＬ
（１−６）やＶＦＭ２など）に従って変調を行う場合、
データの変換後に、不確定ビットの値を決定する回路が
必要となり、回路構成が複雑になり、タイミング管理も
難しくなる。

【００３４】本発明は、このような状況に鑑みてなされ
たもので、不確定ビットを有する可変長符号において、
変換テーブルにおける不確定ビットを、一旦、「１」と
して、最大ランｋより大きいラン（「０」の連続）の発
生を排除した後、「０」の連続長が最小ランｄより小さ
い符号語が検出されたとき、不確定ビットの値を「１」
から「０」に変更して、最小ランｄより小さいランの発
生を排除することで、不確定ビットの処理を行い、不確
定ビットの判定や不確定ビットの値の設定を行う回路を
不要とするものである。

【００３５】

【課題を解決するための手段】請求項１に記載の変調装
置は、連続したときランが無限大となる符号の所定の位
置のビットを不確定ビットとするとともに、最下位ビッ
トから上位ビット側に連続する所定の数の０または１を
有する符号であって、その０または１の数と、次に続く
符号の最上位ビットから下位ビット側に連続する０また
は１の数の最大値との和が、最大ランｋより大きくなる
符号の、最下位ビットから上位ビット側に連続する０ま
たは１の所定の位置のビットを不確定ビットとして、基
本データ長がｍビットのデータを、基本符号長がｎビッ
トの可変長符号に変換する変換手段と、変換手段により
変換された可変長符号において、連続する数が最小ラン
ｄ以上にならない連続する０または１を検出する検出手
段とを備えることを特徴とする。

【００３６】請求項６に記載の変調方法は、連続したと
きランが無限大となる符号の所定の位置のビットを不確
定ビットとするとともに、最下位ビットから上位ビット
側に連続する所定の数の０または１を有する符号であっ
て、その０または１の数と、次に続く符号の最上位ビッ
トから下位ビット側に連続する０または１の数の最大値
との和が、最大ランｋより大きくなる符号の、最下位ビ
ットから上位ビット側に連続する０または１の所定の位
置のビットを不確定ビットとして、基本データ長がｍビ
ットのデータを、基本符号長がｎビットの可変長符号に
変換するステップと、変換手段により変換された可変長
符号において、連続する数が最小ランｄ以上にならない
連続する０または１を検出するステップとを備えること
を特徴とする。

【００３７】請求項１に記載の変調装置においては、例
えば、ＲＬＬ（１−６）符号への変調において、変換手
段は、「０１００１１」というデータを、「００ｘ１０
００１０」という符号（「ｘ」は不確定ビット）に変換
し、さらに、一旦、不確定ビットの値を１に設定し、
「００１１０００１０」とする。そして、検出手段は、
各「１」と「１」の間の「０」の数が最小ランｄ（＝
１）より小さいか否かを判断する。最初の「１」と次の
「１」の間には「０」は０個であり、最小ランｄ（＝
１）より小さいので、この部分が検出される。

【００３８】請求項６に記載の変調方法においては、例
えば、ＲＬＬ（１−６）符号への変調において、「０１
００１１」というデータは、「００ｘ１０００１０」と
いう符号（「ｘ」は不確定ビット）に変換され、さら
に、一旦、不確定ビットの値は１に設定され、符号は、
「００１１０００１０」とされる。そして、この符号に
おいて、各「１」と「１」の間の「０」の数が最小ラン
ｄ（＝１）より小さいか否かが判断される。最初の
「１」と次の「１」の間には「０」は０個であり、最小
ランｄ（＝１）より小さいので、この部分が検出され
る。

【００３９】

【発明の実施の形態】以下、本発明の変調装置の実施例
を図面を参照しながら説明する。この実施例は、基本デ
ータ長がｍビットであるデータを、可変長符号（ｄ，
ｋ；ｍ，ｎ；ｒ）に変換する変調装置の一例であり、図
１は、この実施例の具体的な回路構成を示している。こ
の実施例は、基本データ長が２ビットであるデータをＲ
ＬＬ（１−６）符号（＝可変長符号（１，６；２，３；
４））に変換する。

【００４０】拘束長判定部１は、入力されたデータの拘
束長ｉを判定し、その拘束長ｉをセレクタ２に出力する
とともに、入力されたデータをセレクタ２に出力するよ
うになされている。

【００４１】セレクタ２は、拘束長判定部１より供給さ
れた拘束長ｉに応じて、拘束長判定部１より供給された
データを、変換部３−ｉ（ｉ＝１，・・・，ｒ）に出力
するようになされている。

【００４２】変換部３−ｉ（ｉ＝１，・・・，ｒ）は、
ｍ×ｉビットのデータにｎ×ｉビットの符号を対応させ
た変換テーブル（表２の各拘束長ｉに対応する部分）を
有し、セレクタ２よりｍ×ｉビットのデータが供給され
ると、変換テーブルを参照して、対応するｎ×ｉビット
の符号を出力するようになされている。なお、本実施例
においては、ｍが２であり、ｎが３であるので、例え
ば、変換部３−１は、２ビットのデータ「０１」を３ビ
ットの符号「００ｘ」（「ｘ」は不確定ビット）に変換
し、変換部３−２は、４ビットのデータ「００１０」を
６ビットの符号「１００００ｘ」（「ｘ」は不確定ビッ
ト）に変換する。

【００４３】さらに、変換部３−ｉは、変換後の符号が
不確定ビットを含む場合、その不確定ビットの値を、す
べて１に設定した後、マルチプレクサ４に出力するよう
になされている。このように、不確定ビットをすべて１
に設定することで、すべてのラン（「０」が連続する部
分）の長さ（ランレングス）を最大ランｋ以下にするこ
とができる。

【００４４】マルチプレクサ４は、変換部３−ｉより供
給されたｎ×ｉビットの符号を、シリアルデータとし
て、バッファ５を介して、所定のタイミングで、ラン検
出処理部６に出力するようになされている。

【００４５】ラン検出処理部６は、マルチプレクサ４よ
り、バッファ５を介して供給されるシリアルデータにお
いて、ランレングス（連続する「０」の個数）が最小ラ
ンｄより小さいランを検出し、そのランの先端に隣接す
る「１」（不確定ビット）を「０」に変更するようにな
されている。

【００４６】ラン検出処理部６は、このようにして、す
べてのランの長さを最小ランｄ以上にする（変換部３−
ｉにおいて、不確定ビットの値をすべて１に設定するこ
とにより、最大ランｋより大きいランの発生が除去され
ているので、結局、すべてのランの長さは、最小ランｄ
以上であり最大ランｋ以下となる）。

【００４７】図２は、ラン検出処理部６の一実施例を示
している。この実施例は、ＲＬＬ（１−６）における最
小ランｄ（＝１）より小さい長さを有する（即ち、ラン
レングスが０である）ランを検出する。

【００４８】メモリ２１は、バッファ５より供給される
シリアルデータの１ビットを、１クロックの間保持した
後、出力するようになされている。

【００４９】ＡＮＤ回路２２は、バッファ５より供給さ
れるシリアルデータと、メモリ２１より出力される、１
クロック前に供給されたシリアルデータの論理積を計算
し、その計算結果をＸＯＲ回路２３の一方の入力に出力
するようになされている。

【００５０】ＸＯＲ回路２３は、ＡＮＤ回路２２より供
給されるデータと、メモリ２１より供給されるデータの
排他的論理和を計算し、その計算結果をＮＲＺＩ変調回
路２４に出力するようになされている。

【００５１】ＮＲＺＩ変調回路２４は、ＸＯＲ回路２３
より供給されるビット列に対して、ＮＲＺＩ変調を行
い、ＮＲＺＩ変調された符号を変調符号として出力する
ようになされている。

【００５２】なお、ＮＲＺＩ変調回路２４は、必要に応
じて、他の変調方式に基づいて符号を変調する回路に置
き換えてもよい。また、例えば、ＩＳＯ規格の光磁気デ
ィスクのように、ＲＬＬ符号などに変調したビット列を
ＮＲＺＩ変調を行わないで、そのまま記録する場合、Ｎ
ＲＺＩ変調回路２４は不要となり、ＸＯＲ回路２３の出
力が、変調符号として、ラン検出処理部６から出力され
る。

【００５３】図１に戻って、クロック回路（ＣＬＫ）１
１は、クロックを発生し、タイミング管理部１２は、ク
ロック回路１１より供給されたクロックに同期してタイ
ミング信号を生成し、拘束長判定部１とバッファ５に供
給するようになされている。

【００５４】次に、この実施例の動作について説明す
る。

【００５５】最初に、拘束長判定部１は、データが入力
されると、そのデータの拘束長ｉを判定し、その拘束長
ｉと、入力されたデータを、それぞれ、セレクタ２に出
力する。

【００５６】図３は、拘束長判定部１の動作を説明して
いる。拘束長判定部１は、表２に示すテーブルを内蔵し
ており、入力されたデータが「１１」、「１０」、「０
１」のいずれかに一致するか否かを判断する。入力され
たデータが「１１」、「１０」、「０１」のいずれかに
一致する場合、拘束長判定部１は、拘束長ｉが１である
と判定し、入力されたデータが「１１」、「１０」、
「０１」のいずれにも一致しない場合、「００１１」、
「００１０」、「０００１」のいずれかに一致するか否
かを判断する。

【００５７】入力されたデータが「００１１」、「００
１０」、「０００１」のいずれかに一致する場合、拘束
長判定部１は、拘束長ｉが２であると判定する。入力さ
れたデータが「００１１」、「００１０」、「０００
１」のいずれにも一致しない場合、拘束長判定部１は、
さらに、「００００１１」、「００００１０」、「００
０００１」のいずれかに一致するか否かを判断し、入力
されたデータが、これらのうちのいずれかに一致する場
合、拘束長ｉを３と判定する。

【００５８】そして、拘束長が３であるビット列と、入
力データが一致しない場合、拘束長が４であるビット列
「００００００１１」、「００００００１０」、「００
０００００１」、「００００００００」に、入力データ
が一致するか否かを判断し、入力されたデータが、これ
らのうちのいずれかに一致する場合、拘束長ｉを４と判
定する。ここで、拘束長が４であるビット列に一致しな
い場合、入力データは、拘束長が１乃至４のビット列の
うち、どのビット列にも一致しないことになり、エラー
となる。

【００５９】拘束長判定部１は、このようにして判定し
た拘束長ｉを、セレクタ２に出力する。

【００６０】次に、セレクタ２は、供給された拘束長ｉ
の値に応じて、その拘束長ｉに対応する変換部３−ｉに
データを出力する。

【００６１】データを供給された変換部３−ｉは、変換
テーブルを参照して、供給された２×ｉビットのデータ
を３×ｉビットの符号に変換し、変換後の符号をマルチ
プレクサ４に出力する。例えば、拘束長ｉが２である場
合、セレクタ２は、変換部３−２に４ビットのデータを
供給し、変換部３−２は、そのデータを６ビットの符号
に変換し、その６ビットの符号をマルチプレクサ４に出
力する。

【００６２】このとき、変換後の符号が不確定ビットを
含む場合、変換部３−ｉは、その不確定ビットの値をす
べて１に設定した後、変換した符号（不確定ビットの値
が１になっている）をマルチプレクサ４に出力する。

【００６３】マルチプレクサ４は、変換部３−ｉからの
変換された符号を、シリアルデータとして、バッファ５
を介して、ラン検出処理部６に出力する。

【００６４】ラン検出処理部６は、供給されたシリアル
データにおいて、最小ランｄより小さいランを検出し、
そのランの先端に隣接する不確定ビットの値を、「１」
から「０」に変更した後、ＮＲＺＩ変調を行い、変調後
のシリアルデータを変調符号として出力する。

【００６５】この実施例においては、ＲＬＬ（１−６）
符号への変換を行うので、最小ランｄは１である。従っ
て、ラン検出処理部６は、ランレングスが０であるラン
（即ち、連続する「１」のビット列）を検出し、対応す
る不確定ビットを「０」に変換する。

【００６６】図２に示すラン検出処理部６においては、
供給されたデータ（１ビット）の値を１クロックの間、
メモリ２１で記憶し、次に供給されるビットの値（図２
のＡ）とメモリ２１の出力（図２のＢ）（連続する２つ
のビットの値）がともに「１」である場合、図４の真理
値表に示すように、ＡＮＤ回路２２とＸＯＲ回路２３に
より構成される論理回路より、「０」が出力され、その
他の場合（Ｂが０である場合、または、Ｂが１であり、
Ａが０である場合）は、メモリ２１の出力値（Ｂ）が、
そのまま出力される（図２および図３のＣ）。

【００６７】このようにすることで、供給されるシリア
ルデータにおいて、「１」が連続する場合（即ち、ラン
レングスが０である場合）、先行する「１」が「０」に
変更され、ランレングスがすべて１以上になる。

【００６８】そして、ＮＲＺＩ変調回路２４は、供給さ
れたシリアルデータに対して、ＮＲＺＩ変調を行い、変
調後の符号を変調符号として出力する。

【００６９】以上のようにして、データが入力される
と、最初に、データの拘束長ｉを判定し、その拘束長ｉ
に対応して、符号への変換を行い、この変換の際、不確
定ビットが含まれる場合、その不確定ビットの値を、一
旦、１に設定する。そして、次に、最小ランｄより小さ
いランを検出し、そのランの先端に隣接する不確定ビッ
トの値を「１」から「０」に変更することで、不確定ビ
ットの値を正しいものにする。

【００７０】このようにすることで、生成された符号に
おける不確定ビットの有無に拘わらず、同一の手順で変
調処理が行われることになり、回路構成が簡単になる。

【００７１】図５は、本発明の変調装置の他の実施例を
示している。この実施例も、図１の実施例と同様に、Ｒ
ＬＬ（１−６）符号への変調を行う。

【００７２】シフトレジスタ３１は、データを２ビット
ずつシフトさせながら、データを拘束長判定部３２、お
よび、すべての変換部３３−１乃至３３−ｒに出力する
ようになされている。

【００７３】拘束長判定部３２は、図１の実施例の拘束
長判定部１と同様に、データの拘束長ｉを判定し、マル
チプレクサ３４に出力するようになされている。

【００７４】変換部３３−１乃至３３−ｒは、内蔵され
ている変換テーブル（図１の変換部１−１乃至１−ｒが
有するものと同一のテーブル）を参照し、供給されたデ
ータに該当する変換則が登録されているか否かを判断
し、登録されている場合は、そのデータの変換を行った
後、変換後の符号をマルチプレクサ３４に出力するよう
になされている。また、データが変換テーブルに登録さ
れていない場合、変換部３３−１乃至３３−ｒは、供給
されたデータを破棄するようになされている。

【００７５】なお、変換部３３−１乃至３３−ｒは、変
換後の符号に不確定ビットが含まれる場合、その不確定
ビットの値を１とした後、符号の出力を行う。

【００７６】マルチプレクサ３４は、拘束長判定部１よ
り供給される拘束長ｉに対応する変換部３３−ｉが変換
した符号を受け取り、その符号を、シリアルデータとし
て、バッファ３５を介してラン検出処理部３６に出力す
るようになされている。

【００７７】ラン検出処理部３６は、図１の実施例のラ
ン検出処理部６と同様に、供給されたシリアルデータに
おいて、最小ランｄより小さいランを検出し、所定の不
確定ビットの値を「１」から「０」に変更するようにな
されている。

【００７８】クロック回路３７およびタイミング管理部
３８は、図１の実施例におけるクロック回路１１および
タイミング管理部１２と同一のものであるので、その説
明を省略する。

【００７９】次に、この実施例の動作について説明す
る。

【００８０】最初に、シフトレジスタ３１より、各変換
部３３−１乃至３３−ｒおよび拘束長判定部３２にデー
タが２ビット単位で供給される。

【００８１】拘束長判定部３２は、表２に示す変換テー
ブルを内蔵しており、この変換テーブルを参照して、デ
ータの拘束長ｉを判定し、マルチプレクサ３４に出力す
る。

【００８２】一方、変換部３３−１乃至３３−ｒは、そ
れぞれ、各拘束長ｉに対応するテーブルを有しており、
供給されたデータに対応する変換則が、そのテーブルに
登録されている場合、その変換則を利用して、供給され
た２×ｉビットのデータを３×ｉビットの符号に変換
し、変換した符号に不確定ビットが含まれている場合、
その不確定ビットの値を１に設定した後、その符号をマ
ルチプレクサ３４に出力する。

【００８３】マルチプレクサ３４は、拘束長判定部３２
より供給された拘束長ｉに対応する変換部３３−ｉより
符号を受け取り、その符号をシリアルデータとして、バ
ッファ３５を介して、ラン検出処理部３６に出力する。

【００８４】ラン検出処理部３６は、供給されるシリア
ルデータにおいて、最小ランｄ（＝１）より小さいラン
を検出し、そのランの先端に隣接する不確定ビットの値
を、「１」から「０」に変更した後、ＮＲＺＩ変調を行
い、ＮＲＺＩ変調された符号を変調符号として出力す
る。

【００８５】以上のようにして、図１の実施例と同様
に、一旦、すべての不確定ビットの値を１に設定した
後、最小ランｄ（＝１）より小さいランを検出し、その
ランの先端に隣接する不確定ビットの値を、「１」から
「０」に変更し、不確定ビットの値を正しいものにす
る。

【００８６】上述した実施例は、ともに、ＲＬＬ（１−
６）の変調装置であったが、次に、ＶＦＭ２の変調装置
について説明する。

【００８７】図６は、本発明の一実施例であるＶＦＭ２
の変調装置の一構成例を示している。この変調装置にお
いては、拘束長判定部４１は、表７および表８に示すテ
ーブルを内蔵しており、図１の拘束長判定部１と同様
に、テーブルを参照して、入力されたデータの拘束長ｉ
を判定するようになされている。

【００８８】変換部４３−ｉ（ｉ＝１，・・・，ｒ）
は、２×ｉビットのデータに５×ｉビットの符号を対応
させた変換テーブル（表７および表８の各拘束長ｉに対
応する部分）を有し、セレクタ２より２×ｉビットのデ
ータが供給されると、変換テーブルを参照して、対応す
る５×ｉビットの符号の出力するようになされている。

【００８９】変換部４３−ｉは、変換後の符号が不確定
ビットを含む場合、その不確定ビットの値を、すべて１
に設定した後、マルチプレクサ４に出力するようになさ
れている。このように、不確定ビットをすべて１に設定
することで、すべてのランの長さを最大ランｋ以下にす
ることができる。

【００９０】ラン検出処理部４６は、マルチプレクサ４
より、バッファ５を介して供給されるシリアルデータに
おいて、ランレングスが最小ランｄ（＝４）より小さい
とき、そのランの先端に隣接する「１」を「０」に変更
するようになされている。このようにすることで、すべ
てのランの長さを最小ランｄ（＝４）以上にすることが
できる（変換部４３−ｉにおいて、不確定ビットの値を
すべて１に設定することにより、最大ランｋより大きい
ランが除去されているので、結局、すべてのランの長さ
は、最小ランｄ以上で、かつ、最大ランｋ以下の範囲に
なっている）。

【００９１】図７は、ラン検出処理部４６の一実施例を
示している。この実施例は、ＶＦＭ２符号（例えば、可
変長符号（４，１９；２，５；５））における最小ラン
ｄ（＝４）以下の長さを有する（即ち、ランレングスが
０乃至３である）ランを除去する。

【００９２】メモリ２１−１は、バッファ５より供給さ
れるシリアルデータの１ビットを、１クロックの期間、
保持した後、次段のメモリ２１−２に出力するようにな
されている。同様にして、メモリ２１−２，２１−３
は、各クロックで、保持している値を次段（メモリ２１
−３，２１−４）へ出力した後、前段（メモリ２１−
１，２１−２）より供給された値を保持する。メモリ２
１−４は、各クロックで、保持している値をＡＮＤ回路
２２とＸＯＲ回路２３に出力した後、前段（メモリ２１
−３）より供給された値を保持する。

【００９３】ＯＲ回路２５は、バッファ５より供給され
るシリアルデータ（１ビット）とメモリ２１−１の出力
（１ビット）の論理和を計算し、その結果をＯＲ回路２
７に出力するようになされている。

【００９４】ＯＲ回路２６は、メモリ２１−２の出力
（１ビット）とメモリ２１−３の出力（１ビット）の論
理和を計算し、その結果をＯＲ回路２７に出力するよう
になされている。

【００９５】ＯＲ回路２７は、ＯＲ回路２５，２６の出
力の論理和を計算し、その結果をＡＮＤ回路２２に出力
するようになされている。

【００９６】ＡＮＤ回路２２は、ＯＲ回路２７より供給
されるデータ（１ビット）と、メモリ２１−４より供給
されるデータの論理積を計算し、その計算結果をＸＯＲ
回路２３に出力するようになされている。

【００９７】ＸＯＲ回路２３は、ＡＮＤ回路２２より供
給されるデータと、メモリ２１−４より供給されるデー
タの排他的論理和を計算し、その計算結果をＮＲＺＩ変
調回路２４に出力するようになされている。

【００９８】ＮＲＺＩ変調回路２４は、ＸＯＲ回路２３
より供給されるビット列に対して、ＮＲＺＩ変調を行
い、変調符号として出力するようになされている。

【００９９】その他の構成要素（セレクタ２、マルチプ
レクサ４、バッファ５、クロック回路１１、および、タ
イミング管理部１２）は、図１の実施例のものと同一で
あるので、その説明を省略する。

【０１００】なお、表７および表８に示すＶＦＭ２符号
を使用する場合、すべての不確定ビットを１としても、
ランレングスが０または１になることはないので、ＯＲ
回路２６，２７を取り除き、ＯＲ回路２５の出力をＡＮ
Ｄ回路２２に入力させることで、ランレングスが２また
は３であるランのみを検出するようにすることもでき
る。例えば、ランレングスが２の場合は、データ「０１
１１」を変換し、変換後の符号「００ｘ００１０００
０」における不確定ビットｘの値を１に設定すると、
「００１００１００００」となり、左から第４桁目と５
桁目において発生する。

【０１０１】次に、この実施例の動作について説明す
る。

【０１０２】最初に、拘束長判定部１は、データが入力
されると、そのデータの拘束長ｉを判定し、その拘束長
ｉと、入力されたデータを、それぞれ、セレクタ２に出
力する。

【０１０３】拘束長判定部４１は、表７および表８に示
すテーブルを内蔵しており、入力されたデータが「１
１」、「１０」、「０１」のいずれかに一致するか否か
を判断する。入力されたデータが「１１」または「０
１」に一致する場合、拘束長判定部４１は、拘束長ｉが
１であると判定する。入力されたデータが「１０」に一
致する場合、拘束長判定部４１は、次のデータが「１
１」に一致するか否かを判断し、次のデータが「１１」
に一致しない場合、データ「１０」に対して、拘束長ｉ
を１と判定し、次のデータが「１１」に一致する場合、
データ「１０１１」に対して、拘束長ｉを２と判定す
る。

【０１０４】次に、入力されたデータが「１１」、「１
０」、「０１」のいずれにも一致しない場合、拘束長判
定部４１は、「００１１」または「００１０」に一致す
るか否かを判断し、入力されたデータがこれらのいずれ
かに一致する場合、拘束長ｉが２であると判定する。

【０１０５】入力されたデータが「００１１」および
「００１０」に一致しない場合、拘束長判定部４１は、
さらに、拘束長が３であるビット列（テーブルの登録デ
ータ）（「０００１１１」，・・・，「００００１
１」）と、入力データを比較し、拘束長が３である登録
データのいずれかと入力データが一致する場合、拘束長
ｉを３と判定する。

【０１０６】拘束長が３である登録データと、入力デー
タが一致しない場合、拘束長判定部４１は、さらに、拘
束長が４である登録データ（「００００１０１１」，・
・・，「００００００１１」）に、入力データが一致す
るか否かを判断し、入力されたデータがこれらのいずれ
かに一致する場合、拘束長ｉを４と判定する。

【０１０７】そして、拘束長が４である登録データと、
入力データが一致しない場合、拘束長判定部４１は、拘
束長が５である登録データ（「００００００１０１
１」，・・・，「００００００００００」）に、入力デ
ータが一致するか否かを判断し、入力されたデータがこ
れらのいずれかに一致する場合、拘束長ｉを５と判定す
る。ここで、拘束長が５である登録データに一致しない
場合、入力データは、拘束長が１乃至５のどのビット列
にも一致しないので、エラーとなる。

【０１０８】拘束長判定部４１は、このようにして判定
した拘束長ｉを、セレクタ２に出力する。

【０１０９】次に、セレクタ２は、供給された拘束長ｉ
の値に応じて、その拘束長ｉに対応する変換部４３−ｉ
にデータを出力する。

【０１１０】データを供給された変換部４３−ｉは、変
換テーブル（表７および表８のテーブルの各拘束長ｉに
対応する部分）を参照して、その２×ｉビットのデータ
を５×ｉビットの符号に変換し、マルチプレクサ４に出
力する。例えば、セレクタ２は、拘束長が２であるデー
タ「００１０」を変換部４３−２に供給し、変換部４３
−２は、そのデータを１０ビットの符号「００００１０
００００」に変換し、マルチプレクサ４に出力する。

【０１１１】このとき、変換後の符号が不確定ビットを
含む場合、変換部３−ｉは、その不確定ビットの値をす
べて１に設定した後、変換した符号をマルチプレクサ４
に出力する。例えば、拘束長が１であるデータ「０１」
が供給された場合、変換部４３−１は、そのデータを５
ビットの符号「００１００」に変換する。このとき、左
から第３桁目のビットは、不確定ビットであるが、この
時点では１に設定されている。

【０１１２】マルチプレクサ４は、変換部４３−ｉによ
って変換された符号を、シリアルデータとして、バッフ
ァ５を介して、ラン検出処理部４６に出力する。

【０１１３】ラン検出処理部４６は、供給されたシリア
ルデータにおいて、最小ランｄ（＝４）より小さいラン
を検出し、そのランの先端に隣接する不確定ビットの値
を、「１」から「０」に変更した後、変更後のシリアル
データを変調符号として出力する。

【０１１４】この実施例においては、ＶＦＭ２符号への
変調を行うので、最小ランｄは４である。従って、ラン
検出処理部４６は、ランレングスが０乃至３であるラン
を検出し、対応する不確定ビットを「０」に変更する。

【０１１５】図７に示すラン検出処理部においては、現
在の時刻をｔとすると、メモリ２１−１乃至２１−４
は、それぞれ、時刻（ｔ−１）乃至時刻（ｔ−４）に供
給されたビットを出力する（１クロックで時刻が１進む
ものとする）。

【０１１６】そして、ＯＲ回路２５，２６，２７によ
り、メモリ２１−１乃至２１−３の出力（図７のＢ乃至
Ｄ）と今回（時刻ｔに）供給されたデータ（図７のＡ）
の論理和を計算する。図８は、この論理和の真理値表を
示している。図８に示すように、メモリ２１−１乃至２
１−３の出力（Ｂ乃至Ｄ）と今回供給されたデータ
（Ａ）のいずれかの値が１である場合、Ａ乃至Ｄの論理
和Ｅは、「１」となる。

【０１１７】従って、図９の真理値表に示すように、Ａ
ＮＤ回路２２とＸＯＲ回路２３により構成される論理回
路を利用して、メモリ２１−４の出力（図７のＦ）が
「１」であり、かつ、上述した論理和Ｅが「１」である
場合、ランレングスが４より小さいことになるので、そ
のときのＸＯＲ回路２３の出力Ｇは、「０」となる。そ
して、その他の場合（Ｆが０である場合、または、Ｆが
１でＥが０である場合）、メモリ２１−４の出力（Ｆ）
の値が、そのままＮＲＺＩ変調回路２４に出力される。

【０１１８】このようにすることで、供給されるシリア
ルデータにおいて、ランレングスが４より小さい場合、
そのランの先端に隣接する「１」が「０」に変更され
る。

【０１１９】そして、ＮＲＺＩ変調回路２４は、供給さ
れたシリアルデータに対して、ＮＲＺＩ変調を行い、変
調後の符号を、変調符号として出力する。

【０１２０】以上のようにして、データが入力される
と、最初に、データの拘束長ｉを判定し、その拘束長ｉ
に対応して、ＶＦＭ２符号への変調を行う。変換の際、
不確定ビットが含まれる場合、その不確定ビットの値
を、一旦、１に設定し、その後、最小ランｄより小さい
ランを検出し、そのランの先端に隣接する不確定ビット
の値を「１」から「０」に変更する。

【０１２１】なお、上記実施例においては、ＲＬＬ（１
−６）符号またはＶＦＭ２符号への変調について説明し
たが、本発明は、これら以外の符号への変調にも適用す
ることができる。例えば、ＲＬＬ（１−７）符号への変
調を行う場合、変換部３−ｉに、表１の各拘束長ｉの部
分を保持させ、変換後に不確定ビットの値を１に設定
し、ラン検出処理部において、最小ランより小さいラン
を検出し、そのランの終端に隣接する不確定ビットの値
を０に変更する。

【０１２２】

【発明の効果】以上のごとく、請求項１に記載の変調装
置および請求項６に記載の変調方法によれば、所定の条
件を満たす符号の所定のビットを不確定ビットとし、基
本データ長がｍビットのデータを、基本符号長がｎビッ
トの可変長符号に変換し、変換された可変長符号におい
て、連続する数が最小ランｄ以上にならない、連続する
０または１を検出し、所定の処理を行うので、不確定ビ
ットを含む符号と不確定ビットを含まない符号を、同様
に取り扱いことができ、不確定ビットを含む符号を選択
して、不確定ビットの値を設定する回路を不要にするこ
とができる。

【図面の簡単な説明】

【図１】本発明の変調装置の一実施例の構成例であるブ
ロック図である。

【図２】図１のラン検出処理部の一構成例を示すブロッ
ク図である。

【図３】図１の拘束長判定部の動作を説明する図であ
る。

【図４】図１のラン検出処理部の各部の値の関係を示す
図である。

【図５】本発明の変調装置の他の実施例の構成例である
ブロック図である。

【図６】本発明の変調装置の他の実施例の構成例である
ブロック図である。

【図７】図６のラン検出処理部の一構成例を示すブロッ
ク図である。

【図８】図６のラン検出処理部の各部の値の関係を示す
図である。

【図９】図６のラン検出処理部の各部の値の関係を示す
図である。

【図１０】従来の変調装置の一構成例を示すブロック図
である。

【符号の説明】

１ 拘束長判定部， ２ セレクタ， ３−１乃至３−
ｒ 変換部， ４ マルチプレクサ， ５ バッファ，
６ ラン検出処理部， ２１，２１−１乃至２１−４
メモリ， ２２ ＡＮＤ回路， ２３ ＸＯＲ回路，
２４ ＮＲＺＩ変調回路， ２５乃至２７ ＯＲ回
路， ３１ シフトレジスタ，３２ 拘束長判定部，
３３−１乃至３３−ｒ 変換部， ３４ マルチプレク
サ， ３５ バッファ， ３６ ラン検出処理部， ４
１ 拘束長判定部，４３−１乃至４３−ｒ 変換部，
４６ ラン検出処理部， ６１ エンコーダ処理部，
６４ セレクタ， ６５−１乃至６５−ｒ 不確定ビッ
ト処理部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基本データ長がｍビットのデータを、基
   本符号長がｎビットの可変長符号（ｄ，ｋ；ｍ，ｎ；
   ｒ）に変換する変調装置において、 連続したときランが無限大となる符号の所定の位置のビ
   ットを不確定ビットとするとともに、最下位ビットから
   上位ビット側に連続する所定の数の０または１を有する
   符号であって、その０または１の数と、次に続く符号の
   最上位ビットから下位ビット側に連続する０または１の
   数の最大値との和が、最大ランｋより大きくなる符号
   の、最下位ビットから上位ビット側に連続する０または
   １の所定の位置のビットを不確定ビットとして、前記基
   本データ長がｍビットのデータを、前記基本符号長がｎ
   ビットの可変長符号に変換する変換手段と、 前記変換手段により変換された前記可変長符号におい
   て、連続する数が最小ランｄ以上にならない前記連続す
   る０または１を検出する検出手段とを備えることを特徴
   とする変調装置。
2. 【請求項２】 前記変換手段は、前記可変長符号におけ
   る前記不確定ビットを１または０に設定し、 前記検出手段は、検出した前記連続する０または１の先
   端または終端に隣接する前記不確定ビットの値を０また
   は１に変更することを特徴とする請求項１に記載の変調
   装置。
3. 【請求項３】 前記最小ランｄは、１であることを特徴
   とする請求項１に記載の変調装置。
4. 【請求項４】 前記最小ランｄは、４であることを特徴
   とする請求項１に記載の変調装置。
5. 【請求項５】 前記検出手段は、前記連続する数が２ま
   たは３である前記連続する０または１を検出することを
   特徴とする請求項４に記載の変調装置。
6. 【請求項６】 基本データ長がｍビットのデータを、基
   本符号長がｎビットの可変長符号（ｄ，ｋ；ｍ，ｎ；
   ｒ）に変換する変調方法において、 連続したときランが無限大となる符号の所定の位置のビ
   ットを不確定ビットとするとともに、最下位ビットから
   上位ビット側に連続する所定の数の０または１を有する
   符号であって、その０または１の数と、次に続く符号の
   最上位ビットから下位ビット側に連続する０または１の
   数の最大値との和が、最大ランｋより大きくなる符号
   の、最下位ビットから上位ビット側に連続する０または
   １の所定の位置のビットを不確定ビットとして、前記基
   本データ長がｍビットのデータを、前記基本符号長がｎ
   ビットの可変長符号に変換するステップと、 前記変換手段により変換された前記可変長符号におい
   て、連続する数が最小ランｄ以上にならない前記連続す
   る０または１を検出するステップとを備えることを特徴
   とする変調方法。