JPH09232249A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09232249A JPH09232249A JP8041046A JP4104696A JPH09232249A JP H09232249 A JPH09232249 A JP H09232249A JP 8041046 A JP8041046 A JP 8041046A JP 4104696 A JP4104696 A JP 4104696A JP H09232249 A JPH09232249 A JP H09232249A
- Authority
- JP
- Japan
- Prior art keywords
- reticle
- wafer
- photoresist film
- same
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】ウェーハを有効に活用できない。
【解決手段】同じレチクル１を用い、露光時間又はイオ
ン打ち込み量を変えることにより、同じウェーハ２に特
性の異なる半導体素子を形成する。
ン打ち込み量を変えることにより、同じウェーハ２に特
性の異なる半導体素子を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、同一ウェーハ上に
同一レチクルで、特性値の異なる半導体素子を形成する
半導体装置の製造方法に関する。
同一レチクルで、特性値の異なる半導体素子を形成する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】アナログセミカスタムＬＳＩ（以下アナ
ログマスタと称す）やフルカスタムＬＳＩの開発サンプ
ルは、製品規格を決定する為に、機能は同一でＮＰＮト
ランジスタの電流増幅率（以下ＮＰＮ ｈFEと記す）と
抵抗の値を対で変える、特性のばらついたサンプルを数
種類作製している。又、１サンプルの必要数は数１０個
である。以下図面を用い３種類の特性ばらつきサンプル
を作製する場合を例にし説明する。
ログマスタと称す）やフルカスタムＬＳＩの開発サンプ
ルは、製品規格を決定する為に、機能は同一でＮＰＮト
ランジスタの電流増幅率（以下ＮＰＮ ｈFEと記す）と
抵抗の値を対で変える、特性のばらついたサンプルを数
種類作製している。又、１サンプルの必要数は数１０個
である。以下図面を用い３種類の特性ばらつきサンプル
を作製する場合を例にし説明する。
【０００３】まず図３に示すように、パターンが形成さ
れたレチクル１と３枚のウェーハ２Ａ〜２Ｃを用意す
る。そしてＮＰＮ ｈFEと抵抗値を変える為に、リソグ
ラフィ工程における露光時間とイオン注入工程における
不純物の打ち込み量を変える。リソグラフィ露光時間を
変えることにより抵抗領域の幅が、そしてイオンの打ち
込み量を変えることによりＮＰＮトランジスタのベース
及び抵抗の拡散層抵抗が変わる。
れたレチクル１と３枚のウェーハ２Ａ〜２Ｃを用意す
る。そしてＮＰＮ ｈFEと抵抗値を変える為に、リソグ
ラフィ工程における露光時間とイオン注入工程における
不純物の打ち込み量を変える。リソグラフィ露光時間を
変えることにより抵抗領域の幅が、そしてイオンの打ち
込み量を変えることによりＮＰＮトランジスタのベース
及び抵抗の拡散層抵抗が変わる。
【０００４】第１のサンプルを作製する場合、第１ウェ
ーハ２Ａ上の第１のチップ領域３Ａのフォトレジスト膜
にレチクル（マスク）１を用いて露光するが、その露光
時間は２００ｍｓｅｃとして開孔部を形成し、その後の
イオン注入工程ではホウ素のイオン注入打ち込み量を３
×１０13／ｃｍ2 とし、抵抗領域の幅６．０μｍ，拡散
層抵抗８５０Ω／□でＮＰＮ ｈFE５０、抵抗値８．５
ｋΩのサンプルを作製する。第２のサンプルは、第２ウ
ェーハ２Ｂの第２のチップ領域３Ｂを用い露光時間３０
０ｍｓｅｃ、打ち込み量２×１０13／ｃｍ2 とし、抵抗
領域の幅５．７μｍ，拡散抵抗１０００Ω／□で、ＮＰ
Ｎ ｈFE１００，抵抗値１０ｋΩのサンプルを作製す
る。第３のサンプルは第３ウェーハ２Ｃの第３チップ領
域３Ｃを用い露光時間４００ｍｓｅｃ，打ち込み量１×
１０13／ｃｍ2 とし、抵抗領域の幅，５．４μｍ，拡散
層抵抗１１５０Ω／□で、ＮＰＮ ｈFE２００，抵抗値
１１．５ｋΩのサンプルを作製する。使用するマスク
（レチクル）１は各サンプル共通であり、各サンプルは
ウェーハ毎に作製されている。
ーハ２Ａ上の第１のチップ領域３Ａのフォトレジスト膜
にレチクル（マスク）１を用いて露光するが、その露光
時間は２００ｍｓｅｃとして開孔部を形成し、その後の
イオン注入工程ではホウ素のイオン注入打ち込み量を３
×１０13／ｃｍ2 とし、抵抗領域の幅６．０μｍ，拡散
層抵抗８５０Ω／□でＮＰＮ ｈFE５０、抵抗値８．５
ｋΩのサンプルを作製する。第２のサンプルは、第２ウ
ェーハ２Ｂの第２のチップ領域３Ｂを用い露光時間３０
０ｍｓｅｃ、打ち込み量２×１０13／ｃｍ2 とし、抵抗
領域の幅５．７μｍ，拡散抵抗１０００Ω／□で、ＮＰ
Ｎ ｈFE１００，抵抗値１０ｋΩのサンプルを作製す
る。第３のサンプルは第３ウェーハ２Ｃの第３チップ領
域３Ｃを用い露光時間４００ｍｓｅｃ，打ち込み量１×
１０13／ｃｍ2 とし、抵抗領域の幅，５．４μｍ，拡散
層抵抗１１５０Ω／□で、ＮＰＮ ｈFE２００，抵抗値
１１．５ｋΩのサンプルを作製する。使用するマスク
（レチクル）１は各サンプル共通であり、各サンプルは
ウェーハ毎に作製されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の特性のばらついたサンプルを同一レチクルで作
製する場合、異った特性のサンプルをウェーハ単位で作
製している為、ウェーハを有効に活用できず、しかも製
造ラインを占有する為、生産性を低下させるという問題
点がある。
た従来の特性のばらついたサンプルを同一レチクルで作
製する場合、異った特性のサンプルをウェーハ単位で作
製している為、ウェーハを有効に活用できず、しかも製
造ラインを占有する為、生産性を低下させるという問題
点がある。
【０００６】本発明の目的は、同一レチクルで特性の異
なる半導体装置を形成する場合、ウェーハを有効に使用
できる半導体装置の製造方法を提供することにある。
なる半導体装置を形成する場合、ウェーハを有効に使用
できる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、同一ウェーハ上に同じレチクルを用いてパタ
ーンを形成し、少くとも２種類の特性の異なる半導体素
子を形成することを特徴とするものであり、特に露光時
間やイオン打ち込み量を変えるものである。
造方法は、同一ウェーハ上に同じレチクルを用いてパタ
ーンを形成し、少くとも２種類の特性の異なる半導体素
子を形成することを特徴とするものであり、特に露光時
間やイオン打ち込み量を変えるものである。
【０００８】
【作用】リソグラフィとイオン注入を繰り返し素子を形
成するチップ領域以外の箇所をレジスト膜で覆うこと
で、同一ウェーハに、ＮＰＮ ｈFE及び抵抗値のみ異な
る数種類の半導体素子を作製出来る。
成するチップ領域以外の箇所をレジスト膜で覆うこと
で、同一ウェーハに、ＮＰＮ ｈFE及び抵抗値のみ異な
る数種類の半導体素子を作製出来る。
【０００９】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１及び図２（ａ）〜（ｃ）は本
発明の実施の形態を説明する為のレチクルとウェーハの
上面図及び半導体チップの断面図である。
して詳細に説明する。図１及び図２（ａ）〜（ｃ）は本
発明の実施の形態を説明する為のレチクルとウェーハの
上面図及び半導体チップの断面図である。
【００１０】図１を参照すると、実施の形態では、レチ
クル（マスク）１を使用し、ウェーハ２の面内にランダ
ムに特性のばらつきを有する３種類のサンプルを形成す
る為の第１〜第３のチップ領域３Ａ〜３Ｃを配置してい
る。各チップ領域を面内にランダムに配置する理由とし
ては、ウェーハ２の面内特性ばらつきによる特性値変動
を考慮した為である。又、特性ばらつきサンプル認識の
為に、各チップ領域のウェーハマップを電子媒体（図示
せず）に記憶させ、この電子媒体のデータを基に検査及
び組立を実施する。次に製造方法について説明する。
クル（マスク）１を使用し、ウェーハ２の面内にランダ
ムに特性のばらつきを有する３種類のサンプルを形成す
る為の第１〜第３のチップ領域３Ａ〜３Ｃを配置してい
る。各チップ領域を面内にランダムに配置する理由とし
ては、ウェーハ２の面内特性ばらつきによる特性値変動
を考慮した為である。又、特性ばらつきサンプル認識の
為に、各チップ領域のウェーハマップを電子媒体（図示
せず）に記憶させ、この電子媒体のデータを基に検査及
び組立を実施する。次に製造方法について説明する。
【００１１】まず図２（ａ）に示すように、シリコン基
板（ウェーハ）２上に第１のフォトレジスト膜４Ａを形
成したのち、レチクル１を用いて第１のチップ領域３Ａ
を２００ｍｓｅｃ露光し、現像して第１の開孔部５Ａを
形成する。次でこの第１の開孔部５Ａ内にホウ素（Ｂ）
を３×１０13／ｃｍ2 の打ち込み量でイオン注入する。
板（ウェーハ）２上に第１のフォトレジスト膜４Ａを形
成したのち、レチクル１を用いて第１のチップ領域３Ａ
を２００ｍｓｅｃ露光し、現像して第１の開孔部５Ａを
形成する。次でこの第１の開孔部５Ａ内にホウ素（Ｂ）
を３×１０13／ｃｍ2 の打ち込み量でイオン注入する。
【００１２】次に図２（ｂ）に示すように、第１のフォ
トレジスト膜４Ａを除去したのち全面に第２のフォトレ
ジスト膜４Ｂを形成する。次で同じレチクル１を用いて
第２のチップ領域３Ｂを３００ｍｓｅｃ露光し、現像し
て第２の開孔部５Ｂを形成する。次でこの第２の開孔部
５Ｂ内にホウ素を２×１０13／ｃｍ2 の打ち込み量でイ
オン注入する。
トレジスト膜４Ａを除去したのち全面に第２のフォトレ
ジスト膜４Ｂを形成する。次で同じレチクル１を用いて
第２のチップ領域３Ｂを３００ｍｓｅｃ露光し、現像し
て第２の開孔部５Ｂを形成する。次でこの第２の開孔部
５Ｂ内にホウ素を２×１０13／ｃｍ2 の打ち込み量でイ
オン注入する。
【００１３】次に図２（ｃ）に示すように、第２のフォ
トレジスト膜４Ｂを除去したのち全面に第３のフォトレ
ジスト膜４Ｃを形成する。次で同じレチクル１を用いて
第３のチップ領域３Ｃを４００ｍｓｅｃ露光し、現像し
て第３の開孔部５Ｃを形成する。次でこの第３の開孔部
５Ｃ内にホウ素を１×１０13／ｃｍ2 の打ち込み量でイ
オン注入する。
トレジスト膜４Ｂを除去したのち全面に第３のフォトレ
ジスト膜４Ｃを形成する。次で同じレチクル１を用いて
第３のチップ領域３Ｃを４００ｍｓｅｃ露光し、現像し
て第３の開孔部５Ｃを形成する。次でこの第３の開孔部
５Ｃ内にホウ素を１×１０13／ｃｍ2 の打ち込み量でイ
オン注入する。
【００１４】このように処理してウェーハ２上の第１〜
第３のチップ領域に半導体素子を形成した結果、第１の
チップ領域３Ａに、抵抗領域の幅６．０μｍ，拡散層抵
抗８５０Ω／□，ＮＰＮ ｈFE５０，抵抗値８．５ｋΩ
の第１のサンプルを、第２のチップ領域３Ｂに、抵抗領
域の幅５．７μｍ、拡散層抵抗１０００Ω／□、ＮＰＮ
ｈFE１００、抵抗値１０ｋΩの第２のサンプルを、そ
して第３のチップ領域３Ｃに、抵抗領域の幅５．４μ
ｍ、拡散抵抗１１５０Ω／□、ＮＰＮ ｈFE２００、抵
抗値１１．５ｋΩの第３のサンプルをそれぞれ作製する
ことができた。
第３のチップ領域に半導体素子を形成した結果、第１の
チップ領域３Ａに、抵抗領域の幅６．０μｍ，拡散層抵
抗８５０Ω／□，ＮＰＮ ｈFE５０，抵抗値８．５ｋΩ
の第１のサンプルを、第２のチップ領域３Ｂに、抵抗領
域の幅５．７μｍ、拡散層抵抗１０００Ω／□、ＮＰＮ
ｈFE１００、抵抗値１０ｋΩの第２のサンプルを、そ
して第３のチップ領域３Ｃに、抵抗領域の幅５．４μ
ｍ、拡散抵抗１１５０Ω／□、ＮＰＮ ｈFE２００、抵
抗値１１．５ｋΩの第３のサンプルをそれぞれ作製する
ことができた。
【００１５】このように本実施の形態によれば同じレチ
クルを用いて同じウェーハに特性の異なる半導体素子を
形成できる為、特性の異なる素子ごとにウェーハを用い
る従来例に比べ、ウェーハを有効に使用でき、しかも製
造ラインを占有する時間が少くなるだけ他の製品の生産
性を向上させることが可能である。
クルを用いて同じウェーハに特性の異なる半導体素子を
形成できる為、特性の異なる素子ごとにウェーハを用い
る従来例に比べ、ウェーハを有効に使用でき、しかも製
造ラインを占有する時間が少くなるだけ他の製品の生産
性を向上させることが可能である。
【００１６】尚、上記実施の形態においては、各チップ
領域ごとに露光時間と不純物の打ち込み量を変えた場合
について説明したが、目的（特性及びそのばらつきの割
合）によっては露光時間又は打ち込み量のいずれかのみ
を変えてもよい。例えば、表１に示すように、露光時間
を一定にして不純物打ち込み量を変えて抵抗値とＮＰＮ
ｈFEを変えたり、又打ち込み量を一定にして露光時間
を変え、抵抗値を変化させることが可能である。
領域ごとに露光時間と不純物の打ち込み量を変えた場合
について説明したが、目的（特性及びそのばらつきの割
合）によっては露光時間又は打ち込み量のいずれかのみ
を変えてもよい。例えば、表１に示すように、露光時間
を一定にして不純物打ち込み量を変えて抵抗値とＮＰＮ
ｈFEを変えたり、又打ち込み量を一定にして露光時間
を変え、抵抗値を変化させることが可能である。
【００１７】
【表１】
【００１８】
【発明の効果】以上説明したように本発明は、同一レチ
クルを用い、露光時間又は不純物の打ち込み量を変えて
パターを形成することにより、同一ウェーハ上に特性の
異なる半導体素子を形成できる為、ウェーハを有効に活
用できると共に、製造ラインの生産性を向上させること
ができるという効果がある。
クルを用い、露光時間又は不純物の打ち込み量を変えて
パターを形成することにより、同一ウェーハ上に特性の
異なる半導体素子を形成できる為、ウェーハを有効に活
用できると共に、製造ラインの生産性を向上させること
ができるという効果がある。
【図１】本発明の実施の形態を説明する為のレチクルと
ウェーハの上面図。
ウェーハの上面図。
【図２】本発明の実施の形態を説明する為の半導体チッ
プの断面図。
プの断面図。
【図３】従来例を説明する為のレチクルとウェーハの上
面図。
面図。
１ レチクル ２，２Ａ〜２Ｃ ウェーハ ３Ａ〜３Ｃ チップ領域 ４Ａ〜４Ｃ フォトレジスト膜 ５Ａ〜５Ｃ 開孔部
Claims (4)
- 【請求項１】 同一ウェーハ上に同じレチクルを用いて
パターンを形成し、少くとも２種類の特性の異なる半導
体素子を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 露光時間を変えてパターンを形成する工
程を含む請求項１記載の半導体装置の製造方法。 - 【請求項３】 不純物のイオン打ち込み量を変える工程
を含む請求項１又は請求項２記載の半導体装置の製造方
法。 - 【請求項４】 半導体基板上に第１のフォトレジスト膜
を形成したのちレチクルを用いて第１のチップ領域を露
光し、現像して第１の開孔部を形成する工程と、この第
１の開孔部内に第１のイオン打ち込み量で不純物を導入
する工程と、前記第１のフォトレジスト膜を除去したの
ち全面に第２のフォトレジスト膜を形成したのち前記レ
チクルを用いて第２のチップ領域を露光し、現像して第
２の開孔部を形成する工程と、この第２の開孔部内に第
２のイオン打ち込み量で不純物を導入する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041046A JPH09232249A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041046A JPH09232249A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232249A true JPH09232249A (ja) | 1997-09-05 |
Family
ID=12597471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041046A Pending JPH09232249A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282429A (ja) * | 2002-01-28 | 2003-10-03 | Samsung Electronics Co Ltd | 半導体装置の製造のためのパターニング方法 |
-
1996
- 1996-02-28 JP JP8041046A patent/JPH09232249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282429A (ja) * | 2002-01-28 | 2003-10-03 | Samsung Electronics Co Ltd | 半導体装置の製造のためのパターニング方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |