JPH0923014A - Semiconductor integrated circuit device and its manufacture - Google Patents
Semiconductor integrated circuit device and its manufactureInfo
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- JPH0923014A JPH0923014A JP18910996A JP18910996A JPH0923014A JP H0923014 A JPH0923014 A JP H0923014A JP 18910996 A JP18910996 A JP 18910996A JP 18910996 A JP18910996 A JP 18910996A JP H0923014 A JPH0923014 A JP H0923014A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁性基板や絶縁膜
上に形成する半導体薄膜に半導体素子を形成するＳＯＳ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）やＳＯＩ
（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）に用いる
ＭＯＳトランジスタの配線金属の構造とその製造方法と
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an SOS for forming a semiconductor element on an insulating substrate or a semiconductor thin film formed on an insulating film.
(Silicon On Sapphire) and SOI
The present invention relates to a structure of a wiring metal of a MOS transistor used in (Silicon On Insulator) and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】絶縁性基板または絶縁膜上の半導体薄膜
に半導体素子を形成することにより、ソースドレインと
基板間および配線と基板間の接合容量が小さくなり、半
導体集積回路装置の動作速度の高速化と低消費電力化
と、さらにｐｎ接合分離が不要で半導体素子の高密度配
置を達成することができる利点をもつことから、このよ
うな半導体集積回路装置の研究開発が活発に行われてい
る。この従来技術を、サファイア基板を用いるＳＯＳに
て説明する。2. Description of the Related Art By forming a semiconductor element on an insulating substrate or a semiconductor thin film on an insulating film, the junction capacitance between the source / drain and the substrate and between the wiring and the substrate is reduced, and the operating speed of the semiconductor integrated circuit device is increased. Research and development of such a semiconductor integrated circuit device have been actively carried out because of the advantages of high efficiency, low power consumption, and high density arrangement of semiconductor elements without the need for pn junction separation. . This conventional technique will be described with reference to SOS using a sapphire substrate.
【０００３】ＳＯＳにてＭＯＳトランジスタを形成する
手段として、たとえば特開昭５９−１１２６５０号公報
に記載のものがある。従来技術のＭＯＳトランジスタ構
造を得るための製造工程を、図７の断面図を用いて説明
する。An example of means for forming a MOS transistor in SOS is disclosed in Japanese Patent Laid-Open No. 59-112650. A manufacturing process for obtaining a conventional MOS transistor structure will be described with reference to the sectional view of FIG.
【０００４】まず図７（ａ）に示すように、サファイア
からなる絶縁性基板１０上に形成する単結晶シリコン膜
からなる半導体薄膜１２をエッチングすることにより島
状に分離して、素子間分離を行う。First, as shown in FIG. 7A, a semiconductor thin film 12 made of a single crystal silicon film formed on an insulating substrate 10 made of sapphire is etched to be separated into islands, thereby separating elements. To do.
【０００５】つぎに酸素雰囲気中で酸化処理を行うこと
により、半導体薄膜１２上にゲート酸化膜１４を形成す
る。その後、全面に多結晶シリコンを形成し、さらにフ
ォトエッチング処理によりゲート電極１６を形成する。
さらに半導体薄膜１２のゲート電極１６に整合する領域
に、イオン注入法により不純物を導入してソースドレイ
ン１８、２０を形成する。Next, an oxidation treatment is performed in an oxygen atmosphere to form a gate oxide film 14 on the semiconductor thin film 12. Then, polycrystalline silicon is formed on the entire surface, and the gate electrode 16 is formed by photoetching.
Further, impurities are introduced into the region of the semiconductor thin film 12 aligned with the gate electrode 16 by ion implantation to form source drains 18 and 20.
【０００６】つぎに図７（ｂ）に示すように、中間絶縁
膜２２を全面に形成し、さらにフォトエッチング処理に
よって、ソースドレイン１８、２０領域にまで貫通する
コンタクト窓２４を形成する。その後、このコンタクト
窓２４を介してソースドレイン１８、２０と接続する配
線金属２６を形成して電気的接続を行う。Next, as shown in FIG. 7B, an intermediate insulating film 22 is formed on the entire surface, and a contact window 24 penetrating to the source / drain regions 18 and 20 is formed by photoetching. After that, a wiring metal 26 connected to the source drains 18 and 20 is formed through the contact window 24 to make electrical connection.
【０００７】[0007]
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタ構造は、図７（ｂ）に示すように、ソースドレイン
１８、２０と配線金属２６との接続は、半導体薄膜１２
の上面で行っている。In the conventional MOS transistor structure, as shown in FIG. 7B, the semiconductor thin film 12 is connected to the source / drain 18, 20 and the wiring metal 26.
Is done on the top of.
【０００８】このためコンタクト窓２４形成時のフォト
マスク合わせずれを考慮して、このコンタクト窓２４端
とゲート電極１６との距離を、ある程度大きくし寸法的
に余裕を取る必要がある。そのうえコンタクト窓２４の
開口の大きさも極端な微細化はできない。したがって、
半導体薄膜１２端からゲート電極１６までの距離、すな
わちソースドレイン１８、２０領域の長さが長くなり、
島状の半導体薄膜１２の面積が大きくなる。この結果、
絶縁性基板上の半導体素子の特徴である高密度化への対
応が充分でないという問題点がある。Therefore, in consideration of misalignment of the photomask when forming the contact window 24, it is necessary to increase the distance between the end of the contact window 24 and the gate electrode 16 to some extent to allow a dimensional margin. Moreover, the size of the opening of the contact window 24 cannot be extremely miniaturized. Therefore,
The distance from the end of the semiconductor thin film 12 to the gate electrode 16, that is, the length of the source / drain 18 and 20 regions is increased,
The area of the island-shaped semiconductor thin film 12 increases. As a result,
There is a problem that the high density, which is a feature of the semiconductor element on the insulating substrate, is not sufficiently dealt with.
【０００９】本発明の目的は、上記問題点を解決して、
半導体集積回路装置の高密度化が可能な配線金属構造
と、この構造を形成するための製造方法とを提供するこ
とである。An object of the present invention is to solve the above problems and
An object of the present invention is to provide a wiring metal structure capable of increasing the density of a semiconductor integrated circuit device and a manufacturing method for forming this structure.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
本発明の半導体集積回路装置およびその製造方法は、下
記記載の手段を採用する。In order to achieve the above object, a semiconductor integrated circuit device and a manufacturing method thereof according to the present invention employ the following means.
【００１１】本発明の半導体集積回路装置においては、
絶縁性基板または絶縁膜上に設け島状に分離された半導
体薄膜と、ゲート酸化膜を介して設けたゲート電極に整
合する領域の半導体薄膜に設けるソースドレインと、半
導体薄膜側面部のソースドレインとこのソースドレイン
近傍の絶縁性基板または絶縁膜とが露出する開口領域を
設ける中間絶縁膜と、中間絶縁膜の開口領域に埋め込む
ように設ける第１の配線金属と、第１の配線金属と接続
するように設ける第２の金属配線とを備えることを特徴
とする。In the semiconductor integrated circuit device of the present invention,
A semiconductor thin film provided on an insulating substrate or an insulating film and separated into islands, a source / drain provided on the semiconductor thin film in a region matching the gate electrode provided via a gate oxide film, and a source / drain on the side surface of the semiconductor thin film The intermediate insulating film provided with an opening region where the insulating substrate or the insulating film near the source drain is exposed, the first wiring metal provided so as to be embedded in the opening region of the intermediate insulating film, and the first wiring metal are connected. And a second metal wiring provided as described above.
【００１２】本発明の半導体集積回路装置の製造方法に
おいては、絶縁性基板または絶縁膜上に半導体薄膜を形
成し、半導体薄膜を島状に形成する工程と、酸化処理を
行い半導体薄膜にゲート酸化膜を形成し、ゲート電極を
形成する工程と、ゲート電極に整合する領域の半導体薄
膜にソースドレインを形成し、全面に中間絶縁膜を形成
し、レジスト膜を用いて半導体薄膜の側面部のソースド
レインとこのソースドレイン近傍の絶縁性基板または絶
縁膜とが露出するように中間絶縁膜にフォトエッチング
処理により開口領域を設ける工程と、全面に配線金属材
料を形成し、レジスト膜を除去することにより中間絶縁
膜の開口領域に埋め込みように第１の配線金属を形成す
る工程と、第１の配線金属と接続する第２の配線金属を
形成する工程とを有することを特徴とする。In the method for manufacturing a semiconductor integrated circuit device of the present invention, a step of forming a semiconductor thin film on an insulating substrate or an insulating film and forming the semiconductor thin film in an island shape, and an oxidation treatment are performed to perform gate oxidation on the semiconductor thin film. The step of forming a film and forming a gate electrode, forming a source / drain in a semiconductor thin film in a region matching the gate electrode, forming an intermediate insulating film on the entire surface, and using a resist film to form a source on the side surface of the semiconductor thin film By forming an opening region in the intermediate insulating film by photoetching so as to expose the drain and the insulating substrate or insulating film near the source and drain, and by forming a wiring metal material on the entire surface and removing the resist film A step of forming a first wiring metal so as to be embedded in the opening region of the intermediate insulating film, and a step of forming a second wiring metal connected to the first wiring metal. Characterized in that it.
【００１３】[0013]
【発明の実施の形態】以下図面を用いて本発明の最適な
実施形態における半導体集積回路装置およびその製造方
法を説明する。なお以下の説明は、ＳＯＳのＭＯＳトラ
ンジスタを例にして説明する。図１は本発明の実施形態
におけるＭＯＳトランジスタの配線金属構造を示す断面
図である。この図１を用いて本発明のＭＯＳトランジス
タ構造を、まずはじめに説明する。BEST MODE FOR CARRYING OUT THE INVENTION A semiconductor integrated circuit device and a method of manufacturing the same according to the preferred embodiments of the present invention will be described below with reference to the drawings. Note that the following description will be made by taking an SOS MOS transistor as an example. FIG. 1 is a sectional view showing a wiring metal structure of a MOS transistor according to an embodiment of the present invention. First, the MOS transistor structure of the present invention will be described with reference to FIG.
【００１４】絶縁性基板１０上に設ける半導体薄膜１２
は、素子間分離を行うため島状に分離する。さらに半導
体薄膜１２には、ゲート酸化膜を介してゲート電極１６
を設ける。そしてゲート電極１６に整合する領域の半導
体薄膜１２にソースドレイン１８、２０を設ける。さら
に、半導体薄膜１２の側面部のソースドレイン１８、２
０が露出するように、中間絶縁膜を設け、そしてこの半
導体薄膜１２の側面部のソースドレイン１８、２０と接
続するように、配線金属２６を設ける。すなわち本発明
の配線金属構造は、半導体薄膜１２の側面部で、ソース
ドレイン１８、２０と配線金属２６との電気的接続を行
っている。A semiconductor thin film 12 provided on the insulating substrate 10.
Separates into islands for element isolation. Further, the semiconductor thin film 12 is provided with a gate electrode 16 via a gate oxide film.
Is provided. Then, the source drains 18 and 20 are provided in the semiconductor thin film 12 in the region matching the gate electrode 16. Further, the source / drain 18, 2 on the side surface of the semiconductor thin film 12
An intermediate insulating film is provided so that 0 is exposed, and a wiring metal 26 is provided so as to be connected to the source drains 18 and 20 on the side surface of the semiconductor thin film 12. That is, in the wiring metal structure of the present invention, the source / drain 18, 20 and the wiring metal 26 are electrically connected at the side surface of the semiconductor thin film 12.
【００１５】本発明の配線金属構造は、図７（ｂ）に示
す従来技術のように半導体薄膜１２の上面で電気的接続
を行ってなく、半導体薄膜１２の側面部にてソースドレ
イン１８、２０と配線金属２６との電気的接続を行って
いる。このため本発明においては、コンタクト窓の形成
領域が不要となり、従来技術と比較して島状の半導体薄
膜１２の占有面積が小さくなる。In the wiring metal structure of the present invention, the electrical connection is not made on the upper surface of the semiconductor thin film 12 as in the prior art shown in FIG. 7B, and the source / drain 18, 20 is formed on the side surface of the semiconductor thin film 12. And the wiring metal 26 are electrically connected to each other. Therefore, in the present invention, the formation region of the contact window is unnecessary, and the area occupied by the island-shaped semiconductor thin film 12 is smaller than that in the conventional technique.
【００１６】すなわち、図１に示す島状の半導体薄膜１
２端からゲート電極１６端までのソースドレイン１８、
２０領域の長さ寸法Ｌは、ゲート電極１６のフォトマス
ク合わせずれを考慮した寸法に、１μｍ程度を加えた長
さで充分である。このため島状の半導体薄膜１２の面積
が小さくなり、高密度化を達成することができ、絶縁性
基板あるいは絶縁膜上の半導体集積回路装置の利点をさ
らに大きくすることが可能となる。That is, the island-shaped semiconductor thin film 1 shown in FIG.
Source / drain 18 from the 2nd end to the 16th end of the gate electrode 16,
For the length dimension L of the 20 region, a length in which about 1 μm is added to the dimension considering the photomask misalignment of the gate electrode 16 is sufficient. For this reason, the area of the island-shaped semiconductor thin film 12 is reduced, the density can be increased, and the advantages of the semiconductor integrated circuit device on the insulating substrate or the insulating film can be further increased.
【００１７】つぎに本発明のＭＯＳトランジスタの配線
金属構造を形成するための製造方法における実施形態
を、図面を用いて説明する。図２（ａ）、（ｂ）は、本
発明のＭＯＳトランジスタの配線金属構造を形成するた
めの製造方法を示す断面図である。Next, an embodiment of the manufacturing method for forming the wiring metal structure of the MOS transistor of the present invention will be described with reference to the drawings. 2A and 2B are cross-sectional views showing a manufacturing method for forming the wiring metal structure of the MOS transistor of the present invention.
【００１８】まずはじめに図２（ａ）に示すように、結
晶方位１０１２を有するサファイアからなる絶縁性基板
１０上に、１００の面方位を有する単結晶シリコン膜か
らなり、第１導電型の半導体薄膜１２を形成する。この
半導体薄膜１２は、エピタキシャル成長法により、０．
６μｍ程度の厚さで形成する。First, as shown in FIG. 2A, a semiconductor thin film of the first conductivity type is formed of a single crystal silicon film having a plane orientation of 100 on an insulating substrate 10 made of sapphire having a crystal orientation 1012. 12 is formed. This semiconductor thin film 12 is formed by an epitaxial growth method.
It is formed with a thickness of about 6 μm.
【００１９】その後、化学気相成長法（ＣＶＤ法）によ
り、膜厚１００ｎｍ程度の酸化シリコン膜（図示せず）
を全面に形成する。この酸化シリコン膜は、半導体薄膜
１２のエッチングマスクとして使用する。その後、全面
に回転塗布法により感光性樹脂を形成し、所定のフォト
マスクを用いて露光処理と現像処理を行い、感光性樹脂
をパターニングし、さらにこのパターニングした感光性
樹脂をエッチングマスクに用いてエッチングするフォト
エッチング処理により、酸化シリコン膜を素子形成領域
上にパターン形成する。Then, a silicon oxide film (not shown) having a film thickness of about 100 nm is formed by a chemical vapor deposition method (CVD method).
Is formed on the entire surface. This silicon oxide film is used as an etching mask for the semiconductor thin film 12. Thereafter, a photosensitive resin is formed on the entire surface by a spin coating method, exposure processing and development processing are performed using a predetermined photomask, the photosensitive resin is patterned, and the patterned photosensitive resin is used as an etching mask. A silicon oxide film is patterned on the element formation region by photoetching for etching.
【００２０】その後、このパターニングした酸化シリコ
ン膜をエッチングマスクに用いて、半導体薄膜１２をエ
ッチングし、素子形成領域である島状の半導体薄膜１２
を形成する。この半導体薄膜１２のエッチングは、水酸
化カリウム（ＫＯＨ）水溶液に、イソプロピルアルコー
ル（Ｃ3 Ｈ7 ＯＨ）を加えた、異方性エッチング液を用
いて行い、エッチングマスクの酸化シリコン膜を形成し
ていない領域、すなわち素子分離領域の半導体薄膜１２
を完全に除去する。この異方性エッチングにおいては、
半導体薄膜１２のエッチング速度に単結晶シリコン膜の
面指数依存性があり、１００面に比較して１１１面は極
めて遅くなる。この結果、島状の半導体薄膜１２の側面
部は、斜めの面となる。After that, the semiconductor thin film 12 is etched by using the patterned silicon oxide film as an etching mask to form an island-shaped semiconductor thin film 12 which is an element forming region.
To form The etching of the semiconductor thin film 12 is performed using an anisotropic etching solution obtained by adding isopropyl alcohol (C 3 H 7 OH) to an aqueous solution of potassium hydroxide (KOH) to form a silicon oxide film as an etching mask. Semiconductor thin film 12 in the non-existing region, that is, the element isolation region
Is completely removed. In this anisotropic etching,
The etching rate of the semiconductor thin film 12 depends on the plane index of the single crystal silicon film, and the 111 plane is extremely slower than the 100 plane. As a result, the side surface portion of the island-shaped semiconductor thin film 12 becomes an oblique surface.
【００２１】つぎにエッチングマスクとして用いた酸化
シリコン膜を、フッ酸系のエッチング液を用いて除去す
る。その後、乾いた酸素雰囲気中で温度１０００℃時間
２５分の酸化処理を行い、膜厚３０ｎｍのゲート酸化膜
１４を半導体薄膜１２上に形成する。Next, the silicon oxide film used as the etching mask is removed using a hydrofluoric acid-based etching solution. After that, oxidation treatment is performed at a temperature of 1000 ° C. for 25 minutes in a dry oxygen atmosphere to form a gate oxide film 14 having a film thickness of 30 nm on the semiconductor thin film 12.
【００２２】その後、ＭＯＳトランジスタのゲート電極
材料として、多結晶シリコン膜を全面に形成する。この
多結晶シリコン膜は、ＣＶＤ法により、４５０ｎｍ程度
の膜厚で形成する。その後、この多結晶シリコン膜をフ
ォトエッチング処理により、パターン形成してゲート電
極１６を形成する。After that, a polycrystalline silicon film is formed on the entire surface as a gate electrode material of the MOS transistor. This polycrystalline silicon film is formed with a film thickness of about 450 nm by the CVD method. Then, the polycrystalline silicon film is patterned by photoetching to form the gate electrode 16.
【００２３】つぎにゲート電極１６の整合した領域の半
導体薄膜１２に、第２導電型の不純物をイオン注入法に
より導入して、ソースドレイン１８、２０を形成する。
このソースドレイン１８、２０を形成するためのイオン
注入量は、４×１０15ｃｍ-2程度とする。この結果、ソ
ースドレイン１８、２０は、半導体薄膜１２の表面と側
面部とに形成される。Next, the second conductivity type impurities are introduced into the semiconductor thin film 12 in the aligned region of the gate electrode 16 by the ion implantation method to form the source drains 18 and 20.
The amount of ion implantation for forming the source drains 18 and 20 is about 4 × 10 15 cm −2 . As a result, the source drains 18 and 20 are formed on the surface and side surfaces of the semiconductor thin film 12.
【００２４】つぎに酸化シリコン膜を主体とする厚さ５
００ｎｍ程度の中間絶縁膜２２を、ＣＶＤ法により全面
に形成する。その後、フォトエッチング処理により半導
体薄膜１２上にのみ中間絶縁膜２２を残し、半導体薄膜
１２側面部のソースドレイン１８、２０を露出させる。
このとき中間絶縁膜２２は、半導体薄膜１２の側面部に
わずかに残ったり、あるいはこの側面部と半導体薄膜１
２表面との境界の半導体薄膜１２表面がわずかに露出し
ていてもよい。Next, a thickness 5 mainly composed of a silicon oxide film
The intermediate insulating film 22 having a thickness of about 00 nm is formed on the entire surface by the CVD method. Thereafter, the intermediate insulating film 22 is left only on the semiconductor thin film 12 by the photoetching process to expose the source drains 18 and 20 on the side surface of the semiconductor thin film 12.
At this time, the intermediate insulating film 22 may slightly remain on the side surface of the semiconductor thin film 12, or the side surface and the semiconductor thin film 1 may be removed.
The surface of the semiconductor thin film 12 at the boundary between the two surfaces may be slightly exposed.
【００２５】つぎに図２（ｂ）に示すように、配線金属
２６材料としてアルミニウムを真空蒸着法やスパッタリ
ング法などを用いて全面に形成する。その後、フォトエ
ッチング処理を行って、半導体薄膜１２の側面部と接続
する配線金属２６を形成して、ソースドレイン１８、２
０と配線金属２６との電気的接続を行う。Next, as shown in FIG. 2B, aluminum is formed as the material of the wiring metal 26 on the entire surface by a vacuum deposition method, a sputtering method or the like. Then, a photoetching process is performed to form a wiring metal 26 connected to the side surface portion of the semiconductor thin film 12, and the source / drain 18, 2 is formed.
0 and the wiring metal 26 are electrically connected.
【００２６】図３は、本発明のＭＯＳトランジスタの配
線金属の形成方法における実施形態を示し、図２とは異
なる実施形態の製造方法を示す断面図である。FIG. 3 is a sectional view showing an embodiment of a method for forming a wiring metal of a MOS transistor according to the present invention and a manufacturing method of an embodiment different from FIG.
【００２７】図２（ａ）を用いて説明した方法と同様な
製造工程で、半導体薄膜１２にソースドレイン１８、２
０を形成し、その後、ＣＶＤ法により中間絶縁膜２２を
全面に形成する。その後、感光性樹脂であるレジスト膜
２８を回転塗布法により全面に形成し、所定のフォトマ
スクを用いて露光処理と、現像処理とを行うフォトリソ
グラフィー処理により配線金属の形成領域のレジスト膜
２８を除去する。すなわち、半導体薄膜１２上と配線金
属を形成しない領域上とは、レジスト膜２８を形成す
る。The source / drain 18, 2 is formed on the semiconductor thin film 12 by the same manufacturing process as the method described with reference to FIG.
0 is formed, and then the intermediate insulating film 22 is formed on the entire surface by the CVD method. After that, a resist film 28, which is a photosensitive resin, is formed on the entire surface by a spin coating method, and the resist film 28 in the formation region of the wiring metal is formed by a photolithography process in which an exposure process and a development process are performed using a predetermined photomask. Remove. That is, the resist film 28 is formed on the semiconductor thin film 12 and the region where the wiring metal is not formed.
【００２８】つぎに配線金属２６としてアルミニウムを
全面に形成する。その後、レジスト膜２８を除去するこ
とによりこのレジスト膜２８上の被膜を除去する、いわ
ゆるリフトオフ法により配線金属２６を形成する。この
結果、半導体薄膜１２側面部のソースドレイン１８、２
０と電気的に接続する配線金属２６を形成することがで
きる。Next, aluminum is formed on the entire surface as the wiring metal 26. After that, the resist film 28 is removed to remove the film on the resist film 28, and the wiring metal 26 is formed by a so-called lift-off method. As a result, the source / drain 18, 2 on the side surface of the semiconductor thin film 12 is formed.
The wiring metal 26 that is electrically connected to 0 can be formed.
【００２９】図４は、以上説明した実施形態と異なるＭ
ＯＳトランジスタの配線金属の構造とその製造方法とを
示す断面図である。まずはじめにＭＯＳトランジスタの
構造を説明する。FIG. 4 shows an M different from the embodiment described above.
It is sectional drawing which shows the structure of the wiring metal of an OS transistor, and its manufacturing method. First, the structure of the MOS transistor will be described.
【００３０】図２と図３とに示すＭＯＳトランジスタと
構造上の相違点は、半導体薄膜１２側面部と絶縁性基板
１０とが露出するように、中間絶縁膜２２に開口領域を
設ける。さらにこの開口領域内にソースドレイン１８、
２０と接続する第１の配線金属３０を設け、そしてこの
第１の配線金属３０と接続する第２の配線金属３２を第
１の配線金属３０上と中間絶縁膜２２上とに設ける。図
４に示すＭＯＳトランジスタにおいては、表面段差を小
さくでき、表面平坦化が可能となる。つぎにこの構造を
形成するための製造方法を説明する。The structural difference from the MOS transistors shown in FIGS. 2 and 3 is that an opening region is provided in the intermediate insulating film 22 so that the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed. Further, in the opening region, the source drain 18,
A first wiring metal 30 connected to the first wiring metal 30 is provided, and a second wiring metal 32 connected to the first wiring metal 30 is provided on the first wiring metal 30 and the intermediate insulating film 22. In the MOS transistor shown in FIG. 4, the surface step can be reduced and the surface can be flattened. Next, a manufacturing method for forming this structure will be described.
【００３１】図２（ａ）を用いて説明した処理工程と同
様な方法により、半導体薄膜１２にソースドレイン１
８、２０を形成し、さらにＣＶＤ法により中間絶縁膜２
２を全面に形成する。The source / drain 1 is formed on the semiconductor thin film 12 by the same method as the processing step described with reference to FIG.
8 and 20 are formed, and the intermediate insulating film 2 is further formed by the CVD method.
2 is formed on the entire surface.
【００３２】そして図４（ａ）に示すように、中間絶縁
膜２２上に感光性樹脂であるレジスト膜２８を形成し、
フォトエッチング処理により、半導体薄膜１２と絶縁性
基板１０とが露出するような開口領域を形成する。この
開口領域形成後、エッチングマスクとして用いたレジス
ト膜２８は除去せず残しておく。Then, as shown in FIG. 4A, a resist film 28 which is a photosensitive resin is formed on the intermediate insulating film 22,
The photoetching process forms an opening region in which the semiconductor thin film 12 and the insulating substrate 10 are exposed. After the formation of this opening region, the resist film 28 used as the etching mask is not removed but remains.
【００３３】その後、第１の配線金属３０材料として、
真空蒸着法やスパッタリング法によって、シリコンと銅
とを含むアルミニウムを全面に形成する。その後、レジ
スト膜２８を除去するリフトオフ法によって、半導体薄
膜１２の側面部と絶縁性基板１０との開口領域内に第１
の配線金属３０を形成する。この結果、ソースドレイン
１８、２０と接続する第１の配線金属３０を開口領域内
に、埋め込むように形成することができる。After that, as the material of the first wiring metal 30,
Aluminum containing silicon and copper is formed on the entire surface by a vacuum deposition method or a sputtering method. After that, by the lift-off method of removing the resist film 28, the first side surface of the semiconductor thin film 12 and the insulating substrate 10 are first exposed in the opening region.
The wiring metal 30 is formed. As a result, the first wiring metal 30 connected to the source / drain 18, 20 can be formed so as to be embedded in the opening region.
【００３４】つぎに図４（ｂ）に示すように、全面に第
２の配線金属３２材料としてアルミニウムを真空蒸着法
やスパッタリング法により形成する。その後、フォトエ
ッチング処理により、第１の配線金属３０上と中間絶縁
膜２２上とに第２の配線金属３２を形成する。この結
果、第１の金属配線３０と接続する第２の配線金属３２
を形成することができる。Next, as shown in FIG. 4B, aluminum is formed as the material of the second wiring metal 32 on the entire surface by a vacuum deposition method or a sputtering method. Then, a second wiring metal 32 is formed on the first wiring metal 30 and the intermediate insulating film 22 by photoetching. As a result, the second wiring metal 32 connected to the first metal wiring 30
Can be formed.
【００３５】図５は、以上説明した実施形態と異なるＭ
ＯＳトランジスタの配線金属の構造とその製造方法とを
示す断面図である。まずはじめにＭＯＳトランジスタの
構造を説明する。FIG. 5 shows an M different from the embodiment described above.
It is sectional drawing which shows the structure of the wiring metal of an OS transistor, and its manufacturing method. First, the structure of the MOS transistor will be described.
【００３６】図２と図３と図４とに示すＭＯＳトランジ
スタと構造上の相違点は、半導体薄膜１２側面部のソー
スドレイン１８、２０表面に、シリコンと高融点金属と
の合金膜である金属シリサイド層３４を設けている点で
ある。このように金属シリサイド層３４を介して、ソー
スドレイン１８、２０と配線金属２６とを接続すること
により、配線金属２６とソースドレイン１８、２０と
は、なお一層確実なオーミックコンタクトが得られると
いう効果をもつ。The structural difference from the MOS transistors shown in FIGS. 2, 3 and 4 is that the metal which is an alloy film of silicon and a refractory metal is formed on the surface of the source / drain 18, 20 on the side surface of the semiconductor thin film 12. The point is that the silicide layer 34 is provided. By thus connecting the source / drain 18, 20 and the wiring metal 26 via the metal silicide layer 34, an effect that an even more reliable ohmic contact can be obtained between the wiring metal 26 and the source / drain 18, 20. With.
【００３７】なお図４に示す構造に金属シリサイド層を
設けてもよい。すなわち、半導体薄膜１２の側面部に金
属シリサイド層を形成したソースドレイン１８、２０と
絶縁性基板１０とが露出するように中間絶縁膜に開口領
域を設け、この開口領域内に第１の配線金属を設け、さ
らにこの第１の配線金属に接続する第２の配線金属を設
ける構造でもよい。つぎにこの図５に示す構造を形成す
るための製造方法における実施形態を説明する。A metal silicide layer may be provided in the structure shown in FIG. That is, an opening region is provided in the intermediate insulating film so that the source / drain 18, 20 having the metal silicide layer formed on the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed, and the first wiring metal is formed in the opening region. May be provided, and a second wiring metal connected to the first wiring metal may be provided. Next, an embodiment of a manufacturing method for forming the structure shown in FIG. 5 will be described.
【００３８】図２（ａ）を用いて説明した処理工程と同
様な方法により、半導体薄膜１２にソースドレイン１
８、２０を形成し、さらにＣＶＤ法により中間絶縁膜２
２を全面に形成する。The source / drain 1 is formed on the semiconductor thin film 12 by the same method as the processing step described with reference to FIG.
8 and 20 are formed, and the intermediate insulating film 2 is further formed by the CVD method.
2 is formed on the entire surface.
【００３９】そして図５（ａ）に示すように、中間絶縁
膜２２上に感光性樹脂であるレジスト膜（図示せず）を
形成し、フォトエッチング処理により、半導体薄膜１２
上にのみ中間絶縁膜２２を形成し、ソースドレイン１
８、２０を露出させる。Then, as shown in FIG. 5A, a resist film (not shown) which is a photosensitive resin is formed on the intermediate insulating film 22, and the semiconductor thin film 12 is formed by photoetching.
The source / drain 1 is formed by forming the intermediate insulating film 22 only on the upper side.
8 and 20 are exposed.
【００４０】つぎに図５（ｂ）に示すように、高融点金
属としてチタニウム（Ｔｉ）を厚さ１００ｎｍ程度スパ
ッタリング法により全面に形成する。その後、８００℃
程度の温度で熱処理を行なうと、チタニウムは半導体薄
膜１２の側面部のシリコンと反応して、金属シリサイド
層３４であるチタンシリサイド（ＴｉＳｉ2 ）を形成す
る。Next, as shown in FIG. 5B, titanium (Ti) as a refractory metal is formed on the entire surface by a sputtering method to a thickness of about 100 nm. After that, 800 ℃
When heat treatment is performed at about a temperature, titanium reacts with silicon on the side surface of the semiconductor thin film 12 to form titanium silicide (TiSi 2 ) which is the metal silicide layer 34.
【００４１】その後、シリサイド化していないチタニウ
ムをアンモニアと過酸化水素の水溶液からなるエッチン
グ液にてエッチング除去する。この結果、半導体薄膜１
２側面部のソースドレイン１８、２０表面に金属シリサ
イド層３４を形成することができる。After that, titanium not silicided is removed by etching with an etching solution composed of an aqueous solution of ammonia and hydrogen peroxide. As a result, the semiconductor thin film 1
The metal silicide layer 34 can be formed on the surfaces of the source / drain 18, 20 on the two side surfaces.
【００４２】つぎに図５（ｃ）に示すように、配線金属
２６材料として、全面にアルミニウムをスパッタリング
法または真空蒸着法により形成する。その後、フォトエ
ッチング処理により、配線金属２６を半導体薄膜１２側
面部のソースドレイン１８、２０と接続するように形成
する。Next, as shown in FIG. 5C, aluminum is formed as the material of the wiring metal 26 on the entire surface by sputtering or vacuum evaporation. After that, the wiring metal 26 is formed by photoetching so as to be connected to the source drains 18 and 20 on the side surface of the semiconductor thin film 12.
【００４３】以上の説明において、高融点金属としては
チタニウムを使用する例で説明したが、高融点金属とし
てはタンタルやモリブデンやタングステンを用いても、
同様な効果が得られる。In the above description, titanium is used as the refractory metal, but tantalum, molybdenum, or tungsten is used as the refractory metal.
Similar effects can be obtained.
【００４４】図６は、以上説明した実施形態と異なるＭ
ＯＳトランジスタの配線金属の構造とその製造方法とを
示す断面図である。まずはじめにＭＯＳトランジスタの
構造を説明する。FIG. 6 shows an M different from the embodiment described above.
It is sectional drawing which shows the structure of the wiring metal of an OS transistor, and its manufacturing method. First, the structure of the MOS transistor will be described.
【００４５】図２と図３と図４と図５とに示すＭＯＳト
ランジスタと構造上の相違点は、絶縁性基板１０上に絶
縁膜３８と中間絶縁膜２２とを設ける。さらに、半導体
薄膜１２側面部と絶縁性基板１０とが露出するように絶
縁膜３８と中間絶縁膜２２とに開口領域を設ける。A structural difference from the MOS transistors shown in FIGS. 2, 3, 4 and 5 is that the insulating film 38 and the intermediate insulating film 22 are provided on the insulating substrate 10. Further, an opening region is provided in the insulating film 38 and the intermediate insulating film 22 so that the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed.
【００４６】さらにこの開口領域内にソースドレイン１
８、２０と接続する第１の配線金属３０を設け、そして
この第１の配線金属３０と接続する第２の配線金属３２
を、中間絶縁膜２２と絶縁膜３８の開口領域内の第１の
配線金属３０上と中間絶縁膜２２上とに設ける。Further, the source / drain 1 is provided in this opening region.
A first wiring metal 30 connected to the wirings 8 and 20 is provided, and a second wiring metal 32 connected to the first wiring metal 30.
Is provided on the first wiring metal 30 and the intermediate insulating film 22 in the opening regions of the intermediate insulating film 22 and the insulating film 38.
【００４７】なお図６に示す構造に金属シリサイド層を
設けてもよい。すなわち、半導体薄膜１２の側面部に金
属シリサイド層３４を形成したソースドレイン１８、２
０と絶縁性基板１０とが露出するように絶縁膜３８と中
間絶縁膜２２に開口領域を設け、この開口領域内に第１
の配線金属を設け、さらにこの第１の配線金属に接続す
る第２の配線金属を設ける構造でもよい。つぎにこの図
６に示す構造を形成するための製造方法における実施形
態を説明する。A metal silicide layer may be provided in the structure shown in FIG. That is, the source / drain 18, 2 in which the metal silicide layer 34 is formed on the side surface of the semiconductor thin film 12.
0 and the insulating substrate 10 are exposed so that an opening region is provided in the insulating film 38 and the intermediate insulating film 22, and the first region is provided in the opening region.
The wiring metal may be provided, and the second wiring metal connected to the first wiring metal may be provided. Next, an embodiment of a manufacturing method for forming the structure shown in FIG. 6 will be described.
【００４８】まずはじめに図６（ａ）に示すように、絶
縁性基板１０の半導体薄膜１２上に窒化シリコンからな
る耐酸化膜３６を形成する。この窒化シリコンは膜厚１
５０ｎｍ程度でＣＶＤ法によって全面に形成する。この
とき半導体薄膜１２と耐酸化膜３６との間に酸化シリコ
ン膜を形成してもよい。First, as shown in FIG. 6A, an oxidation resistant film 36 made of silicon nitride is formed on the semiconductor thin film 12 of the insulating substrate 10. This silicon nitride has a film thickness of 1
It is formed on the entire surface by a CVD method with a thickness of about 50 nm. At this time, a silicon oxide film may be formed between the semiconductor thin film 12 and the oxidation resistant film 36.
【００４９】その後、フォトエッチング処理により、耐
酸化膜３６をエッチングして素子領域上にのみ耐酸化膜
３６が残存するようにパターニングする。つぎに異方性
エッチング液を用いるウエットエッチングあるいはドラ
イエッチングにより、半導体薄膜１２の膜厚のおよそ半
分をエッチング除去する。After that, the oxidation resistant film 36 is etched by photoetching and patterned so that the oxidation resistant film 36 remains only on the element region. Next, by wet etching or dry etching using an anisotropic etching solution, approximately half the film thickness of the semiconductor thin film 12 is removed by etching.
【００５０】その後、耐酸化膜３６を酸化防止膜と用
い、酸素雰囲気中で酸化するいわゆる選択酸化処理によ
り、耐酸化膜３６に覆われていない領域の半導体薄膜１
２を酸化して素子分離領域に絶縁膜３８を形成する。つ
ぎに半導体薄膜１２上の耐酸化膜３６を除去する。Thereafter, the oxidation resistant film 36 is used as an anti-oxidation film, and the semiconductor thin film 1 in the region not covered with the oxidation resistant film 36 is subjected to a so-called selective oxidation process of oxidizing in an oxygen atmosphere.
2 is oxidized to form an insulating film 38 in the element isolation region. Next, the oxidation resistant film 36 on the semiconductor thin film 12 is removed.
【００５１】つぎに図６（ｂ）に示すように、ゲート酸
化膜とゲート電極１６を形成する。その後、このゲート
電極１６に整合する領域の半導体薄膜１２にソースドレ
イン１８、２０を形成し、さらに中間絶縁膜２２をＣＶ
Ｄ法により全面に形成する。その後、中間絶縁膜２２上
に回転塗布法によって、感光性樹脂であるレジスト膜２
８を形成し、フォトエッチング処理により、半導体薄膜
１２の側面部と絶縁性基板１０とが露出するように開口
領域を形成する。この開口領域形成後、エッチングマス
クとして用いたレジスト膜２８は、除去せず残してお
く。Next, as shown in FIG. 6B, a gate oxide film and a gate electrode 16 are formed. After that, the source drains 18 and 20 are formed on the semiconductor thin film 12 in the region matching the gate electrode 16, and the intermediate insulating film 22 is formed on the CV.
Formed on the entire surface by the D method. After that, the resist film 2 which is a photosensitive resin is formed on the intermediate insulating film 22 by a spin coating method.
8 is formed, and an opening region is formed by photoetching so that the side surface portion of the semiconductor thin film 12 and the insulating substrate 10 are exposed. After forming this opening region, the resist film 28 used as the etching mask is left without being removed.
【００５２】その後、シリコンと銅とを含むアルミニウ
ムからなる第１の配線金属３０材料を、スパッタリング
法により全面に形成する。そしてリフトオフ法により、
半導体薄膜１２の側面部と絶縁性基板１０との開口領域
内に第１の配線金属３０を埋め込むように形成する。After that, a first wiring metal 30 material made of aluminum containing silicon and copper is formed on the entire surface by a sputtering method. And by the lift-off method,
The first wiring metal 30 is formed so as to be embedded in the opening region between the side surface portion of the semiconductor thin film 12 and the insulating substrate 10.
【００５３】つぎに図６（ｃ）に示すように、第２の配
線金属３２材料として、アルミニウムを全面に形成し、
フォトエッチング処理によって、第２の配線金属３２を
形成する。Next, as shown in FIG. 6C, aluminum is formed on the entire surface as the material of the second wiring metal 32,
The second wiring metal 32 is formed by photoetching.
【００５４】[0054]
【発明の効果】以上の説明から明らかなように、半導体
薄膜の側面部にて電気的接続を行う本発明を採用するこ
とにより、島状の半導体薄膜の占有面積を小さくするこ
とができ、高密度化を達成することが可能となる。した
がって、絶縁性基板や絶縁膜上の半導体集積回路装置の
利点をさらに大きくすることができる。As is clear from the above description, by adopting the present invention in which electrical connection is made on the side surface of the semiconductor thin film, the area occupied by the island-shaped semiconductor thin film can be reduced, and the high It is possible to achieve densification. Therefore, the advantage of the semiconductor integrated circuit device on the insulating substrate or the insulating film can be further enhanced.
【００５５】以上、ＳＯＳにて説明したが、絶縁性基板
や絶縁膜上に形成した非単結晶シリコン膜をレーザービ
ームなどの単結晶化手段で単結晶化して、この単結晶シ
リコンに半導体素子を形成するＳＯＩや、絶縁性基板上
の非単結晶シリコン膜に形成する薄膜トランジスタ（Ｔ
ＦＴ）などに本発明の構造と製造方法とを用いても、同
様な効果を有する。As described above with respect to the SOS, the non-single crystal silicon film formed on the insulating substrate or the insulating film is single crystallized by a single crystallizing means such as a laser beam, and a semiconductor element is formed on this single crystal silicon. An SOI to be formed or a thin film transistor (T) formed on a non-single crystal silicon film on an insulating substrate.
Even if the structure and manufacturing method of the present invention are used for FT) and the like, the same effect is obtained.
【図１】本発明の実施形態における半導体集積回路装置
の配線金属構造とその製造方法とを示す断面図である。FIG. 1 is a cross-sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a manufacturing method thereof according to an embodiment of the present invention.
【図２】本発明の実施形態における半導体集積回路装置
の配線金属構造とその製造方法とを示す断面図である。FIG. 2 is a cross-sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a manufacturing method thereof according to an embodiment of the present invention.
【図３】本発明の実施形態における半導体集積回路装置
の配線金属構造とその製造方法とを示す断面図である。FIG. 3 is a cross-sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a manufacturing method thereof according to an embodiment of the present invention.
【図４】本発明の実施形態における半導体集積回路装置
の配線金属構造とその製造方法とを示す断面図である。FIG. 4 is a cross-sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a manufacturing method thereof according to an embodiment of the present invention.
【図５】本発明の実施形態における半導体集積回路装置
の配線金属構造とその製造方法とを示す断面図である。FIG. 5 is a cross-sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a manufacturing method thereof according to an embodiment of the present invention.
【図６】本発明の実施形態における半導体集積回路装置
の配線金属構造とその製造方法とを示す断面図である。FIG. 6 is a cross-sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a manufacturing method thereof according to an embodiment of the present invention.
【図７】従来技術における半導体集積回路装置の配線金
属構造とその製造方法とを示す断面図である。FIG. 7 is a cross-sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a method for manufacturing the same in a conventional technique.
１２ 半導体薄膜 １８、２０ ソースドレイン ２２ 中間絶縁膜 ２８ レジスト膜 ３０ 第１の配線金属 ３２ 第１の配線金属 12 semiconductor thin film 18, 20 source / drain 22 intermediate insulating film 28 resist film 30 first wiring metal 32 first wiring metal
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/20 Continuation of front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location // H01L 21/20
Claims (2)
分離された半導体薄膜と、ゲート酸化膜を介して設けた
ゲート電極に整合する領域の半導体薄膜に設けるソース
ドレインと、半導体薄膜側面部のソースドレインとこの
ソースドレイン近傍の絶縁性基板または絶縁膜とが露出
する開口領域を設ける中間絶縁膜と、中間絶縁膜の開口
領域に埋め込むように設ける第１の配線金属と、第１の
配線金属と接続するように設ける第２の金属配線とを備
えることを特徴とする半導体集積回路装置。1. A semiconductor thin film provided on an insulating substrate or an insulating film and isolated in an island shape, a source / drain provided in the semiconductor thin film in a region aligned with a gate electrode provided through a gate oxide film, and a side surface of the semiconductor thin film. Part of the source / drain and an insulating region or an insulating film near the source / drain are exposed, an intermediate insulating film is provided, a first wiring metal is provided so as to be embedded in the opening region of the intermediate insulating film, A semiconductor integrated circuit device comprising: a second metal wiring provided so as to be connected to a wiring metal.
を形成し、半導体薄膜を島状に形成する工程と、 酸化処理を行い半導体薄膜にゲート酸化膜を形成し、ゲ
ート電極を形成する工程と、 ゲート電極に整合する領域の半導体薄膜にソースドレイ
ンを形成し、全面に中間絶縁膜を形成し、レジスト膜を
用いて半導体薄膜の側面部のソースドレインとこのソー
スドレイン近傍の絶縁性基板または絶縁膜とが露出する
ように中間絶縁膜にフォトエッチング処理により開口領
域を設ける工程と、 全面に配線金属材料を形成し、レジスト膜を除去するこ
とにより中間絶縁膜の開口領域に埋め込みように第１の
配線金属を形成する工程と、 第１の配線金属と接続する第２の配線金属を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。2. A step of forming a semiconductor thin film on an insulating substrate or an insulating film to form the semiconductor thin film in an island shape, and a step of performing oxidation treatment to form a gate oxide film on the semiconductor thin film and forming a gate electrode. A source / drain is formed on the semiconductor thin film in a region matching the gate electrode, an intermediate insulating film is formed on the entire surface, and a source / drain on the side surface of the semiconductor thin film and an insulating substrate near the source / drain are formed by using a resist film. A step of forming an opening region in the intermediate insulating film by photoetching so as to expose the insulating film, and a step of forming a wiring metal material on the entire surface and removing the resist film to fill the opening region of the intermediate insulating film. A method of manufacturing a semiconductor integrated circuit device, comprising: a step of forming a first wiring metal; and a step of forming a second wiring metal connected to the first wiring metal. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189109A JP2675292B2 (en) | 1996-07-18 | 1996-07-18 | Method for manufacturing semiconductor integrated circuit device |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| JP8189109A Expired - Lifetime JP2675292B2 (en) | 1996-07-18 | 1996-07-18 | Method for manufacturing semiconductor integrated circuit device |
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| Country | Link |
|---|---|
| JP (1) | JP2675292B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151696A (en) * | 2000-11-14 | 2002-05-24 | Takehide Shirato | Mis field effect transistor and manufacturing method thereof |
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| JPS6156460A (en) * | 1984-08-28 | 1986-03-22 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS62131573A (en) * | 1985-12-04 | 1987-06-13 | Hitachi Ltd | Semiconductor device |
-
1996
- 1996-07-18 JP JP8189109A patent/JP2675292B2/en not_active Expired - Lifetime
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| JP2675292B2 (en) | 1997-11-12 |
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