JP2705933B2 - Semiconductor integrated circuit device and method of manufacturing the same - Google Patents

Semiconductor integrated circuit device and method of manufacturing the same

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JP2705933B2
JP2705933B2 JP62216529A JP21652987A JP2705933B2 JP 2705933 B2 JP2705933 B2 JP 2705933B2 JP 62216529 A JP62216529 A JP 62216529A JP 21652987 A JP21652987 A JP 21652987A JP 2705933 B2 JP2705933 B2 JP 2705933B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁性基板や絶縁膜上に形成する半導体薄膜
に半導体素子を形成するSOS（Silicon On Sapphire）や
SOI（Silicon On Insulator）に用いるMOSトランジスタ
の配線金属の構造とその製造方法とに関する。 〔従来の技術〕 絶縁性基板あるいは絶縁膜上の半導体薄膜に半導体素
子を形成することによって、ソースドレインと基板間お
よび配線と基板間の接合容量が小さくなり、半導体集積
回路装置の動作速度の高速化と低消費電力化と、さらに
pn接合分離が不要で半導体素子の高密度配置を達成する
ことができる利点をもつことから、このような半導体集
積回路装置の研究開発が活発に行われている。 この従来例を、サファイア基板を用いるSOSにて説明
する。 SOSにてMOSトランジスタを形成する手段として、たと
えば特開昭59−112650号公報に記載のものがある。従来
例のMOSトランジスタ構造を得るための製造工程を、第
７図を用いて説明する。 まず第７図（ａ）に示すように、サファイアからなる
絶縁性基板10上に形成する単結晶シリコン膜からなる半
導体薄膜12をエッチングすることにより島状に分離し
て、素子間分離を行う。 つぎに酸化雰囲気中で酸化処理を行うことにより、半
導体薄膜12上にゲート酸化膜14を形成する。その後、全
面に多結晶シリコンを形成し、さらにフォトエッチング
処理によりゲート電極16を形成する。さらに半導体薄膜
12のゲート電極16に整合する領域に、イオン注入法によ
り不純物を導入してソースドレイン18、20を形成する。 つぎに第７図（ｂ）に示すように、中間絶縁膜22を全
面に形成し、さらにフォトエッチング処理によって、ソ
ースドレイン18、20領域にまで貫通するコンタクト窓24
を形成する。その後、このコンタクト窓24を介してソー
スドレイン18、20と接続する配線金属26を形成して電気
的接続を行う。 〔発明が解決しようとする問題点〕 従来のMOSトランジスタ構造は、第７図（ｂ）に示す
ように、ソースドレイン18、20と配線金属26との接続
は、半導体薄膜12の上面で行っている。 このためコンタクト窓24形成時のフォトマスク合わせ
ずれを考慮して、このコンタクト窓24端とゲート電極16
との距離を、ある程度大きくし寸法的に余裕を取る必要
がある。そのうえコンタクト窓24の開口の大きさも極端
な微細化はできない。したがって、半導体薄膜12端から
ゲート電極16までの距離、すなわちソースドレイン18、
20領域の長さが長くなり、島状の半導体薄膜12の面積が
大きくなる。この結果、絶縁性基板上の半導体素子の特
徴である高密度化への対応が充分でないという問題点が
ある。 本発明の目的は、上記問題点を解決して、半導体集積
回路装置の高密度化が可能な配線金属構造と、この構造
を形成するための製造方法とを提供することである。 〔問題点を解決するための手段〕 上記目的を達成するため本発明の半導体集積回路装置
およびその製造方法は、下記記載の手段を採用する。 （イ） 本発明の半導体集積回路装置は、絶縁性基板あ
るいは絶縁膜上に設け島状に分離する半導体薄膜と、ゲ
ート電極に整合する領域の半導体薄膜に設けるソースド
レインと、半導体薄膜の側面部のソースドレインと接続
するように設ける金属配線とを備えることを特徴とす
る。 （ロ） 本発明の半導体集積回路装置の製造方法は、絶
縁性基板あるいは絶縁膜上に半導体薄膜を形成し、半導
体薄膜を島状に形成する工程と、酸化処理を行って半導
体薄膜にゲート酸化膜を形成し、ゲート電極を形成する
工程と、ゲート電極に整合する領域の半導体薄膜にソー
スドレインを形成し、全面に中間絶縁膜を形成し、フォ
トエッチング処理により半導体薄膜上に中間絶縁膜を形
成し半導体薄膜の側面部のソースドレインを露出させる
工程と、配線金属を半導体薄膜の側面部のソースドレイ
ンと接続するように形成する工程とを有することを特徴
とする。 〔実施例〕 以下図面を用いて本発明の実施例における半導体集積
回路装置およびその製造方法を説明する。なお以下の説
明は、SOSのMOSトランジスタを例にして説明する。 第１図は本発明の実施例におけるMOSトランジスタの
配線金属構造を示す断面図である。この第１図を用いて
本発明のMOSトランジスタ構造を、まずはじめに説明す
る。 絶縁性基板10上に設ける半導体薄膜12は、素子間分離
を行うため島状に分離する。さらに半導体薄膜12には、
ゲート酸化膜を介してゲート電極16を設ける。そしてゲ
ート電極16に整合する領域の半導体薄膜12にソースドレ
イン18、20を設ける。さらに、半導体薄膜12の側面部の
ソースドレイン18、20が露出するように、中間絶縁膜を
設け、そしてこの半導体薄膜12の側面部のソースドレイ
ン18、20と接続するように、配線金属26を設ける。すな
わち本発明の配線金属構造は、半導体薄膜12の側面部
で、ソースドレイン18、20と配線金属26との電気的接続
を行っている。 本発明の配線金属構造は、第７図（ｂ）に示す従来例
のように半導体薄膜12の上面で電気的接続を行ってな
く、半導体薄膜12の側面部にてソースドレイン18、20と
配線金属26との電気的接続を行っている。このため本発
明においては、コンタクト窓の形成領域が不要となり、
従来例と比較して島状の半導体薄膜12の占有面積が小さ
くなる。すなわち、第１図に示す島状の半導体薄膜12端
からゲート電極16端までのソースドレイン18、20領域の
長さ寸法Ｌは、ゲート電極16のフォトマスク合わせずれ
を考慮した寸法に、１μｍ程度を加えた長さで充分であ
る。このため島状の半導体薄膜12の面積が小さくなり、
高密度化を達成することができ、絶縁性基板あるいは絶
縁膜上の半導体集積回路装置の利点をさらに大きくする
ことが可能となる。 つぎに本発明のMOSトランジスタの配線金属構造を形
成するための製造方法を、図面を用いて説明する。第２
図（ａ）、（ｂ）は、本発明のMOSトランジスタの配線
金属構造を形成するための製造方法を示す断面図であ
る。 まずはじめに第２図（ａ）に示すように、結晶方位10
12を有するサファイアからなる絶縁性基板10上に、100
の面方位を有する単結晶シリコン膜からなり、第１導電
型の半導体薄膜12を形成する。この半導体薄膜12は、エ
ピタキシャル成長法により、0.6μｍ程度の厚さで形成
する。 その後、化学気相成長法（CVD法）により、膜厚100nm
程度の酸化シリコン膜（図示せず）を全面に形成する。
この酸化シリコン膜は、半導体薄膜12のエッチングマス
クとして使用する。その後、全面に回転塗布法により感
光性樹脂を形成し、所定のフォトマスクを用いて露光処
理と現像処理を行い、感光性樹脂をパターニングし、さ
らにこのパターニングした感光性樹脂をエッチングマス
クに用いてエッチングするフォトエッチング処理によ
り、酸化シリコン膜を素子形成領域上にパターン形成す
る。 その後、このパターニングした酸化シリコン膜をエッ
チングマスクに用いて、半導体薄膜12をエッチングし、
素子形成領域である島状の半導体薄膜12を形成する。こ
の半導体薄膜12のエッチングは、水酸化カリウム（KO
H）水溶液に、イソプロピルアルコール（C3H7OH）を加
えた、異方性エッチング液を用いて行い、エッチングマ
スクの酸化シリコン膜を形成していない領域、すなわち
素子分解領域の半導体薄膜12を完全に除去する。この異
方性エッチングにおいては、半導体薄膜12のエッチング
速度に単結晶シリコン膜の面指数依存性があり、100面
に比較して111面は極めて遅くなる。この結果、島状の
半導体薄膜12の側面部は、斜めの面となる。 つぎにエッチングマスクとして用いた酸化シリコン膜
を、フッ酸系のエッチング液を用いて除去する。その
後、乾いた酸素雰囲気中で温度1000℃時間25分の酸化処
理を行い、膜厚30nmのゲート酸化膜14を半導体薄膜12上
に形成する。 その後、MOSトランジスタのゲート電極材料として、
多結晶シリコン膜を全面に形成する。この多結晶シリコ
ン膜は、CVD法により、450nm程度の膜厚で形成する。そ
の後、この多結晶シリコン膜をフォトエッチング処理に
より、パターン形成してゲート電極16を形成する。 つぎにゲート電極16の整合した領域の半導体薄膜12
に、第２導電型の不純物をイオン注入法により導入し
て、ソースドレイン18、20を形成する。このソースドレ
イン18、20を形成するためのイオン注入量は、４×1015
cm-2程度とする。この結果、ソースドレイン18、20は、
半導体薄膜12の表面と側面部とに形成される。 つぎに酸化シリコン膜を主体とする厚さ500nm程度の
中間絶縁膜22を、CVD法により全面に形成する。その
後、フォトエッチング処理により半導体薄膜12上にのみ
中間絶縁膜22を残し、半導体薄膜12側面部のソースドレ
イン18、20を露出させる。このとき中間絶縁膜22は、半
導体薄膜12の側面部にわずかに残ったり、あるいはこの
側面部と半導体薄膜12表面との境界の半導体薄膜12表面
がわずかに露出していてもよい。 つぎに第２図（ｂ）に示すように、配線金属26材料と
してアルミニウムを真空蒸着法やスパッタリング法など
を用いて全面に形成する。その後、フォトエッチング処
理を行って、半導体薄膜12の側面部と接続する配線金属
26を形成して、ソースドレイン18、20と配線金属26との
電気的接続を行う。 第３図は、本発明のMOSトランジスタの配線金属の形
成方法を示し、第２図とは異なる製造方法を示す断面図
である。 第２図（ａ）を用いて説明した方法と同様な製造工程
で、半導体薄膜12にソースドレイン18、20を形成し、そ
の後、CVD法により中間絶縁膜22を全面に形成する。そ
の後、感光性樹脂であるレジスト膜28を回転塗布法によ
り全面に形成し、所定のフォトマスクを用いて露光処理
と、現像処理とを行うフォトリソグラフィー処理により
配線金属の形成領域のレジスト膜28を除去する。すなわ
ち、半導体薄膜12上と配線金属を形成しない領域上と
は、レジスト膜28を形成する。 つぎに配線金属26としてアルミニウムを全面に形成す
る。その後、レジスト膜28を除去することによりこのレ
ジスト膜28上の被膜を除去する、いわゆるリフトオフ法
により配線金属26を形成する。この結果、半導体薄膜12
側面部のソースドレイン18、20と電気的に接続する配線
金属26を形成することができる。 第４図は、以上説明した実施例と異なるMOSトランジ
スタの配線金属の構造とその製造方法とを示す断面図で
ある。まずはじめにMOSトランジスタの構造を説明す
る。 第２図と第３図とに示すMOSトランジスタと構造上の
相違点は、半導体薄膜12側面部と絶縁性基板10とが露出
するように中間絶縁膜22に開口領域を設ける。さらにこ
の開口領域内にソースドレイン18、20と接続する第１の
配線金属30を設け、そしてこの第１の配線金属30と接続
する第２の配線金属32を第１の配線金属30上と中間絶縁
膜22上とに設ける。第４図に示すMOSトランジスタにお
いては、表面段差を小さくでき、表面平坦化が可能とな
る。つぎにこの構造を形成するための製造方法を説明す
る。 第２図（ａ）を用いて説明した処理工程と同様な方法
により、半導体薄膜12にソースドレイン18、20を形成
し、さらにCVD法により中間絶縁膜22を全面に形成す
る。 そして第４図（ａ）に示すように、中間絶縁膜22上に
感光性樹脂であるレジスト膜28を形成し、フォトエッチ
ング処理により、半導体薄膜12と絶縁性基板10とが露出
するような開口領域を形成する。この開口領域形成後、
エッチングマスクとして用いたレジスト膜28は除去せず
残しておく。 その後、第１の配線金属30材料として、真空蒸着法や
スパッタリング法によって、シリコンと銅とを含むアル
ミニウムを全面に形成する。その後、レジスト膜28を除
去するリフトオフ法によって、半導体薄膜12の側面部と
絶縁性基板10との開口領域内に第１の配線金属30を形成
する。その結果、ソースドレイン18、20と接続する第１
の配線金属30を開口領域内に、埋め込むように形成する
ことができる。 つぎに第４図（ｂ）に示すように、全面に第２の配線
金属32材料として、アルミニウムを真空蒸着法やスパッ
タリング法により形成する。その後、フォトエッチング
処理により、第１の配線金属30上と中間絶縁膜22上とに
第２の配線金属32を形成する。この結果、第１の金属配
線30と接続する第２の配線金属32を形成することができ
る。 第５図は、以上説明した実施例と異なるMOSトランジ
スタの配線金属の構造とその製造方法とを示す断面図で
ある。まずはじめにMOSトランジスタの構造を説明す
る。 第２図と第３図と第４図とに示すMOSトランジスタと
構造上の相違点は、半導体薄膜12側面部のソースドレイ
ン18、20表面に、シリコンと高融点金属との合金膜であ
る金属シリサイド層34を設けている点である。このよう
に金属シリサイド層34を介して、ソースドレイン18、20
と配線金属26とを接続することにより、配線金属26とソ
ースドレイン18、20とは、なお一層確実なオーミックコ
ンタクトが得られるという効果をもつ。なお第４図に示
す構造に金属シリサイド層を設けてもよい。すなわち、
半導体薄膜12の側面部に金属シリサイド層を形成したソ
ースドレイン18、20と絶縁性基板10とが露出するように
中間絶縁膜に開口領域を設け、この開口領域内に第１の
配線金属を設け、さらにこの第１の配線金属に接続する
第２の配線金属を設ける構造でもよい。つぎにこの第５
図に示す構造を形成するための製造方法を説明する。 第２図（ａ）を用いて説明した処理工程と同様な方法
により、半導体薄膜12にソースドレイン18、20を形成
し、さらにCVD法により中間絶縁膜22を全面に形成す
る。 そして第５図（ａ）に示すように、中間絶縁膜22上に
感光性樹脂であるレジスト膜（図示せず）を形成し、フ
ォトエッチング処理により、半導体薄膜12上にのみ中間
絶縁膜22を形成し、ソースドレイン18、20を露出させ
る。 つぎに第５図（ｂ）に示すように、高融点金属として
チタニウム（Ti）を厚さ100nm程度スパッタリング法に
より全面に形成する。その後、800℃程度の温度で熱処
理を行なうと、チタニウムは半導体薄膜12の側面部のシ
リコンと反応して、金属シリサイド層34であるチタンシ
リサイド（TiSi2）を形成する。 その後、シリサイド化していないチタニウムをアンモ
ニアと過酸化水素の水溶液からなるエッチング液にてエ
ッチング除去する。この結果、半導体薄膜12側面部のソ
ースドレイン18、20表面に金属シリサイド層34を形成す
ることができる。 つぎに第５図（ｃ）に示すように、配線金属26材料と
して、全面にアルミニウムをスパッタリング法あるいは
真空蒸着法により形成する。その後、フォトエッチング
処理によって、配線金属26を半導体薄膜12側面部のソー
スドレイン18、20と接続するように形成する。 以上の説明において、高融点金属としてはチタニウム
を使用する例で説明したが、高融点金属としてはタンタ
ルやモリブデンやタングステンを用いても、同様な効果
が得られる。 第６図は、以上説明した実施例と異なるMOSトランジ
スタの配線金属の構造とその製造方法とを示す断面図で
ある。まずはじめにMOSトランジスタの構造を説明す
る。 第２図と第３図と第４図と第５図に示すMOSトランジ
スタと構造上の相違点は、絶縁性基板10上に絶縁膜38と
中間絶縁膜22とを設ける。さらに、半導体薄膜12側面部
と絶縁性基板10とが露出するように絶縁膜38と中間絶縁
膜22とに開口領域を設ける。さらにこの開口領域内にソ
ースドレイン18、20と接続する第１の配線金属30を設
け、そしてこの第１の配線金属30と接続する第２の配線
金属32を、中間絶縁膜22と絶縁膜38の開口領域内の第１
の配線金属30上と中間絶縁膜22上とに設ける。なお第６
図に示す構造に金属シリサイド層を設けてもよい。すな
わち、半導体薄膜12の側面部に金属シリサイド層34を形
成したソースドレイン18、20と絶縁性基板10とが露出す
るように絶縁膜38と中間絶縁膜22に開口領域を設け、こ
の開口領域内に第１の配線金属を設け、さらにこの第１
の配線金属に接続する第２の配線金属を設ける構造でも
よい。つぎにこの第６図に示す構造を形成するための製
造方法を説明する。 まずはじめに第６図（ａ）に示すように、絶縁性基板
10の半導体薄膜12上に、窒化シリコンからなる耐酸化膜
36を形成する。この窒化シリコンは、膜厚150nm程度でC
VD法によって全面に形成する。このとき半導体薄膜12と
耐酸化膜36との間に酸化シリコン膜を形成してもよい。
その後、フォトエッチング処理により、耐酸化膜36をエ
ッチングして素子領域上にのみ耐酸化膜36が残存するよ
うにパターニングする。つぎに異方性エッチング液を用
いるウエットエッチングあるいはドライエッチングによ
り、半導体薄膜12の膜厚のおよそ半分をエッチング除去
する。その後、耐酸化膜36を酸化防止膜とし酸素雰囲気
中で酸化するいわゆる選択酸化処理により、耐酸化膜36
に覆われていない領域の半導体領域12を酸化して素子分
離領域に絶縁膜38を形成する。つぎに半導体薄膜12上の
耐酸化膜36を除去する。 つぎに第６図（ｂ）に示すように、ゲート酸化膜とゲ
ート電極16とを形成する。その後、ゲート電極16に整合
する領域の半導体領域12にソースドレイン18、20を形成
し、さらに中間絶縁膜22をCVD法により全面に形成す
る。その後、中間絶縁膜22上に回転塗布法によって、感
光性樹脂であるレジスト膜28を形成し、フォトエッチン
グ処理により、半導体薄膜12の側面部と絶縁性基板10と
が露出するように開口領域を形成する。この開口領域形
成後、エッチングマスクとして用いたレジスト膜28は、
除去せず残しておく。その後、シリコンと銅とを含むア
ルミニウムからなる第１の配線金属30材料を、スパッタ
リング法により全面に形成する。そしてリフトオフ法に
より、半導体薄膜12の側面部と絶縁性基板10との開口領
域内に第１の配線金属30を埋め込むように形成する。 つぎに第６図（ｃ）に示すように、第２の配線金属32
材料として、アルミニウムを全面に形成し、フォトエッ
チング処理により第２の配線金属32を形成する。 〔発明の効果〕 以上の説明から明らかなように、半導体薄膜の側面部
にて電気的接続を行う本発明を採用することにより、島
状の半導体薄膜の占有面積を小さくすることができ、高
密度化を達成することが可能となる。したがって、絶縁
性基板や絶縁膜上の半導体集積回路装置の利点をさらに
大きくすることができる。 以上、SOSにて説明したが、絶縁性基板や絶縁膜上に
形成した非単結晶シリコン膜をレーザビームなどの単結
晶化手段で単結晶化して、この単結晶シリコンに半導体
素子を形成するSOIや、絶縁性基板上の非単結晶シリコ
ン膜に形成する薄膜トランジスタ（TFT）などに本発明
の構造と製造方法とを用いても、同様な効果を有する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an SOS (Silicon On Sapphire) for forming a semiconductor element on an insulating substrate or a semiconductor thin film formed on an insulating film.
The present invention relates to a structure of a wiring metal of a MOS transistor used for SOI (Silicon On Insulator) and a manufacturing method thereof. [Prior art] By forming a semiconductor element on an insulating substrate or a semiconductor thin film on an insulating film, the junction capacitance between the source / drain and the substrate and between the wiring and the substrate is reduced, and the operating speed of the semiconductor integrated circuit device is increased. And low power consumption, and
Research and development of such a semiconductor integrated circuit device has been actively conducted since it has an advantage that a high density arrangement of semiconductor elements can be achieved without the need for pn junction isolation. This conventional example will be described using an SOS using a sapphire substrate. As means for forming a MOS transistor by SOS, for example, there is a method described in JP-A-59-112650. A manufacturing process for obtaining a conventional MOS transistor structure will be described with reference to FIG. First, as shown in FIG. 7 (a), a semiconductor thin film 12 made of a single crystal silicon film formed on an insulating substrate 10 made of sapphire is etched to be separated into islands, thereby separating elements. Next, a gate oxide film 14 is formed on the semiconductor thin film 12 by performing an oxidation process in an oxidizing atmosphere. Thereafter, polycrystalline silicon is formed on the entire surface, and a gate electrode 16 is formed by photoetching. Further semiconductor thin films
Impurities are introduced by ion implantation into regions corresponding to the twelve gate electrodes 16 to form source drains 18 and 20. Next, as shown in FIG. 7 (b), an intermediate insulating film 22 is formed on the entire surface, and a contact window 24 penetrating to the source / drain 18 and 20 regions by photoetching.
To form After that, a wiring metal 26 connected to the source / drain 18 and 20 via the contact window 24 is formed to perform an electrical connection. [Problems to be Solved by the Invention] In the conventional MOS transistor structure, as shown in FIG. 7 (b), the connection between the source / drain 18, 20 and the wiring metal 26 is performed on the upper surface of the semiconductor thin film 12. I have. Therefore, taking into account the misalignment of the photomask when forming the contact window 24, the end of the contact window 24 and the gate electrode 16 are formed.
It is necessary to increase the distance to some extent to allow for dimensional allowance. In addition, the size of the opening of the contact window 24 cannot be extremely reduced. Therefore, the distance from the edge of the semiconductor thin film 12 to the gate electrode 16, that is, the source / drain 18,
The length of the 20 regions increases, and the area of the island-shaped semiconductor thin film 12 increases. As a result, there is a problem that the high density, which is a feature of the semiconductor element on the insulating substrate, is not sufficiently supported. An object of the present invention is to solve the above problems and to provide a wiring metal structure capable of increasing the density of a semiconductor integrated circuit device, and a manufacturing method for forming this structure. [Means for Solving the Problems] To achieve the above object, a semiconductor integrated circuit device of the present invention and a method of manufacturing the same employ the following means. (A) A semiconductor integrated circuit device according to the present invention includes a semiconductor thin film provided on an insulating substrate or an insulating film and separated into islands, a source drain provided on a semiconductor thin film in a region matching a gate electrode, and a side portion of the semiconductor thin film. And a metal wiring provided so as to be connected to the source / drain. (B) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, a semiconductor thin film is formed on an insulating substrate or an insulating film, and the semiconductor thin film is formed into an island shape. Forming a film, forming a gate electrode, forming a source / drain on the semiconductor thin film in a region matching the gate electrode, forming an intermediate insulating film on the entire surface, and forming the intermediate insulating film on the semiconductor thin film by photoetching. The method is characterized by comprising a step of forming and exposing a source / drain on a side surface of the semiconductor thin film, and a step of forming a wiring metal so as to be connected to the source / drain on the side surface of the semiconductor thin film. Embodiment A semiconductor integrated circuit device and a method of manufacturing the same according to an embodiment of the present invention will be described below with reference to the drawings. In the following description, a MOS transistor of SOS will be described as an example. FIG. 1 is a sectional view showing a wiring metal structure of a MOS transistor according to an embodiment of the present invention. The structure of the MOS transistor of the present invention will be described first with reference to FIG. The semiconductor thin film 12 provided on the insulating substrate 10 is separated into islands in order to separate elements. Further, the semiconductor thin film 12 includes
A gate electrode 16 is provided via a gate oxide film. Then, source drains 18 and 20 are provided on the semiconductor thin film 12 in a region matching the gate electrode 16. Further, an intermediate insulating film is provided so that the source drains 18 and 20 on the side surfaces of the semiconductor thin film 12 are exposed, and a wiring metal 26 is formed so as to be connected to the source drains 18 and 20 on the side surfaces of the semiconductor thin film 12. Provide. That is, in the wiring metal structure of the present invention, the source / drain 18, 20 and the wiring metal 26 are electrically connected at the side surface of the semiconductor thin film 12. According to the wiring metal structure of the present invention, electrical connection is not made on the upper surface of the semiconductor thin film 12 as in the conventional example shown in FIG. The electrical connection with the metal 26 is made. For this reason, in the present invention, the formation region of the contact window becomes unnecessary,
The occupied area of the island-shaped semiconductor thin film 12 is smaller than in the conventional example. That is, the length L of the source / drain 18, 20 region from the end of the island-shaped semiconductor thin film 12 to the end of the gate electrode 16 shown in FIG. Is sufficient. For this reason, the area of the island-shaped semiconductor thin film 12 is reduced,
Higher density can be achieved, and the advantage of the semiconductor integrated circuit device on an insulating substrate or an insulating film can be further enhanced. Next, a manufacturing method for forming a wiring metal structure of a MOS transistor according to the present invention will be described with reference to the drawings. Second
FIGS. 7A and 7B are cross-sectional views illustrating a method for forming a wiring metal structure of a MOS transistor according to the present invention. First, as shown in FIG.
On an insulating substrate 10 of sapphire having 12
The first conductivity type semiconductor thin film 12 is formed of a single crystal silicon film having the following plane orientation. The semiconductor thin film 12 is formed with a thickness of about 0.6 μm by an epitaxial growth method. After that, by chemical vapor deposition (CVD), the film thickness is 100 nm
A silicon oxide film (not shown) is formed on the entire surface.
This silicon oxide film is used as an etching mask for the semiconductor thin film 12. Thereafter, a photosensitive resin is formed on the entire surface by a spin coating method, exposure processing and development processing are performed using a predetermined photomask, the photosensitive resin is patterned, and the patterned photosensitive resin is used as an etching mask. A silicon oxide film is patterned on the element formation region by photoetching for etching. Thereafter, using the patterned silicon oxide film as an etching mask, the semiconductor thin film 12 is etched,
An island-shaped semiconductor thin film 12, which is an element formation region, is formed. This semiconductor thin film 12 is etched by potassium hydroxide (KO
H) Using an anisotropic etching solution in which isopropyl alcohol (C 3 H 7 OH) is added to an aqueous solution, the region where the silicon oxide film of the etching mask is not formed, that is, the semiconductor thin film 12 in the element decomposition region is removed. Remove completely. In this anisotropic etching, the etching rate of the semiconductor thin film 12 depends on the plane index of the single crystal silicon film, and the 111 plane is much slower than the 100 plane. As a result, the side surface of the island-shaped semiconductor thin film 12 becomes an oblique surface. Next, the silicon oxide film used as the etching mask is removed using a hydrofluoric acid-based etchant. After that, an oxidation treatment is performed in a dry oxygen atmosphere at a temperature of 1000 ° C. for 25 minutes to form a gate oxide film 14 having a thickness of 30 nm on the semiconductor thin film 12. After that, as the gate electrode material of the MOS transistor,
A polycrystalline silicon film is formed on the entire surface. This polycrystalline silicon film is formed to a thickness of about 450 nm by a CVD method. Thereafter, the polycrystalline silicon film is patterned by photoetching to form a gate electrode 16. Next, the semiconductor thin film 12 in a region where the gate electrode 16 is aligned is formed.
Then, impurities of the second conductivity type are introduced by ion implantation to form source / drain 18 and 20. The ion implantation amount for forming the source drains 18 and 20 is 4 × 10 15
cm -2 . As a result, the source / drain 18, 20
It is formed on the surface and the side surface of the semiconductor thin film 12. Next, an intermediate insulating film 22 mainly composed of a silicon oxide film and having a thickness of about 500 nm is formed on the entire surface by a CVD method. Thereafter, the intermediate insulating film 22 is left only on the semiconductor thin film 12 by photoetching, and the source / drain 18 and 20 on the side surface of the semiconductor thin film 12 are exposed. At this time, the intermediate insulating film 22 may slightly remain on the side surface of the semiconductor thin film 12, or the surface of the semiconductor thin film 12 at the boundary between this side surface and the surface of the semiconductor thin film 12 may be slightly exposed. Next, as shown in FIG. 2B, aluminum is formed as a material for the wiring metal 26 over the entire surface by using a vacuum deposition method, a sputtering method, or the like. After that, a photo-etching process is performed to form a wiring metal connected to the side surface of the semiconductor thin film 12.
26 is formed to electrically connect the source / drain 18, 20 and the wiring metal 26. FIG. 3 is a cross-sectional view showing a method for forming a wiring metal of a MOS transistor according to the present invention, and showing a manufacturing method different from FIG. In the same manufacturing process as the method described with reference to FIG. 2A, the source drains 18 and 20 are formed on the semiconductor thin film 12, and then the intermediate insulating film 22 is formed on the entire surface by the CVD method. Thereafter, a resist film 28 of a photosensitive resin is formed on the entire surface by a spin coating method, and an exposure process and a development process are performed using a predetermined photomask. Remove. That is, the resist film 28 is formed on the semiconductor thin film 12 and on the region where the wiring metal is not formed. Next, aluminum is formed on the entire surface as the wiring metal 26. Thereafter, the wiring metal 26 is formed by a so-called lift-off method of removing the film on the resist film 28 by removing the resist film 28. As a result, the semiconductor thin film 12
The wiring metal 26 electrically connected to the source drains 18 and 20 on the side surfaces can be formed. FIG. 4 is a cross-sectional view showing a structure of a wiring metal of a MOS transistor different from the embodiment described above and a method of manufacturing the same. First, the structure of the MOS transistor will be described. The difference from the MOS transistor shown in FIGS. 2 and 3 in structure is that an opening region is provided in the intermediate insulating film 22 so that the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed. Further, a first wiring metal 30 connected to the source / drain 18 and 20 is provided in the opening region, and a second wiring metal 32 connected to the first wiring metal 30 is provided between the first wiring metal 30 and the first wiring metal 30. It is provided on the insulating film 22. In the MOS transistor shown in FIG. 4, the surface step can be reduced and the surface can be flattened. Next, a manufacturing method for forming this structure will be described. Source drains 18 and 20 are formed in the semiconductor thin film 12 by the same method as the processing step described with reference to FIG. 2A, and an intermediate insulating film 22 is formed on the entire surface by the CVD method. Then, as shown in FIG. 4A, a resist film 28, which is a photosensitive resin, is formed on the intermediate insulating film 22, and an opening for exposing the semiconductor thin film 12 and the insulating substrate 10 is formed by photoetching. Form an area. After forming this opening area,
The resist film 28 used as an etching mask is left without being removed. Thereafter, as a material of the first wiring metal 30, aluminum including silicon and copper is formed on the entire surface by a vacuum evaporation method or a sputtering method. Thereafter, a first wiring metal 30 is formed in an opening region between the side surface of the semiconductor thin film 12 and the insulating substrate 10 by a lift-off method for removing the resist film 28. As a result, the first source connected to the source / drain 18, 20
The wiring metal 30 can be formed so as to be embedded in the opening region. Next, as shown in FIG. 4B, aluminum is formed on the entire surface as a second wiring metal 32 material by a vacuum evaporation method or a sputtering method. Thereafter, a second wiring metal 32 is formed on the first wiring metal 30 and the intermediate insulating film 22 by photoetching. As a result, a second wiring metal 32 connected to the first metal wiring 30 can be formed. FIG. 5 is a cross-sectional view showing a structure of a wiring metal of a MOS transistor different from the embodiment described above and a method of manufacturing the same. First, the structure of the MOS transistor will be described. The structure of the MOS transistor shown in FIGS. 2, 3 and 4 is different from that of the MOS transistor shown in FIGS. The point is that a silicide layer 34 is provided. Thus, via the metal silicide layer 34, the source / drain 18, 20
By connecting the wiring metal 26 and the wiring metal 26, the wiring metal 26 and the source / drain 18, 20 have an effect that a more reliable ohmic contact can be obtained. Note that a metal silicide layer may be provided in the structure shown in FIG. That is,
An opening region is provided in the intermediate insulating film so that the source / drain 18, 20 having a metal silicide layer formed on the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed, and a first wiring metal is provided in the opening region. Alternatively, a structure in which a second wiring metal connected to the first wiring metal may be provided. Next, this 5th
A manufacturing method for forming the structure shown in the figure will be described. Source drains 18 and 20 are formed in the semiconductor thin film 12 by the same method as the processing step described with reference to FIG. 2A, and an intermediate insulating film 22 is formed on the entire surface by the CVD method. Then, as shown in FIG. 5A, a resist film (not shown) which is a photosensitive resin is formed on the intermediate insulating film 22, and the intermediate insulating film 22 is formed only on the semiconductor thin film 12 by photoetching. Then, the source / drain 18 and 20 are exposed. Next, as shown in FIG. 5B, titanium (Ti) as a high melting point metal is formed on the entire surface by a sputtering method with a thickness of about 100 nm. Thereafter, when heat treatment is performed at a temperature of about 800 ° C., titanium reacts with silicon on the side surface of the semiconductor thin film 12 to form titanium silicide (TiSi 2 ) which is the metal silicide layer. Thereafter, the titanium that has not been silicided is removed by etching with an etching solution comprising an aqueous solution of ammonia and hydrogen peroxide. As a result, the metal silicide layer 34 can be formed on the surface of the source / drain 18, 20 on the side surface of the semiconductor thin film 12. Next, as shown in FIG. 5 (c), aluminum is formed on the entire surface by sputtering or vacuum evaporation as a material for the wiring metal 26. Thereafter, the wiring metal 26 is formed by photoetching so as to be connected to the source / drain 18 and 20 on the side surface of the semiconductor thin film 12. In the above description, an example in which titanium is used as the high melting point metal has been described. However, similar effects can be obtained by using tantalum, molybdenum, or tungsten as the high melting point metal. FIG. 6 is a cross-sectional view showing a structure of a wiring metal of a MOS transistor different from the embodiment described above and a method of manufacturing the same. First, the structure of the MOS transistor will be described. The difference from the MOS transistors shown in FIGS. 2, 3, 4, and 5 is that an insulating film 38 and an intermediate insulating film 22 are provided on an insulating substrate 10. Further, an opening region is provided in the insulating film 38 and the intermediate insulating film 22 so that the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed. Further, a first wiring metal 30 connected to the source / drain 18 and 20 is provided in the opening region, and a second wiring metal 32 connected to the first wiring metal 30 is formed on the intermediate insulating film 22 and the insulating film 38. In the opening area of
On the wiring metal 30 and on the intermediate insulating film 22. The sixth
The structure shown in the figure may be provided with a metal silicide layer. That is, an opening region is provided in the insulating film 38 and the intermediate insulating film 22 so that the source / drain 18 and 20 having the metal silicide layer 34 formed on the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed. Is provided with a first wiring metal.
A structure in which a second wiring metal connected to the second wiring metal is provided. Next, a manufacturing method for forming the structure shown in FIG. 6 will be described. First, as shown in FIG. 6 (a), an insulating substrate
Oxidation-resistant film made of silicon nitride on 10 semiconductor thin films 12
Form 36. This silicon nitride is C
It is formed on the entire surface by the VD method. At this time, a silicon oxide film may be formed between the semiconductor thin film 12 and the oxidation-resistant film 36.
After that, the oxidation-resistant film 36 is etched by photoetching and patterned so that the oxidation-resistant film 36 remains only on the element region. Next, about half of the thickness of the semiconductor thin film 12 is removed by wet etching or dry etching using an anisotropic etching solution. Thereafter, the oxidation-resistant film 36 is subjected to a so-called selective oxidation process in which the oxidation-resistant film 36 is used as an antioxidant film and is oxidized in an oxygen atmosphere.
The insulating region 38 is formed in the element isolation region by oxidizing the semiconductor region 12 in the region not covered with the semiconductor device. Next, the oxidation resistant film 36 on the semiconductor thin film 12 is removed. Next, as shown in FIG. 6B, a gate oxide film and a gate electrode 16 are formed. After that, source drains 18 and 20 are formed in the semiconductor region 12 in a region matching the gate electrode 16, and an intermediate insulating film 22 is formed on the entire surface by the CVD method. Thereafter, a resist film 28, which is a photosensitive resin, is formed on the intermediate insulating film 22 by a spin coating method, and an opening region is formed by photoetching so that the side surface of the semiconductor thin film 12 and the insulating substrate 10 are exposed. Form. After forming the opening region, the resist film 28 used as an etching mask
Leave without removing. Thereafter, a first wiring metal 30 material made of aluminum containing silicon and copper is formed on the entire surface by a sputtering method. Then, the first wiring metal 30 is formed so as to be embedded in an opening region between the side surface of the semiconductor thin film 12 and the insulating substrate 10 by a lift-off method. Next, as shown in FIG. 6 (c), the second wiring metal 32
As a material, aluminum is formed on the entire surface, and the second wiring metal 32 is formed by photoetching. [Effects of the Invention] As is clear from the above description, by employing the present invention in which the electrical connection is made at the side surface of the semiconductor thin film, the area occupied by the island-shaped semiconductor thin film can be reduced, and Densification can be achieved. Therefore, the advantage of the semiconductor integrated circuit device on the insulating substrate or the insulating film can be further enhanced. As described above in the SOS, an SOI in which a non-single-crystal silicon film formed on an insulating substrate or an insulating film is single-crystallized by a single-crystallizing means such as a laser beam, and a semiconductor element is formed on the single-crystal silicon. The same effect can be obtained by using the structure and the manufacturing method of the present invention for a thin film transistor (TFT) formed on a non-single-crystal silicon film on an insulating substrate.

【図面の簡単な説明】 第１図は本発明の実施例における半導体集積回路装置の
配線金属構造とその製造方法とを示す断面図、第２図と
第３図と第４図と第５図と第６図はいずれも本発明の実
施例における半導体集積回路装置の配線金属構造とその
製造方法とを示す断面図、第７図は従来例における半導
体集積回路装置の配線金属構造とその製造方法とを示す
断面図である。 12……半導体薄膜、 18、20……ソースドレイン、 26……配線金属。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view showing a wiring metal structure of a semiconductor integrated circuit device and a method of manufacturing the same in an embodiment of the present invention, and FIGS. 2, 3, 4, and 5; And FIG. 6 are cross-sectional views showing a wiring metal structure of a semiconductor integrated circuit device and a method of manufacturing the same according to an embodiment of the present invention, and FIG. 7 is a conventional wiring metal structure of a semiconductor integrated circuit device and a method of manufacturing the same. FIG. 12 ... Semiconductor thin film, 18, 20 ... Source drain, 26 ... Wiring metal.

Claims (1)

(57)【特許請求の範囲】 １．絶縁性基板または絶縁膜上に設け島状に分離する半
導体薄膜と、ゲート電極に整合する領域の半導体薄膜で
かつ島状の半導体薄膜の側面部にまで設けるソースドレ
インと、半導体薄膜の上面に設けずソースドレインの半
導体薄膜の側面部とだけに接続するように半導体薄膜の
側面部に設ける配線金属とを備え、 半導体薄膜と配線金属とはほぼ同じ膜厚であることを特
徴とする半導体集積回路装置。 ２．絶縁性基板または絶縁膜上に半導体薄膜を形成し、
半導体薄膜を島状に形成する工程と、 酸化処理を行い半導体薄膜にゲート酸化膜を形成し、ゲ
ート電極を形成する工程と、 ゲート電極に整合する領域の半導体薄膜でかつ島状の半
導体薄膜の側面部にまでソースドレインを形成し、全面
に中間絶縁膜を形成し、レジスト膜を用いるフォトエッ
チング処理により半導体薄膜上に中間絶縁膜を形成し半
導体薄膜の側面部のソースドレインを露出させる工程
と、 全面に配線金属材料を形成し、レジスト膜を除去するこ
とにより配線金属を半導体薄膜の上面に形成せず半導体
薄膜の側面部のソースドレインとだけに接続するように
形成する工程と を有することを特徴とする半導体集積回路装置の製造方
法。(57) [Claims] A semiconductor thin film provided on an insulating substrate or insulating film and separated into islands, a source / drain provided in a region corresponding to the gate electrode and extending to the side surface of the island-shaped semiconductor thin film, and provided on an upper surface of the semiconductor thin film And a wiring metal provided on the side surface of the semiconductor thin film so as to be connected only to the side surface of the semiconductor thin film of the source / drain, wherein the semiconductor thin film and the wiring metal have substantially the same thickness. apparatus. 2. Form a semiconductor thin film on an insulating substrate or insulating film,
A step of forming a semiconductor thin film in an island shape; a step of forming a gate oxide film on the semiconductor thin film by performing an oxidation process to form a gate electrode; and a step of forming a semiconductor thin film and an island-like semiconductor thin film in a region matching the gate electrode. Forming a source / drain up to the side surface, forming an intermediate insulating film on the entire surface, forming an intermediate insulating film on the semiconductor thin film by photoetching using a resist film, and exposing the source / drain on the side surface of the semiconductor thin film; Forming a wiring metal material on the entire surface and removing the resist film so that the wiring metal is not formed on the upper surface of the semiconductor thin film but is formed so as to be connected only to the source / drain on the side surface of the semiconductor thin film. A method for manufacturing a semiconductor integrated circuit device, comprising:
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