JPH09223245A - シェーディング描画装置 - Google Patents

Abstract

(57)【要約】 【課題】 矩形領域の一括シェーディング描画を可能に
する。 【解決手段】 デルタ値算出部２はコンピュータ部１か
ら矩形領域の左上隅，右下隅の座標値，色情報を受ける
と、それらから色情報の画素間の変化量を示すＸ方向デ
ルタ値Δｘ，Ｙ方向デルタ値Δｙを算出する。メモリ制
御部３は、Δｘ，Δｙをデルタ値保存部５に設定し、左
上隅の色情報を信号線408 を通じて加算部７に出力す
る。Ｘ方向積算部６はΔｘをそれぞれ異なる値だけ整数
倍した結果を加算部７に出力し、Ｙ方向積算部12はΔｙ
をそれぞれ異なる値だけ整数倍した結果をセレクタ13を
通じて加算部７に出力する。メモリ制御部３は、メモリ
素子８におけるシェーディング対象矩形領域の左上隅を
含む行から右下隅を含む行まで、セレクタ13で選択する
Δｙを１行毎に適宜切り替え且つセレクタ14で加算部７
の出力を適宜選択しながら、シェーディング処理後の色
情報を該当する列に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビットマップされた
メモリ素子を有する図形処理装置に関し、特にシェーデ
ィング描画装置に関する。

【０００２】

【従来の技術】ここ数年コンピュータグラフィックス
（ＣＧ）に関するハードウェア，ソフトウェアの急速な
進歩に歩調を合わせ、その応用分野も工学，医学に限ら
れず、オフィスオートメーション（ＯＡ），アート等へ
と急速に拡大されている。ＣＧ技術は多岐にわたるが、
その中の１つに陰影付けとも呼ばれるシェーディング技
術がある。シェーディングとは、光による明暗や影およ
びハイライトを描く技術であり、以前から様々な手法が
開発されており、コンピュータの高速化，メモリの低価
格化に伴って、その技術も急速に進んでいる。

【０００３】シェーディングは、古くは、コンピュータ
部が各画素毎の色情報を逐次求めてメモリ素子に書き込
むことで実現していた。しかし、この手法では、コンピ
ュータ部による１画素の色情報の算出とその書き込みと
いう処理をシェーディング対象領域に含まれる各画素毎
に繰り返す必要があり、描画が遅れるという問題点があ
った。

【０００４】そこで、たとえば特開平５−２１０７４８
号公報では、シェーディング対象領域の複数の画素を一
括してシェーディングする技術が提案されている。この
技術では、ビットマップされたメモリ素子における１行
中の或る列から或る列までの直線部分を一括してシェー
ディングすることができる。以下、この従来技術につい
て図４を参照して説明する。

【０００５】図４に示すように、従来のシェーディング
描画装置は、ＣＰＵ１０１と、ＤＤＡ（Ｄｉｇｉｔａｌ
Ｄｅｆｅｒｅｎｔｉａｌ Ａｎａｌｉｚｅｒ）１０２
と、メモリ制御部１０３と、表示メモリ１０４と、それ
らを接続するバス１１１と、Ｄ／Ａコンバータ１０９
と、ＣＲＴ１１０とから構成され、表示メモリ１０４
は、デルタ値格納部１０５，積算部１０６，加算部１０
７およびＣＲＴ１１０の各画素にビットマップされたメ
モリセル１０８とを有している。

【０００６】メモリセル１０８の行方向をＸ方向，列方
向をＹ方向とし、或る行中の或る画素から或る画素まで
の直線部分のシェーディングを行う場合、ＣＰＵ１０１
は、その直線部分の始点となる座標値と色情報，終点と
なる座標値と色情報を出力する。ＤＤＡ１０２では、
（終点色情報−始点色情報）／（終点Ｘ座標−始点Ｘ座
標）を計算し、その計算結果をデルタ値として、メモリ
制御部１０３を通じてデルタ値格納部１０５に格納す
る。デルタ値格納部１０５に格納されたデルタ値は積算
部１０６に与えられ、積算部１０６ではそのデルタ値を
１倍，２倍，…，ｊ倍した値を加算部１０７に出力す
る。他方、加算部１０７には、バス１１１を介して始点
色情報も与えられており、その始点色情報に、１倍した
デルタ値を加算した色情報，２倍したデルタ値を加算し
た色情報，…，ｊ倍したデルタ値を加算した色情報をそ
れぞれ生成して出力する。この後、メモリ制御部１０３
の制御の下に、メモリセル１０８における始点から終点
までの直線部分に、加算部１０７の各加算結果が書き込
まれる。

【０００７】

【発明が解決しようとする課題】このように従来のシェ
ーディング描画装置では、シェーディング対象領域の複
数の画素を一括してシェーディングすることはできた
が、一括シェーディング対象となる領域はビットマップ
されたメモリ素子における同一行の範囲に限られてい
た。従って、例えばｎ行×ｍ列の矩形領域を陰影付けし
ようとする場合でも、コンピュータ部（ＣＰＵ１０１）
は同じような動作をその行数分だけ繰り返す必要があっ
た。即ち、各行毎に、その始点となる座標値と色情報，
終点となる座標値と色情報とを算出して出力する処理が
必要であり、コンピュータ部の負荷が増大すると共に描
画速度が低下するという問題点があった。

【０００８】そこで本発明の目的は、矩形領域内を一括
してシェーディングすることができるようにすることに
ある。

【０００９】

【課題を解決するための手段】本発明は、ビットマップ
されたメモリ素子を有する図形処理装置において、コン
ピュータ部から与えられるシェーディング対象矩形領域
の始点座標値，始点色情報，終点座標値および終点色情
報からシェーディング図形描画のための色情報の画素間
の変化量を示すＸ方向デルタ値およびＹ方向デルタ値を
算出するデルタ値算出部と、該デルタ値算出部で算出さ
れたＸ方向デルタ値およびＹ方向デルタ値を保持するデ
ルタ値保存部と、該デルタ値保存部に保存されたＸ方向
デルタ値をそれぞれ異なる数だけ整数倍するＸ方向積算
部と、前記デルタ値保存部に保存されたＹ方向デルタ値
をそれぞれ異なる数だけ整数倍するＹ方向積算部と、該
Ｙ方向積算部で整数倍されたＹ方向デルタ値を選択する
第１のセレクタと、前記Ｘ方向積算部で整数倍された各
々のＸ方向デルタ値に前記始点色情報と前記第１のセレ
クタで選択されたＹ方向デルタ値とを加算する加算部
と、該加算部の出力を選択する第２のセレクタと、前記
メモリ素子におけるシェーディング対象矩形領域の先頭
行から最終行まで、前記第１のセレクタで選択するデル
タ値を１行毎に適宜切り替えながら、前記加算部で加算
された値を前記第２のセレクタで各列毎に適宜選択して
各行の各列に書き込むメモリ制御部とを備えることを特
徴とする。

【００１０】このような構成のシェーディング描画装置
にあっては、コンピュータ部から、シェーディング対象
矩形領域の始点および終点の座標値と始点色情報と終点
色情報とが出力されると、デルタ値算出部がそれらから
シェーディング図形描画のための色情報の画素間の変化
量を示すＸ方向デルタ値およびＹ方向デルタ値を算出し
てデルタ値保存部に保存し、Ｘ方向積算部がその保存さ
れたＸ方向デルタ値をそれぞれ異なる数だけ整数倍して
加算部に出力すると共に、Ｙ方向積算部が上記保存され
たＹ方向デルタ値をそれぞれ異なる数だけ整数倍して第
１のセレクタに出力する。そして、メモリ制御部が、メ
モリ素子におけるシェーディング対象矩形領域の先頭行
から最終行まで、第１のセレクタで選択するＹ方向デル
タ値を１行毎に適宜切り替えながら、前記加算部で加算
された値を前記第２のセレクタで各列毎に適宜選択して
各行の各列に書き込む。このとき、加算部では、Ｘ方向
積算部で整数倍された各々のＸ方向デルタ値に前記始点
色情報と前記セレクタで選択されたＹ方向デルタ値とを
加算して出力している。

【００１１】また本発明のシェーディング描画装置は、
ビットマップされたメモリ素子を有する図形処理装置に
おいて、コンピュータ部から与えられるシェーディング
対象矩形領域の始点座標値，始点色情報，終点座標値，
終点色情報および縦横のシェーディング程度を指定する
比率データからシェーディング図形描画のための色情報
の画素間の変化量を示すＸ方向デルタ値及びＹ方向デル
タ値を算出するデルタ値算出部と、該デルタ値算出部で
算出されたＸ方向デルタ値およびＹ方向デルタ値を保持
するデルタ値保存部と、該デルタ値保存部に保存された
Ｘ方向デルタ値をそれぞれ異なる数だけ整数倍するＸ方
向積算部と、前記デルタ値保存部に保存されたＹ方向デ
ルタ値をそれぞれ異なる数だけ整数倍するＹ方向積算部
と、該Ｙ方向積算部で整数倍されたＹ方向デルタ値を選
択する第１のセレクタと、前記Ｘ方向積算部で整数倍さ
れた各々のＸ方向デルタ値に前記始点色情報と前記第１
のセレクタで選択されたＹ方向デルタ値とを加算する加
算部と、該加算部の出力を選択する第２のセレクタと、
前記メモリ素子におけるシェーディング対象矩形領域の
先頭行から最終行まで、前記比率データの内容に従って
前記第１のセレクタで選択するＹ方向デルタ値を１行毎
に適宜切り替えながら、前記加算部で加算された値を前
記第２のセレクタで各列毎に適宜選択して各行の各列に
書き込むメモリ制御部とを備えることを特徴とする。

【００１２】このような構成のシェーディング描画装置
にあっては、コンピュータ部から、シェーディング対象
矩形領域の始点および終点の座標値と始点色情報と終点
色情報と比率データとが出力されると、デルタ値算出部
がそれらからシェーディング図形描画のための色情報の
画素間の変化量を示すＸ方向デルタ値およびＹ方向デル
タ値を算出してデルタ値保存部に保存し、Ｘ方向積算部
がその保存されたＸ方向デルタ値をそれぞれ異なる数だ
け整数倍して加算部に出力すると共に、Ｙ方向積算部が
上記保存されたＹ方向デルタ値をそれぞれ異なる数だけ
整数倍して第１のセレクタに出力する。そして、メモリ
制御部が、メモリ素子におけるシェーディング対象矩形
領域の先頭行から最終行まで、前記比率データの内容に
従って前記第１のセレクタで選択するＹ方向デルタ値を
１行毎に適宜切り替えながら、前記加算部で加算された
値を前記第２のセレクタで各列毎に適宜選択して各行の
各列に書き込む。このとき、加算部では、Ｘ方向積算部
で整数倍された各々のＸ方向デルタ値に前記始点色情報
と前記セレクタで選択されたＹ方向デルタ値とを加算し
て出力している。

【００１３】

【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。

【００１４】図１は本発明を適用した図形処理装置の一
例を示すブロック図である。この例の図形処理装置は、
ＣＰＵ等を含むコンピュータ部１と、デルタ値算出部２
と、表示メモリ部４と、これらを接続するバス１１と、
表示メモリ部４に接続されたＤ／Ａ変換器９と、このＤ
／Ａ変換器９に接続されたＣＲＴ等のディスプレイ１０
とから構成されている。

【００１５】また、表示メモリ部４は、バス１１に接続
されたメモリ制御部３と、このメモリ制御部３にアドレ
ス及び制御線４０１を通じて接続されたメモリ素子８
と、メモリ制御部３に信号線４０２を通じて接続された
デルタ値保存部５と、このデルタ値保存部５に信号線４
０３を通じて接続されたＸ方向積算部６と、デルタ値保
存部５に信号線４１２を通じて接続されたＹ方向積算部
１２と、Ｙ方向積算部１２と信号線４０４−０〜４０４
−ｉを通じて接続されると共にメモリ制御部３と信号線
４０５を通じて接続されたセレクタ１３と、Ｘ方向積算
部６と信号線４０６−０〜４０６−ｊを通じて、セレク
タ１３と信号線４０７を通じて、またメモリ制御部３と
信号線４０８を通じて、それぞれ接続された加算部７
と、この加算部７と信号線４０９−０〜４０９−ｊを通
じて、メモリ制御部３と信号線４１０を通じて、またメ
モリ素子８とデータ線４１１を通じて、それぞれ接続さ
れたセレクタ１４とから構成されている。

【００１６】メモリ素子８は描画される色に対応した色
情報を格納するメモリで、ディスプレイ１０の各画素に
１対１に対応する記憶域から構成されている。このメモ
リ素子８は本実施例の場合、ページモード機能を有する
ＤＲＡＭで構成されており、行アドレスによって行を選
択した後は、列アドレスを変化させるだけで同一行の複
数の画素に対して高速にアクセスできるようになってい
る。

【００１７】またデルタ値保存部５は、Ｘ方向デルタ値
Δｘを保持するレジスタ５１と、Ｙ方向デルタ値Δｙを
保持するレジスタ５２とを含んでいる。

【００１８】更に、Ｘ方向積算部６は、信号線４０３を
通じてデルタ値保存部５から出力されるデルタ値Δｘを
０倍，１倍，２倍，…，ｊ倍（ｊは整数）する乗算器６
−０〜６−ｊを有し、Ｙ方向積算部１２は、信号線４１
２を通じてデルタ値保存部５から出力されるデルタ値Δ
ｙを０倍，１倍，２倍，…，ｉ倍（ｉは整数）する乗算
器１２−０〜１２−ｉを有し、加算部７は、信号線４０
８を通じてメモリ制御部３から出力される始点色情報
に、信号線４０６−０〜４０６−ｊを通じてＸ方向積算
部６の各乗算器６−０〜６−ｊから出力される整数倍後
のデルタ値Δｘおよび信号線４０７を通じてセレクタ１
３から出力される整数倍後のデルタ値Δｙを加算する加
算器７−０〜７−ｊを有している。なお、Ｘ方向積算部
６の乗算器６−０およびＹ方向積算部１２の乗算器１２
−０はそれぞれ値０を出力するレジスタでも良く、また
乗算器６−０は省略することもできる。省略する場合、
加算部７の加算器７−０は信号線４０８から与えられる
始点色情報と信号線４０７から与えられるセレクタ１３
の出力とを加算する２入力加算器となる。

【００１９】以下、本実施例の動作を説明する。

【００２０】今、メモリ素子８におけるシェーディング
描画対象領域として、図２の符号８０に示す矩形領域を
考える。ここで、メモリ素子８の行方向をＸ方向，列方
向をＹ方向とした場合、矩形領域８０のサイズはＸ方向
が５画素，Ｙ方向が３画素になっている。なお、ｊ＋１
＞５，ｉ＋１＞３とする。また説明の便宜上、矩形領域
８０に含まれる各画素に図示する符号Ｐａｂ（ａ＝０〜
２，ｂ＝０〜４）を付けることにする。ここで、ａは行
を特定する添字、ｂは列を特定する添字である。従っ
て、矩形領域８０の先頭行に含まれる画素はＰ₀₀〜
Ｐ₀₄、次の行に含まれる画素はＰ₁₀〜Ｐ₁₄、最終行に含
まれる画素はＰ₂₀〜Ｐ₂₄で表現される。

【００２１】図２に示したような矩形領域８０をシェー
ディングする場合、コンピュータ部１では、始点として
矩形領域８０の左上隅の画素Ｐ₀₀を、終点として右下隅
の画素Ｐ₂₄をとり、始点情報として画素Ｐ₀₀の座標値と
その色情報を、終点情報として画素Ｐ₂₄の座標値とその
色情報を指定し、また比率データを指定したシェーディ
ング描画要求をバス１１経由でデルタ値算出部２に出力
する。

【００２２】ここで、比率データはＸＹ方向のシェーデ
ィング程度を指定するデータで、例えば（α，β）とい
う形式を有する。αはシェーディング対象領域の行方向
（Ｘ方向）のシェーディング程度を、βは列方向（Ｙ方
向）のシェーディング程度を規定する。なお、この比率
データの指定がＮＵＬＬの場合は、比率データの指定が
無いものとみなされる。

【００２３】例えば図２に示した矩形領域８０をその左
上隅の画素Ｐ₀₀から右下隅の画素Ｐ₂₄に向かって斜め右
下方向にシェーディングする場合、比率データはＮＵＬ
Ｌとする。また、矩形領域８０の左側から右側に向かっ
てシェーディングする場合、つまり各行とも同じシェー
ディング状態とする場合、Ｙ方向のシェーディングを行
わないため（１，０）と指定する。更に、矩形領域８０
の上側から下側に向かってシェーディングする場合、つ
まり各列とも同じシェーディング状態とする場合、Ｘ方
向のシェーディングを行わないため、（０，１）と指定
する。また、終点色情報と始点色情報との差分のうち、
Ｈ／（Ｈ＋Ｌ）分はＸ方向に振り分け、Ｌ／（Ｈ＋Ｌ）
分はＹ方向に振り分ける場合には、（Ｈ，Ｌ）（Ｈ，Ｌ
≠０）と指定する。

【００２４】デルタ値算出部２は、シェーディング描画
要求に含まれる上記の始点，終点情報および比率データ
を受け取り、下記のようにデルタ値Δｘ，Δｙを算出す
る。

【００２５】○比率データがＮＵＬＬの場合 Δｘ，Δｙ＝（Ｐｅ−Ｐｓ）／｛（Ｘｅ−Ｘｓ）＋（Ｙｅ−Ｙｓ）｝ …（１） ここで、Ｐｅ；終点の色情報 Ｐｓ；始点の色情報 Ｘｅ；終点のＸ座標値 Ｘｓ；始点のＸ座標値 Ｙｅ；終点のＹ座標値 Ｙｓ；始点のＹ座標値

【００２６】例えば、始点の色情報を仮に０，終点の色
情報を仮に６とすると、図２の矩形領域８０の場合、
（Ｐｅ−Ｐｓ）＝６となり、（Ｘｅ−Ｘｓ）は４，（Ｙ
ｅ−Ｙｓ）は２なので、Δｘ，Δｙは１となる。

【００２７】○比率データが（１，０）の場合 Δｘ＝（Ｐｅ−Ｐｓ）／（Ｘｅ−Ｘｓ） Δｙ＝０…（２）

【００２８】例えば、始点の色情報を仮に０，終点の色
情報を仮に６とすると、図２の矩形領域８０の場合、Δ
ｘは１.5となる。

【００２９】○比率データが（０，１）の場合 Δｘ＝０ Δｙ＝（Ｐｅ−Ｐｓ）／（Ｙｅ−Ｙｓ）…（３）

【００３０】例えば、始点の色情報を仮に０，終点の色
情報を仮に６とすると、図２の矩形領域８０の場合、Δ
ｙは３となる。

【００３１】○比率データが（Ｈ，Ｌ）の場合（Ｈ，Ｌ
≠０） Δｘ＝｛（Ｐｅ−Ｐｓ）×（Ｈ／Ｈ＋Ｌ）｝／（Ｘｅ−Ｘｓ） Δｙ＝｛（Ｐｅ−Ｐｓ）×（Ｌ／Ｈ＋Ｌ）｝／（Ｙｅ−Ｙｓ） …（４）

【００３２】例えば、Ｈを１，Ｌを２，始点の色情報を
仮に０，終点の色情報を仮に６とすると、図２の矩形領
域８０の場合、Δｘは０.5、Δｙは２となる。

【００３３】デルタ値算出部２は、デルタ値Δｘ，Δｙ
を算出すると、コンピュータ部１から受け取ったシェー
ディング描画要求にこのデルタ値を含めて、バス１１経
由で表示メモリ部４のメモリ制御部３に出力する。

【００３４】メモリ制御部３は、シェーディング描画要
求を受けると、それを解釈して図３に示すような制御を
開始する。先ず、シェーディング描画要求中のデルタ値
Δｘ，Δｙを信号線４０２を通じてデルタ値保存部５の
レジスタ５１，５２に設定し、また信号線４０８に始点
の色情報を出力する（Ｓ１）。デルタ値保存部５にデル
タ値Δｘ，Δｙが設定されると、信号線４０３，４１２
を通じてＸ方向積算部６およびＹ方向積算部１２にデル
タ値Δｘ，Δｙが伝達され、Ｘ方向積算部６中の乗算器
６−０〜６−ｊでは、それぞれ０，Δｘ，２Δｘ，…ｊ
Δｘの乗算結果を信号線４０６−０〜４０６−ｊに出力
し、Ｙ方向積算部１２中の乗算器１２−０〜１２−ｉで
は、それぞれ０，Δｙ，２Δｙ，…，ｉΔｙの乗算結果
を信号線４０４−０〜４０４−ｉに出力する。

【００３５】次にメモリ制御部３は、今回のシェーディ
ング描画要求によるシェーディング対象領域８０の最初
の行の画素Ｐ₀₀〜Ｐ₀₄を処理すべく、信号線４０５によ
ってセレクタ１３にＹ方向積算部１２の乗算器１２−０
の出力を選択させると同時に、アドレス及び制御線４０
１によってメモリ素子８の画素Ｐ₀₀〜Ｐ₀₄を含む行を選
択する（Ｓ２）。セレクタ１３が乗算器１２−０の出力
を選択すると、その値は０なので、加算部７の各加算器
７−０〜７−ｊは始点色情報とＸ方向積算部６の各出力
の和、つまり、始点色情報，始点色情報＋Δｘ，始点色
情報＋２Δｘ，…，始点色情報＋ｊΔｘとなり、これら
が信号線４０９−０〜４０９−ｊを通じてセレクタ１４
に入力される。そして、メモリ制御部３は、上記の行選
択制御に引続き、比率データの内容に従って、以下のよ
うにして上記選択した行中の各画素Ｐ₀₀〜Ｐ₀₄にシェー
ディング処理後の色情報を書き込む（Ｓ３，Ｓ４）。

【００３６】○比率データがＮＵＬＬ，（１，０）また
は（Ｈ，Ｌ）（Ｈ，Ｌ≠０）の場合 信号線４１０によってセレクタ１４で、信号線４０９−
０，４０９−１，…，４０９−４を順次選択すると共
に、それに同期してアドレス線および制御線４０１に画
素Ｐ₀₀，Ｐ₀₁，Ｐ₀₂，Ｐ₀₃，Ｐ₀₄の列アドレスを順次出
力することで、メモリ素子８の画素Ｐ₀₀〜Ｐ₀₄にシェー
ディング処理後の色情報を書き込む。

【００３７】○比率データが（０，１）の場合 信号線４１０によってセレクタ１４で、信号線４０９−
０を選択したまま、アドレス線および制御線４０１に画
素Ｐ₀₀，Ｐ₀₁，Ｐ₀₂，Ｐ₀₃，Ｐ₀₄の列アドレスを出力す
ることで、メモリ素子８の画素Ｐ₀₀〜Ｐ₀₄に全て始点色
情報を書き込む。

【００３８】メモリ制御部３は先頭行の書き込みを終了
すると、次に、画素Ｐ₁₀〜Ｐ₁₄を含む行を処理すべく、
処理Ｓ５から処理Ｓ２に戻り、信号線４０５によってセ
レクタ１３でＹ方向積算部１２の乗算器のうち比率デー
タの内容に応じた乗算器の出力を選択させると同時に、
アドレス及び制御線４０１によってメモリ素子８の画素
Ｐ₁₀〜Ｐ₁₄を含む行を選択する。ここで、セレクタ１３
で選択するＹ方向積算部１２の乗算器は、比率モードが
ＮＵＬＬ，（０，１），（Ｈ，Ｌ）のときは次の乗算器
１２−１であり、比率モードが（１，０）のときは乗算
器１２−０のままである。なお、セレクタ１３が乗算器
１２−１の出力を選択すると、その値はΔｙなので、加
算部７の各加算器７−０〜７−ｊの加算結果は、始点色
情報＋Δｙ，始点色情報＋Δｘ＋Δｙ，始点色情報＋２
Δｘ＋Δｙ，…，始点色情報＋ｊΔｘ＋Δｙとなり、こ
れらが信号線４０９−０〜４０９−ｊを通じてセレクタ
１４に入力される。

【００３９】そして、メモリ制御部３は、上記の行選択
制御に引続き、前述と同様に比率データに応じて信号線
４１０によってセレクタ１４を制御し、且つ、アドレス
線および制御線４０１に画素Ｐ₁₀，Ｐ₁₁，Ｐ₁₂，Ｐ₁₃，
Ｐ₁₄の列アドレスを出力することで、メモリ素子８の画
素Ｐ₁₀〜Ｐ₁₄にシェーディング処理後の色情報を書き込
む（Ｓ３，Ｓ４）。画素Ｐ₂₀〜Ｐ₂₄を含む最終行に対し
ても同様に処理される。そして、矩形領域８０の全行に
ついての処理を終えると、今回のシェーディング図形描
画にかかる制御を終了し、応答をコンピュータ部１に返
す。

【００４０】メモリ素子８の内容は、Ｄ／Ａ変換器９に
よって一定周期毎に読み出されてアナログ信号に変換さ
れてディスプレイ１０に伝達される。これによって、書
き込みの完了したシェーディング図形の表示が行われ
る。

【００４１】このように本実施例によれば、メモリ素子
８における最大（ｉ＋１）×（ｊ＋１）のサイズまでの
矩形領域を一括してシェーディングすることができる。

【００４２】なお、以上の動作は矩形領域を対象とした
が、Ｘ方向またはＹ方向に沿う線分の両端点を始点，終
点として指定すれば、Ｘ方向およびＹ方向に沿う直線部
分のシェーディングも同様に可能である。

【００４３】また、以上の実施例では比率データを導入
したが、このデータを省略し、比率データがＮＵＬＬ，
（１，０），（０，１）のうちの何れかの場合に固定化
することもできる。

【００４４】

【発明の効果】以上説明したように本発明によれば、Ｘ
方向積算部に加えてＹ方向積算部を備え、このＹ方向積
算部の各行対応の出力を第１のセレクタで適宜切り替え
ながら、加算部で各行のシェーディング後の色情報を求
めて、メモリ素子の各行に書き込むようにしたので、ｎ
行×ｍ列の矩形領域を陰影付けしようとする場合、コン
ピュータ部はシェーディング対象矩形領域の始点および
終点の座標値と始点色情報と終点色情報とを１回与える
だけで済み、その後は自動的に矩形領域内のシェーディ
ング描画が一括して行われるため、高速なシェーディン
グ描画が可能となる。

【００４５】また、比率データを導入した構成によれ
ば、各種のシェーディング方法を比率データの指定の仕
方によって選択できる効果がある。

【図面の簡単な説明】

【図１】本発明を適用した図形処理装置の一例を示すブ
ロック図である。

【図２】メモリ素子におけるシェーディング描画対象領
域の例を示す図である。

【図３】メモリ制御部の制御の流れの一例を示すフロー
チャートである。

【図４】従来技術のブロック図である。

【符号の説明】

１…コンピュータ部 ２…デルタ値算出部 ３…メモリ制御部 ４…表示メモリ部 ５…デルタ値保存部 ６…Ｘ方向積算部 ６−０〜６−ｊ…乗算器 ７…加算部 ７−０〜７−ｊ…加算器 ８…メモリ素子 ９…Ｄ／Ａ変換器 １０…ディスプレイ １１…バス １２…Ｙ方向積算部 １２−０〜１２−ｉ…乗算器 １３，１４…セレクタ ４０１…アドレス及び制御線 ４０２，４０３，４０４−０〜４０４−ｉ，４０５，４
０６−０〜４０６−ｊ，４０７，４０８，４０９−０〜
４０９−ｊ，４１０，４１２…信号線 ４１１…データ線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ビットマップされたメモリ素子を有する
   図形処理装置において、 コンピュータ部から与えられるシェーディング対象矩形
   領域の始点座標値，始点色情報，終点座標値および終点
   色情報からシェーディング図形描画のための色情報の画
   素間の変化量を示すＸ方向デルタ値およびＹ方向デルタ
   値を算出するデルタ値算出部と、 該デルタ値算出部で算出されたＸ方向デルタ値およびＹ
   方向デルタ値を保持するデルタ値保存部と、 該デルタ値保存部に保存されたＸ方向デルタ値をそれぞ
   れ異なる数だけ整数倍するＸ方向積算部と、 前記デルタ値保存部に保存されたＹ方向デルタ値をそれ
   ぞれ異なる数だけ整数倍するＹ方向積算部と、 該Ｙ方向積算部で整数倍されたＹ方向デルタ値を選択す
   る第１のセレクタと、 前記Ｘ方向積算部で整数倍された各々のＸ方向デルタ値
   に前記始点色情報と前記第１のセレクタで選択されたＹ
   方向デルタ値とを加算する加算部と、 該加算部の出力を選択する第２のセレクタと、 前記メモリ素子におけるシェーディング対象矩形領域の
   先頭行から最終行まで、前記第１のセレクタで選択する
   デルタ値を１行毎に適宜切り替えながら、前記加算部で
   加算された値を前記第２のセレクタで各列毎に適宜選択
   して各行の各列に書き込むメモリ制御部とを備えること
   を特徴とするシェーディング描画装置。
2. 【請求項２】 ビットマップされたメモリ素子を有する
   図形処理装置において、 コンピュータ部から与えられるシェーディング対象矩形
   領域の始点座標値，始点色情報，終点座標値，終点色情
   報および縦横のシェーディング程度を指定する比率デー
   タからシェーディング図形描画のための色情報の画素間
   の変化量を示すＸ方向デルタ値及びＹ方向デルタ値を算
   出するデルタ値算出部と、 該デルタ値算出部で算出されたＸ方向デルタ値およびＹ
   方向デルタ値を保持するデルタ値保存部と、 該デルタ値保存部に保存されたＸ方向デルタ値をそれぞ
   れ異なる数だけ整数倍するＸ方向積算部と、 前記デルタ値保存部に保存されたＹ方向デルタ値をそれ
   ぞれ異なる数だけ整数倍するＹ方向積算部と、 該Ｙ方向積算部で整数倍されたＹ方向デルタ値を選択す
   る第１のセレクタと、 前記Ｘ方向積算部で整数倍された各々のＸ方向デルタ値
   に前記始点色情報と前記第１のセレクタで選択されたＹ
   方向デルタ値とを加算する加算部と、 該加算部の出力を選択する第２のセレクタと、 前記メモリ素子におけるシェーディング対象矩形領域の
   先頭行から最終行まで、前記比率データの内容に従って
   前記第１のセレクタで選択するＹ方向デルタ値を１行毎
   に適宜切り替えながら、前記加算部で加算された値を前
   記第２のセレクタで各列毎に適宜選択して各行の各列に
   書き込むメモリ制御部とを備えることを特徴とするシェ
   ーディング描画装置。
3. 【請求項３】 前記Ｘ方向積算部は、前記Ｘ方向デルタ
   値を１倍からｊ倍までのｊ通りの積算を行うｊ個の乗算
   器を含み、前記Ｙ方向積算部は、前記Ｙ方向デルタ値を
   ０倍からｉ倍までのｉ＋１通りの積算を行うｉ＋１個の
   乗算器を含み、前記加算部は、前記始点色情報と前記第
   １のセレクタの出力とを加算する加算器と、前記ｊ個の
   乗算器に１対１に対応し、対応する乗算器の出力と前記
   始点色情報と前記第１のセレクタの出力とを加算する加
   算器とを含むことを特徴とする請求項１または２記載の
   シェーディング描画装置。