JPH09214076A - プリント配線基板 - Google Patents
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- Electromagnetism (AREA)
- Structure Of Printed Boards (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は実装駆動回路から負荷接続部分までの
配線パターンと負荷接続部分の配線パターンとの特性イ
ンピーダンスの不整合による反射ノイズが発生しないよ
うにより多くの負荷を接続することができるプリント配
線基板を提供することを目的とする。 【解決手段】負荷回路（負荷）を駆動する実装駆動回路
２に配線パターン５，５ａを介して複数の負荷６，７が
接続されるプリント配線基板１にあって、駆動回路２か
ら負荷６，７が接続される負荷接続用配線パターン５ａ
までの配線パターン５の第１特性インピーダンスＺ１
と、負荷接続用配線パターン５ａの第２特性インピーダ
ンスＺ２との不整合が生じないように、配線パターン５
の幅２２を負荷接続用配線パターン５ａの幅２４よりも
広く形成するように構成する。
配線パターンと負荷接続部分の配線パターンとの特性イ
ンピーダンスの不整合による反射ノイズが発生しないよ
うにより多くの負荷を接続することができるプリント配
線基板を提供することを目的とする。 【解決手段】負荷回路（負荷）を駆動する実装駆動回路
２に配線パターン５，５ａを介して複数の負荷６，７が
接続されるプリント配線基板１にあって、駆動回路２か
ら負荷６，７が接続される負荷接続用配線パターン５ａ
までの配線パターン５の第１特性インピーダンスＺ１
と、負荷接続用配線パターン５ａの第２特性インピーダ
ンスＺ２との不整合が生じないように、配線パターン５
の幅２２を負荷接続用配線パターン５ａの幅２４よりも
広く形成するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はプリント配線基板に
関する。このプリント配線基板は、パソコンのマザーボ
ード等に適用されるものである。例えばプリント配線基
板上には複数の負荷回路（以下、負荷という）を駆動す
る駆動回路が形成され、その駆動回路に接続された銅配
線等による配線パターンが形成され、更に、その配線パ
ターンに、複数の負荷であるメモリ回路が実装接続され
たり、複数枚のメモリモジュール基板を接続するための
コネクタが実装接続されている。
関する。このプリント配線基板は、パソコンのマザーボ
ード等に適用されるものである。例えばプリント配線基
板上には複数の負荷回路（以下、負荷という）を駆動す
る駆動回路が形成され、その駆動回路に接続された銅配
線等による配線パターンが形成され、更に、その配線パ
ターンに、複数の負荷であるメモリ回路が実装接続され
たり、複数枚のメモリモジュール基板を接続するための
コネクタが実装接続されている。
【０００２】メモリモジュール基板には複数個のメモリ
素子が実装されており、そのメモリモジュール基板を複
数枚コネクタを介して接続した場合に、プリント配線基
板上に形成された配線パターンの特性インピーダンス
（以下、インピーダンスという）と、負荷であるメモリ
モジュール基板とのインピーダンスとの不整合が生じる
ことがあるので、そのような不具合を無くすことができ
るプリント配線基板が要望されている。
素子が実装されており、そのメモリモジュール基板を複
数枚コネクタを介して接続した場合に、プリント配線基
板上に形成された配線パターンの特性インピーダンス
（以下、インピーダンスという）と、負荷であるメモリ
モジュール基板とのインピーダンスとの不整合が生じる
ことがあるので、そのような不具合を無くすことができ
るプリント配線基板が要望されている。
【０００３】
【従来の技術】図８に上述したプリント配線基板の概略
構成図を示す。図８において、１はプリント配線基板、
２はプリント配線基板１上に実装された駆動素子、３，
４はプリント配線基板１上に実装された複数のコネク
タ、４は駆動素子２の信号出力側と各コネクタ３，４と
を接続するプリント配線基板１上に形成された配線パタ
ーンである。
構成図を示す。図８において、１はプリント配線基板、
２はプリント配線基板１上に実装された駆動素子、３，
４はプリント配線基板１上に実装された複数のコネク
タ、４は駆動素子２の信号出力側と各コネクタ３，４と
を接続するプリント配線基板１上に形成された配線パタ
ーンである。
【０００４】また、６，７はコネクタ３，４に装着され
たメモリモジュール基板であり、各々に配線パターン１
２で接続された複数のメモリ素子８，９，１０，１１が
実装されている。
たメモリモジュール基板であり、各々に配線パターン１
２で接続された複数のメモリ素子８，９，１０，１１が
実装されている。
【０００５】また、駆動素子２は、各メモリモジュール
基板６，７を駆動するものであり、その入力側には図示
せぬＣＰＵ等の制御回路が接続されている。図８には複
数のメモリモジュール基板６，７が装着された状態を示
しているが、プリント配線基板１が使用されるパソコン
等の装置に応じてその装着枚数は異なる。
基板６，７を駆動するものであり、その入力側には図示
せぬＣＰＵ等の制御回路が接続されている。図８には複
数のメモリモジュール基板６，７が装着された状態を示
しているが、プリント配線基板１が使用されるパソコン
等の装置に応じてその装着枚数は異なる。
【０００６】このようなプリント配線基板１において、
配線パターン５のインピーダンスＺ０は、その配線パタ
ーン５の単位長さ当たりの静電容量Ｃとインダクタンス
Ｌとから一般的に次式のように求められる。
配線パターン５のインピーダンスＺ０は、その配線パタ
ーン５の単位長さ当たりの静電容量Ｃとインダクタンス
Ｌとから一般的に次式のように求められる。
【０００７】Ｚ０＝√（Ｌ／Ｃ）
【０００８】
【発明が解決しようとする課題】ところで、上述したプ
リント配線基板１において、配線パターン５上に複数の
負荷が分布した場合、例えば図８に示したように配線パ
ターン５に複数の負荷であるメモリ素子８〜１１が実装
されたメモリモジュール基板６，７が予定以上に多く接
続された場合、同一仕様の配線パターン５でも一点鎖線
矢印５ａで示すように負荷が分布している箇所とそうで
ない箇所のインピーダンスに不整合が生じる。
リント配線基板１において、配線パターン５上に複数の
負荷が分布した場合、例えば図８に示したように配線パ
ターン５に複数の負荷であるメモリ素子８〜１１が実装
されたメモリモジュール基板６，７が予定以上に多く接
続された場合、同一仕様の配線パターン５でも一点鎖線
矢印５ａで示すように負荷が分布している箇所とそうで
ない箇所のインピーダンスに不整合が生じる。
【０００９】即ち、負荷が分布している箇所の配線パタ
ーン５ａは、図９に示すように負荷の持つ入力容量Ｃが
分布することになるため、等価的に上式のＣが大きく
なりインピーダンスＺ０が低くなる。このように負荷接
続部分の配線パターン５ａのインピーダンスＺ０が低く
なると配線パターン５との間に不整合が生じる。
ーン５ａは、図９に示すように負荷の持つ入力容量Ｃが
分布することになるため、等価的に上式のＣが大きく
なりインピーダンスＺ０が低くなる。このように負荷接
続部分の配線パターン５ａのインピーダンスＺ０が低く
なると配線パターン５との間に不整合が生じる。
【００１０】また、例えば配線パターン５の先端に負荷
への２本以上の分岐パターンがあり、その分岐パターン
に所定数の負荷が接続された場合にも前記したと同様に
分岐後の配線パターンのインピーダンスが低くなって不
整合が生じる。これらのように不整合が生じると反射ノ
イズが発生する問題があった。
への２本以上の分岐パターンがあり、その分岐パターン
に所定数の負荷が接続された場合にも前記したと同様に
分岐後の配線パターンのインピーダンスが低くなって不
整合が生じる。これらのように不整合が生じると反射ノ
イズが発生する問題があった。
【００１１】例えば図１０に符号１４で示すように、信
号の立ち上がりに階段状の変化部分が生じたり、符号１
５で示すように、立ち上がった直後に凹状の変化部分が
生じたりする。その変化部分が素子の動作を決定するス
レッシュホールド近辺に現れた場合に装置の誤動作を誘
発することになる。また、装置の性能劣化にもつなが
る。
号の立ち上がりに階段状の変化部分が生じたり、符号１
５で示すように、立ち上がった直後に凹状の変化部分が
生じたりする。その変化部分が素子の動作を決定するス
レッシュホールド近辺に現れた場合に装置の誤動作を誘
発することになる。また、装置の性能劣化にもつなが
る。
【００１２】本発明は、このような点に鑑みてなされた
ものであり、実装駆動回路から負荷接続部分までの配線
パターンと負荷接続部分の配線パターンとの特性インピ
ーダンスの不整合による反射ノイズが発生しないように
より多くの負荷を接続することができるプリント配線基
板を提供することを目的としている。
ものであり、実装駆動回路から負荷接続部分までの配線
パターンと負荷接続部分の配線パターンとの特性インピ
ーダンスの不整合による反射ノイズが発生しないように
より多くの負荷を接続することができるプリント配線基
板を提供することを目的としている。
【００１３】
【課題を解決するための手段】図２に本発明のプリント
配線基板の原理図を示す。この図１に示すプリント配線
基板１は、負荷回路６，７を駆動する駆動回路２に配線
パターン５，５ａを介して複数の負荷回路６，７が接続
されるものであり、本発明の特徴は、負荷回路が接続さ
れる負荷接続用配線パターン５ａと、負荷接続用配線パ
ターン５ａよりも広い幅を有し、駆動回路２と負荷接続
用パターン５ａとを結ぶ配線パターン５とを形成して構
成したことにある。
配線基板の原理図を示す。この図１に示すプリント配線
基板１は、負荷回路６，７を駆動する駆動回路２に配線
パターン５，５ａを介して複数の負荷回路６，７が接続
されるものであり、本発明の特徴は、負荷回路が接続さ
れる負荷接続用配線パターン５ａと、負荷接続用配線パ
ターン５ａよりも広い幅を有し、駆動回路２と負荷接続
用パターン５ａとを結ぶ配線パターン５とを形成して構
成したことにある。
【００１４】このように配線パターン５の幅２２を負荷
接続用配線パターン５ａの幅２４よりも広く形成したの
で、駆動回路２から負荷回路６，７が接続される負荷接
続用配線パターン５ａまでの配線パターン５の第１特性
インピーダンスＺ１と、負荷接続用配線パターン５ａの
第２特性インピーダンスＺ２との不整合が生じなくな
る。これによって第１特性インピーダンスＺ１が第２特
性インピーダンスＺ２よりも低くなり、その分、反射ノ
イズが発生しないように負荷接続用配線パターン５ａ
に、従来よりも多くの負荷を接続することが可能とな
る。
接続用配線パターン５ａの幅２４よりも広く形成したの
で、駆動回路２から負荷回路６，７が接続される負荷接
続用配線パターン５ａまでの配線パターン５の第１特性
インピーダンスＺ１と、負荷接続用配線パターン５ａの
第２特性インピーダンスＺ２との不整合が生じなくな
る。これによって第１特性インピーダンスＺ１が第２特
性インピーダンスＺ２よりも低くなり、その分、反射ノ
イズが発生しないように負荷接続用配線パターン５ａ
に、従来よりも多くの負荷を接続することが可能とな
る。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図２は本発明の第１実施形態
によるプリント配線基板を説明するための図である。こ
の図において図８に示した従来例の各部に対応する部分
には同一符号を付し、その説明を省略する。
施形態について説明する。図２は本発明の第１実施形態
によるプリント配線基板を説明するための図である。こ
の図において図８に示した従来例の各部に対応する部分
には同一符号を付し、その説明を省略する。
【００１６】図２に示す第１実施形態のプリント配線基
板１の特徴は、矢印１７と１８とで示す間の配線パター
ン５のインピーダンスをＺ１、図８に示した複数のメモ
リモジュール基板（以下、負荷とよぶ）６，７が接続さ
れる配線パターン５ａのインピーダンスをＺ２とした場
合に、Ｚ１＜Ｚ２の関係となるように配線パターン５を
形成した点にある。
板１の特徴は、矢印１７と１８とで示す間の配線パター
ン５のインピーダンスをＺ１、図８に示した複数のメモ
リモジュール基板（以下、負荷とよぶ）６，７が接続さ
れる配線パターン５ａのインピーダンスをＺ２とした場
合に、Ｚ１＜Ｚ２の関係となるように配線パターン５を
形成した点にある。
【００１７】これは、配線パターン５ａに従来例で説明
したように負荷６〜７が必要以上に多く接続された場合
のインピーダンスＺ２の低下を考慮し、予め配線パター
ン５のインピーダンスＺ１を下げておくものである。
したように負荷６〜７が必要以上に多く接続された場合
のインピーダンスＺ２の低下を考慮し、予め配線パター
ン５のインピーダンスＺ１を下げておくものである。
【００１８】Ｚ１＜Ｚ２の関係は、符号２１で示すプリ
ント配線基板１のＡ−Ａ′断面図に示す配線パターン５
の幅２２を、符号２３で示すプリント配線基板１のＢ−
Ｂ′断面図に示す配線パターン５ａの幅２４よりも広く
形成することによって実現した。即ち、配線パターンの
幅が広くなればインピーダンスが低下することを利用し
たものである。
ント配線基板１のＡ−Ａ′断面図に示す配線パターン５
の幅２２を、符号２３で示すプリント配線基板１のＢ−
Ｂ′断面図に示す配線パターン５ａの幅２４よりも広く
形成することによって実現した。即ち、配線パターンの
幅が広くなればインピーダンスが低下することを利用し
たものである。
【００１９】またインピーダンスＺ１をＺ２よりも低下
させる場合の基準としては、配線パターン５ａに最低限
の負荷が接続されている際に、双方のインピーダンスＺ
１とＺ２との差によって従来例で説明した反射ノイズが
発生しないものとする。
させる場合の基準としては、配線パターン５ａに最低限
の負荷が接続されている際に、双方のインピーダンスＺ
１とＺ２との差によって従来例で説明した反射ノイズが
発生しないものとする。
【００２０】従来は配線パターン５と負荷接続用配線パ
ターン５ａとの仕様が同一であったが、第１実施形態に
おいては、反射ノイズが発生しないように、駆動素子２
から負荷接続用配線パターン５ａまでの配線パターン５
のインピーダンスＺ１を、負荷接続用配線パターン５ａ
のインピーダンスＺ２よりも低くしたので、その分、反
射ノイズが発生しないように負荷接続用配線パターン５
ａに従来よりも多くの負荷を接続することが可能とな
る。
ターン５ａとの仕様が同一であったが、第１実施形態に
おいては、反射ノイズが発生しないように、駆動素子２
から負荷接続用配線パターン５ａまでの配線パターン５
のインピーダンスＺ１を、負荷接続用配線パターン５ａ
のインピーダンスＺ２よりも低くしたので、その分、反
射ノイズが発生しないように負荷接続用配線パターン５
ａに従来よりも多くの負荷を接続することが可能とな
る。
【００２１】次に、第２実施形態を図３を参照して説明
する。但し、図３に示す第２実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
する。但し、図３に示す第２実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
【００２２】図３に示す第２実施形態の特徴は、駆動素
子２の出力側の配線パターン５の一端、即ち矢印２５で
示す分岐点で２分岐されているプリント配線基板１にお
いて、分岐点２５から負荷２６の接続点２７までの分岐
パターン５ｂ及び、負荷２８の接続点２９までの分岐パ
ターン５ｃのインピーダンスＺ３と配線パターン５のイ
ンピーダンスＺ１との関係が、Ｚ１＜Ｚ３の関係となる
ように配線パターン５を形成した点にある。
子２の出力側の配線パターン５の一端、即ち矢印２５で
示す分岐点で２分岐されているプリント配線基板１にお
いて、分岐点２５から負荷２６の接続点２７までの分岐
パターン５ｂ及び、負荷２８の接続点２９までの分岐パ
ターン５ｃのインピーダンスＺ３と配線パターン５のイ
ンピーダンスＺ１との関係が、Ｚ１＜Ｚ３の関係となる
ように配線パターン５を形成した点にある。
【００２３】これは、第１実施形態で説明したと同様
に、配線パターンの幅が広くなればインピーダンスが低
下することを利用することによって、配線パターン５の
幅を分岐パターン５ｂ，５ｃの幅よりも広く形成するこ
とによって実現したものである。
に、配線パターンの幅が広くなればインピーダンスが低
下することを利用することによって、配線パターン５の
幅を分岐パターン５ｂ，５ｃの幅よりも広く形成するこ
とによって実現したものである。
【００２４】またインピーダンスＺ１をＺ３よりも低下
させる場合の基準としても第１実施形態同様に、配線パ
ターン５ｂ，５ｃに最低限の負荷が接続されている際
に、双方のインピーダンスＺ１とＺ３との差によって反
射ノイズが発生しないものとした。
させる場合の基準としても第１実施形態同様に、配線パ
ターン５ｂ，５ｃに最低限の負荷が接続されている際
に、双方のインピーダンスＺ１とＺ３との差によって反
射ノイズが発生しないものとした。
【００２５】このような構成の第２実施形態において
も、配線パターン５が分岐されたタイプのプリント配線
基板において、従来のものよりも、反射ノイズが発生し
ないように分岐パターン５ｂ，５ｃに従来よりも多くの
負荷を接続することが可能となる。
も、配線パターン５が分岐されたタイプのプリント配線
基板において、従来のものよりも、反射ノイズが発生し
ないように分岐パターン５ｂ，５ｃに従来よりも多くの
負荷を接続することが可能となる。
【００２６】次に、第３実施形態を図４を参照して説明
する。但し、図４に示す第３実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
する。但し、図４に示す第３実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
【００２７】図４に示す第３実施形態において、符号３
０は駆動素子２及びその出力側の配線パターン５が形成
された第１プリント配線基板、３１は複数の負荷６，７
が接続された負荷接続用配線パターン５ａが形成された
第２プリント配線基板であり、配線パターン５と負荷接
続用配線パターン５ａとはコネクタ３２によって接続さ
れている。
０は駆動素子２及びその出力側の配線パターン５が形成
された第１プリント配線基板、３１は複数の負荷６，７
が接続された負荷接続用配線パターン５ａが形成された
第２プリント配線基板であり、配線パターン５と負荷接
続用配線パターン５ａとはコネクタ３２によって接続さ
れている。
【００２８】また、配線パターン５のインピーダンスＺ
１と負荷接続用配線パターン５ａのインピーダンスＺ２
は、第１実施形態で説明したと同様にＺ１＜Ｚ２の関係
となるようになされている。
１と負荷接続用配線パターン５ａのインピーダンスＺ２
は、第１実施形態で説明したと同様にＺ１＜Ｚ２の関係
となるようになされている。
【００２９】このＺ１＜Ｚ２の関係とするため構成を図
５を参照して説明する。図５は図４に示した第１プリン
ト配線基板３０のＣ−Ｃ′断面図、及び第２プリント配
線基板３１のＤ−Ｄ′断面図を示す図である。
５を参照して説明する。図５は図４に示した第１プリン
ト配線基板３０のＣ−Ｃ′断面図、及び第２プリント配
線基板３１のＤ−Ｄ′断面図を示す図である。
【００３０】図５において、符号３４，３５は誘電層、
２６，３７はアース層である。また配線パターン５と負
荷接続用配線パターン５ａとの仕様は同じとする。特徴
構成は、第１プリント配線基板３０の誘電層３５の高さ
３８を、第２プリント配線基板３１の誘電層３４の高さ
３９よりも低くすることによって、第１実施形態で説明
したように、配線パターン５のインピーダンスＺ１が負
荷接続用配線パターン５ａのインピーダンスＺ２よりも
低くなるように形成したことにある。このように構成す
ることによって、第１実施形態と同様な効果を得ること
ができる。
２６，３７はアース層である。また配線パターン５と負
荷接続用配線パターン５ａとの仕様は同じとする。特徴
構成は、第１プリント配線基板３０の誘電層３５の高さ
３８を、第２プリント配線基板３１の誘電層３４の高さ
３９よりも低くすることによって、第１実施形態で説明
したように、配線パターン５のインピーダンスＺ１が負
荷接続用配線パターン５ａのインピーダンスＺ２よりも
低くなるように形成したことにある。このように構成す
ることによって、第１実施形態と同様な効果を得ること
ができる。
【００３１】また、このように誘電層３５の高さ３８を
誘電層３４の高さ３９よりも低くする構成としては、双
方のプリント配線基板３０と３１とが、多層基板である
場合、即ち、配線パターンが形成される表面層と、この
表面層との間に配線パターンが形成される中間層、そし
て中間層の下にアース層が形成される多層基板である場
合には、第１プリント配線基板３０の中間層と表面層間
に配線パターン５を形成し、第２プリント配線基板３１
の表面層上に負荷接続用配線パターン５ａを形成すれば
よい。
誘電層３４の高さ３９よりも低くする構成としては、双
方のプリント配線基板３０と３１とが、多層基板である
場合、即ち、配線パターンが形成される表面層と、この
表面層との間に配線パターンが形成される中間層、そし
て中間層の下にアース層が形成される多層基板である場
合には、第１プリント配線基板３０の中間層と表面層間
に配線パターン５を形成し、第２プリント配線基板３１
の表面層上に負荷接続用配線パターン５ａを形成すれば
よい。
【００３２】これによって、中間層を介した配線パター
ン５とアース層間の高さが、表面層及び中間層を介した
負荷接続用配線パターン５ａとアース層間の高さよりも
低くなるので、図５と同様な構成が可能となる。
ン５とアース層間の高さが、表面層及び中間層を介した
負荷接続用配線パターン５ａとアース層間の高さよりも
低くなるので、図５と同様な構成が可能となる。
【００３３】更に、この多層基板による構成は、図２に
示す１枚のプリント配線基板１においても同様に適用す
ることが可能となる。この他、図６に示すように構成し
ても同様な効果を得ることができる。図６に示す構成
は、同一高さの誘電層３４及び３５の第１及び第２プリ
ント配線基板３０及び３１において、配線パターン５を
被覆するレジスト膜３９の厚み４１を、負荷接続用配線
パターン５ａを被覆するレジスト膜４０の厚み４２より
も厚くすることによって、第１実施形態で説明したよう
に、配線パターン５のインピーダンスＺ１が負荷接続用
配線パターン５ａのインピーダンスＺ２よりも低くなる
ように形成したことにある。
示す１枚のプリント配線基板１においても同様に適用す
ることが可能となる。この他、図６に示すように構成し
ても同様な効果を得ることができる。図６に示す構成
は、同一高さの誘電層３４及び３５の第１及び第２プリ
ント配線基板３０及び３１において、配線パターン５を
被覆するレジスト膜３９の厚み４１を、負荷接続用配線
パターン５ａを被覆するレジスト膜４０の厚み４２より
も厚くすることによって、第１実施形態で説明したよう
に、配線パターン５のインピーダンスＺ１が負荷接続用
配線パターン５ａのインピーダンスＺ２よりも低くなる
ように形成したことにある。
【００３４】更には、図６に示したレジスト膜３９，４
０の厚み４１，４２が同じ場合に、誘電層３５に誘電層
３４よりも誘電率の大きい材料を使用することによって
も、第１実施形態で説明したように、配線パターン５の
インピーダンスＺ１が負荷接続用配線パターン５ａのイ
ンピーダンスＺ２よりも低くなるようにすることができ
る。
０の厚み４１，４２が同じ場合に、誘電層３５に誘電層
３４よりも誘電率の大きい材料を使用することによって
も、第１実施形態で説明したように、配線パターン５の
インピーダンスＺ１が負荷接続用配線パターン５ａのイ
ンピーダンスＺ２よりも低くなるようにすることができ
る。
【００３５】次に、第４実施形態を図７を参照して説明
する。但し、図７に示す第４実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。また、図７に示すプリント
配線基板１における配線パターン５と負荷接続用配線パ
ターン５ａとは同一仕様であり、双方のインピーダンス
Ｚ１とＺ２は同じであるとする。
する。但し、図７に示す第４実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。また、図７に示すプリント
配線基板１における配線パターン５と負荷接続用配線パ
ターン５ａとは同一仕様であり、双方のインピーダンス
Ｚ１とＺ２は同じであるとする。
【００３６】図７に示す第４実施形態の特徴は、配線パ
ターン５の両側に平行に２本の配線パターン４４及び４
５を設け、負荷６，７の接続による負荷接続用配線パタ
ーン５ａのインピーダンスＺ２の低下に応じて、配線パ
ターン４４の両端を破線４６，４７で示すように配線パ
ターン５に接続すると共に、配線パターン４５の両端を
破線４８，４９で示すように配線パターン５に接続する
ようにした点にある。
ターン５の両側に平行に２本の配線パターン４４及び４
５を設け、負荷６，７の接続による負荷接続用配線パタ
ーン５ａのインピーダンスＺ２の低下に応じて、配線パ
ターン４４の両端を破線４６，４７で示すように配線パ
ターン５に接続すると共に、配線パターン４５の両端を
破線４８，４９で示すように配線パターン５に接続する
ようにした点にある。
【００３７】つまり、負荷接続用配線パターン５ａに複
数の負荷６，７が接続されることによって負荷接続用配
線パターン５ａのインピーダンスＺ２が低下し、配線パ
ターン５のインピーダンスＺ１との間に反射ノイズが発
生する不整合が生じた場合に、配線パターン４４，４５
を必要本数配線パターン５に接続することによって配線
パターン５側のインピーダンスＺ１を下げ、双方に反射
ノイズが発生しないインピーダンス整合がとれるように
する。
数の負荷６，７が接続されることによって負荷接続用配
線パターン５ａのインピーダンスＺ２が低下し、配線パ
ターン５のインピーダンスＺ１との間に反射ノイズが発
生する不整合が生じた場合に、配線パターン４４，４５
を必要本数配線パターン５に接続することによって配線
パターン５側のインピーダンスＺ１を下げ、双方に反射
ノイズが発生しないインピーダンス整合がとれるように
する。
【００３８】このような構成においては、配線パターン
５の両側に２本以上の配線パターンを設けておけば、実
際に負荷６，７を複数個接続することによって反射ノイ
ズが発生した場合でもそれを防止することが可能とな
る。
５の両側に２本以上の配線パターンを設けておけば、実
際に負荷６，７を複数個接続することによって反射ノイ
ズが発生した場合でもそれを防止することが可能とな
る。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
実装駆動回路から負荷接続部分までの配線パターンと負
荷接続部分の配線パターンとの特性インピーダンスの不
整合による反射ノイズが発生しないようにより多くの負
荷を接続することができる効果がある。
実装駆動回路から負荷接続部分までの配線パターンと負
荷接続部分の配線パターンとの特性インピーダンスの不
整合による反射ノイズが発生しないようにより多くの負
荷を接続することができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の第１実施形態によるプリント配線基板
を説明するための図である。
を説明するための図である。
【図３】本発明の第２実施形態によるプリント配線基板
を説明するための図である。
を説明するための図である。
【図４】本発明の第３実施形態によるプリント配線基板
を説明するための図である。
を説明するための図である。
【図５】図４に示す第３実施形態のプリント配線基板に
おけるＣ−Ｃ′断面図及びＤ−Ｄ′断面図を示す図であ
る。
おけるＣ−Ｃ′断面図及びＤ−Ｄ′断面図を示す図であ
る。
【図６】図４に示す第３実施形態のプリント配線基板が
他の構成である場合のＣ−Ｃ′断面図及びＤ−Ｄ′断面
図を示す図である。
他の構成である場合のＣ−Ｃ′断面図及びＤ−Ｄ′断面
図を示す図である。
【図７】本発明の第４実施形態によるプリント配線基板
を説明するための図である。
を説明するための図である。
【図８】従来のプリント配線基板の概略構成図である。
【図９】プリント配線基板における負荷接続用配線パタ
ーンの負荷が大となった場合の静電容量を示す図であ
る。
ーンの負荷が大となった場合の静電容量を示す図であ
る。
【図１０】プリント配線基板にける反射ノイズが信号に
与える影響例を示す図である。
与える影響例を示す図である。
１ プリント配線基板 ２ 駆動回路 ５ 配線パターン ５ａ 負荷接続用配線パターン ６，７ 負荷回路 ２２ 配線パターンの幅 ２４ 負荷接続用配線パターンの幅 Ｚ１ 配線パターンの特性インピーダンス Ｚ２ 負荷接続用配線パターンの特性インピーダンス
Claims (8)
- 【請求項１】 負荷回路を駆動する駆動回路に配線パタ
ーンを介して複数の負荷回路が接続されるプリント配線
基板において、 前記負荷回路が接続される負荷接続用配線パターンと、 前記負荷接続用配線パターンよりも広い幅を有し、前記
駆動回路と前記負荷接続用パターンとを結ぶ配線パター
ンと、 が形成されたことを特徴とするプリント配線基板。 - 【請求項２】 負荷回路を駆動する駆動回路に配線パタ
ーンを介して複数の負荷回路が接続されるプリント配線
基板において、 前記駆動回路から前記負荷回路が接続される負荷接続用
配線パターンまでの配線パターンが形成される第１のプ
リント配線基板と、前記負荷接続用配線パターンが形成
される第２のプリント配線基板と、該第１のプリント配
線基板上の配線パターンと該第２のプリント配線基板上
の負荷接続用配線パターンとを接続するコネクタとから
なり、該第１プリント配線基板における該配線パターン
とアース層間との誘電層の高さが、該第２プリント配線
基板における該負荷接続用配線パターンとアース層間と
の誘電層の高さよりも低いことを特徴とするプリント配
線基板。 - 【請求項３】 負荷回路を駆動する駆動回路に配線パタ
ーンを介して複数の負荷回路が接続されるプリント配線
基板において、 前記駆動回路から前記負荷回路が接続される負荷接続用
配線パターンまでの配線パターンが形成される第１のプ
リント配線基板と、前記負荷接続用配線パターンが形成
される第２のプリント配線基板と、該第１のプリント配
線基板上の配線パターンと該第２のプリント配線基板上
の負荷接続用配線パターンとを接続するコネクタとから
なり、該第１プリント配線基板における該配線パターン
を被覆するレジスト膜の厚みが、該第２プリント配線基
板における該負荷接続用配線パターンを被覆するレジス
ト膜の厚みよりも厚く形成されたことを特徴とするプリ
ント配線基板。 - 【請求項４】 負荷回路を駆動する駆動回路に配線パタ
ーンを介して複数の負荷回路が接続されるプリント配線
基板において、 前記駆動回路から前記負荷回路が接続される負荷接続用
配線パターンまでの配線パターンが形成される第１のプ
リント配線基板と、前記負荷接続用配線パターンが形成
される第２のプリント配線基板と、該第１のプリント配
線基板上の配線パターンと該第２のプリント配線基板上
の負荷接続用配線パターンとを接続するコネクタとから
なり、該第１プリント配線基板における該配線パターン
とアース層間との誘電層が、該第２プリント配線基板に
おける該負荷接続用配線パターンとアース層間との誘電
層よりも誘電率の大きい材料で形成されたことを特徴と
するプリント配線基板。 - 【請求項５】 負荷回路を駆動する駆動回路に配線パタ
ーンを介して複数の負荷回路が接続されるプリント配線
基板において、 表面層、中間層及びアース層の順に配置される多層プリ
ント配線基板と、 該表面層上に形成され、前記負荷回路が接続される負荷
接続用配線パターンと、 前記中間層と前記表面層間に形成され、前記駆動回路と
前記負荷接続用パターンとを結ぶ配線パターンと、 を有して成ることを特徴とするプリント配線基板。 - 【請求項６】 負荷回路を駆動する駆動回路に配線パタ
ーンを介して複数の負荷回路が接続されるプリント配線
基板において、 前記負荷回路が接続される負荷接続用配線パターンと、 前記駆動回路と前記負荷接続用パターンとを結ぶ複数本
の配線パターンと、 が形成されたことを特徴とするプリント配線基板。 - 【請求項７】 前記複数本の配線パターンのうち少なく
とも一本が、他の配線パターンに対して接続及び分離可
能に形成されることを特徴とする請求項６記載のプリン
ト配線基板。 - 【請求項８】 前記負荷接続用パターンは、前記配線パ
ターン上の分岐点から複数本に分岐されて成り、前記負
荷回路を該分岐点に接続することを特徴とする請求項１
〜７の何れかに記載のプリント配線基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019126A JPH09214076A (ja) | 1996-02-05 | 1996-02-05 | プリント配線基板 |
| US08/699,037 US5808521A (en) | 1996-02-05 | 1996-08-19 | Printed wiring board with the characteristic impedance of wiring pattern changed on the way thereof |
| TW086101250A TW444520B (en) | 1996-02-05 | 1997-02-03 | Printed wiring board with the characteristic impedance of wiring pattern changed on the way thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019126A JPH09214076A (ja) | 1996-02-05 | 1996-02-05 | プリント配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214076A true JPH09214076A (ja) | 1997-08-15 |
Family
ID=11990779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019126A Pending JPH09214076A (ja) | 1996-02-05 | 1996-02-05 | プリント配線基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5808521A (ja) |
| JP (1) | JPH09214076A (ja) |
| TW (1) | TW444520B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883839A (en) * | 1996-10-31 | 1999-03-16 | Fujitsu Limited | Waveform stabilizing drive circuit for modularized memory |
| US6977832B2 (en) | 2001-12-26 | 2005-12-20 | Elpida Memory, Inc. | Semiconductor memory device capable of improving quality of voltage waveform given in a signal interconnection layer |
| US7778040B2 (en) | 2006-01-16 | 2010-08-17 | Samsung Electronics Co., Ltd. | Printed circuit board assembly |
| JP2011040420A (ja) * | 2009-07-17 | 2011-02-24 | Nitto Denko Corp | 配線回路基板およびその製造方法 |
| JP2013175845A (ja) * | 2012-02-24 | 2013-09-05 | Shimadzu Corp | 信号伝送回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495772B2 (en) * | 2001-04-12 | 2002-12-17 | International Business Machines Corporation | High performance dense wire for printed circuit board |
| US6762367B2 (en) * | 2002-09-17 | 2004-07-13 | International Business Machines Corporation | Electronic package having high density signal wires with low resistance |
| US20050245899A1 (en) * | 2003-10-28 | 2005-11-03 | Swisher David R | Dual purpose adapter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2877427A (en) * | 1955-10-11 | 1959-03-10 | Sanders Associates Inc | Parallel transmission line circuit |
| US3568097A (en) * | 1969-11-18 | 1971-03-02 | Texas Instruments Inc | Switched line length phase shift network for strip transmission line |
| JPS63249394A (ja) * | 1987-04-06 | 1988-10-17 | 日本電気株式会社 | 多層回路基板 |
| FR2631169B1 (fr) * | 1988-05-04 | 1990-07-13 | Cit Alcatel | Dispositif de distribution de signaux numeriques a tres hauts debits |
| DE69107082T2 (de) * | 1991-11-16 | 1995-05-24 | Hewlett Packard Gmbh | Eine Verbinderanordnung zur lösbaren Verbindung zwischen zwei Leiterstreifen. |
| US5229727A (en) * | 1992-03-13 | 1993-07-20 | General Electric Company | Hermetically sealed microstrip to microstrip transition for printed circuit fabrication |
| US5448208A (en) * | 1993-07-15 | 1995-09-05 | Nec Corporation | Semiconductor integrated circuit having an equal propagation delay |
-
1996
- 1996-02-05 JP JP8019126A patent/JPH09214076A/ja active Pending
- 1996-08-19 US US08/699,037 patent/US5808521A/en not_active Expired - Lifetime
-
1997
- 1997-02-03 TW TW086101250A patent/TW444520B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883839A (en) * | 1996-10-31 | 1999-03-16 | Fujitsu Limited | Waveform stabilizing drive circuit for modularized memory |
| US6977832B2 (en) | 2001-12-26 | 2005-12-20 | Elpida Memory, Inc. | Semiconductor memory device capable of improving quality of voltage waveform given in a signal interconnection layer |
| US7778040B2 (en) | 2006-01-16 | 2010-08-17 | Samsung Electronics Co., Ltd. | Printed circuit board assembly |
| JP2011040420A (ja) * | 2009-07-17 | 2011-02-24 | Nitto Denko Corp | 配線回路基板およびその製造方法 |
| US8853546B2 (en) | 2009-07-17 | 2014-10-07 | Nitto Denko Corporation | Printed circuit board and method of manufacturing the same |
| JP2013175845A (ja) * | 2012-02-24 | 2013-09-05 | Shimadzu Corp | 信号伝送回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW444520B (en) | 2001-07-01 |
| US5808521A (en) | 1998-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |