JPH09205418A - データ流からビットクロックを再生するためのデジタル検出器回路装置 - Google Patents
データ流からビットクロックを再生するためのデジタル検出器回路装置Info
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- JPH09205418A JPH09205418A JP32246896A JP32246896A JPH09205418A JP H09205418 A JPH09205418 A JP H09205418A JP 32246896 A JP32246896 A JP 32246896A JP 32246896 A JP32246896 A JP 32246896A JP H09205418 A JPH09205418 A JP H09205418A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 改善されたキャプチャレンジを有するＰＬＬ
を可能にするビットクロック（タイミング）検出器回路
装置を実現すること。 【構成】 データ流からビットクロック（タイミング）
を再生するためのデジタル検出器回路装置において、前
記検出器回路にデジタル位相検出器（１）及びデジタル
パルス長検出器（２）が設けられており、積分され、そ
れにより、当該の結果がＰＬＬの発振器周波数に対する
リチューニング値を形成するように構成されているこ
と。
を可能にするビットクロック（タイミング）検出器回路
装置を実現すること。 【構成】 データ流からビットクロック（タイミング）
を再生するためのデジタル検出器回路装置において、前
記検出器回路にデジタル位相検出器（１）及びデジタル
パルス長検出器（２）が設けられており、積分され、そ
れにより、当該の結果がＰＬＬの発振器周波数に対する
リチューニング値を形成するように構成されているこ
と。
Description
【０００１】
【発明の属する技術分野】本発明は、データ流からビッ
トクロック（タイミング）を再生するためのデジタル検
出器回路装置に関する。ここで、有利には、ＣＤディス
クの再生の際（場合）読出されるＥＦＭ−データ流が考
察される。その場合（その際）デジタル検出器回路は位
相制御回路の構成部分である。
トクロック（タイミング）を再生するためのデジタル検
出器回路装置に関する。ここで、有利には、ＣＤディス
クの再生の際（場合）読出されるＥＦＭ−データ流が考
察される。その場合（その際）デジタル検出器回路は位
相制御回路の構成部分である。
【０００２】
【従来の技術】データ流のビットロックの再生のための
公知のシステムにおいて、例えば、光学的ディスク、そ
の１例はＣＤに使用されているようなデータデコーダに
おいてＰＬＬのクロック（タイミング）信号は、適正位
相で到来データ信号にロック（固定）され、又は同期化
されて、データ流のビット情報がデコーディングされ得
なければならない。而して、公知システムにおいて、例
えば、ＣＤプレーヤにて、ＰＬＬの最初のロック（同期
引き込み）まで、粗いチューニングが、ディスクモータ
の制御により行われる。当該の過程は、モータの機械的
慣性に基づき、比較的緩慢であって、故障を惹起し易
い、更に、従来手段において、ＰＬＬは唯わずかなキャ
プチャレンジを有するに過ぎない。。
公知のシステムにおいて、例えば、光学的ディスク、そ
の１例はＣＤに使用されているようなデータデコーダに
おいてＰＬＬのクロック（タイミング）信号は、適正位
相で到来データ信号にロック（固定）され、又は同期化
されて、データ流のビット情報がデコーディングされ得
なければならない。而して、公知システムにおいて、例
えば、ＣＤプレーヤにて、ＰＬＬの最初のロック（同期
引き込み）まで、粗いチューニングが、ディスクモータ
の制御により行われる。当該の過程は、モータの機械的
慣性に基づき、比較的緩慢であって、故障を惹起し易
い、更に、従来手段において、ＰＬＬは唯わずかなキャ
プチャレンジを有するに過ぎない。。
【０００３】
【発明が解決しようとする課題】本発明の課題とすると
ころは、改善されたキャプチャレンジ特性を有するＰＬ
Ｌを可能にするビットクロック（タイミング）（再生の
ための）検出器回路装置を実現することにある。
ころは、改善されたキャプチャレンジ特性を有するＰＬ
Ｌを可能にするビットクロック（タイミング）（再生の
ための）検出器回路装置を実現することにある。
【０００４】
【課題を解決するための手段】上記課題は請求項１の構
成要件により解決される。本発明の有利な実施例（形
態）は、引用請求項に記載されている。
成要件により解決される。本発明の有利な実施例（形
態）は、引用請求項に記載されている。
【０００５】本発明によればデータ流からビットクロッ
ク（タイミング）を再生するためのデジタル検出器回路
装置において、前記検出器回路装置にデジタル位相検出
器及びデジタルパルス長検出器が設けられており、前記
検出器の出力信号は、加算され、積分され、それによ
り、当該の結果を、ＰＬＬの発振器周波数に対するリチ
ューニング値として使用することができるように構成さ
れているのである。
ク（タイミング）を再生するためのデジタル検出器回路
装置において、前記検出器回路装置にデジタル位相検出
器及びデジタルパルス長検出器が設けられており、前記
検出器の出力信号は、加算され、積分され、それによ
り、当該の結果を、ＰＬＬの発振器周波数に対するリチ
ューニング値として使用することができるように構成さ
れているのである。
【０００６】有利な実施例（形態）により、デジタル位
相検出器は、デジタルフィルタによって形成されている
のである。
相検出器は、デジタルフィルタによって形成されている
のである。
【０００７】更に有利には、位相値Ｐは、ＰＬＬ発振器
のクロック（タイミング）期間の端数部分内にて形成さ
れるように構成されているのである。ここで、デジタル
位相検出器によっては、位相値Ｐは、データ流の１つの
パルスと、ＰＬＬの最も近い発振器クロック（タイミン
グ）パルスとの位相差として規定される。データ流の１
つの信号のパルス長はＰＬＬの発振器周波数のクロック
（タイミング）周期の整数及び端数部分にて規定され
る。
のクロック（タイミング）期間の端数部分内にて形成さ
れるように構成されているのである。ここで、デジタル
位相検出器によっては、位相値Ｐは、データ流の１つの
パルスと、ＰＬＬの最も近い発振器クロック（タイミン
グ）パルスとの位相差として規定される。データ流の１
つの信号のパルス長はＰＬＬの発振器周波数のクロック
（タイミング）周期の整数及び端数部分にて規定され
る。
【０００８】ＰＬＬ発振器のクロック（タイミング）周
期の個数にて表されるパルス長Ｌは、０と最大値Ｍａｘ
との間にて位置し、前記最大値は所望の分解能及び発振
器周波数に依存し、そして、デジタル数としてパルス長
の表示を規定する。
期の個数にて表されるパルス長Ｌは、０と最大値Ｍａｘ
との間にて位置し、前記最大値は所望の分解能及び発振
器周波数に依存し、そして、デジタル数としてパルス長
の表示を規定する。
【０００９】使用されるアルゴリズムの一般的定義のた
め、更に、数（値）Ｍａｘ１， Ｍａｘ２， Ｍｉｎ
１， Ｍｉｎ２が必要とされ、ここで、次の不等式が成
立つ。
め、更に、数（値）Ｍａｘ１， Ｍａｘ２， Ｍｉｎ
１， Ｍｉｎ２が必要とされ、ここで、次の不等式が成
立つ。
【００１０】Ｍａｘ＞ Ｍａｘ１＞Ｍａｘ２＞ … ＞
Ｍｉｎ２＞Ｍｉｎ１＞０ ここで、上記数は一般に有理数である。
Ｍｉｎ２＞Ｍｉｎ１＞０ ここで、上記数は一般に有理数である。
【００１１】検出器回路装置の１つの重要な要素である
パルス長検出器は、制御装置を有し、該制御装置によっ
ては、所定の関数に依存して、パルス長検出器は下記の
各信号のうちの１つを出力するものである： ａ）インターバル〔０，……，Ｍａｘ〕の最も近い整数
との差が出力され、 ｂ）制限されたインターバル〔Ｍａｘ２，……，Ｍｉｎ
２〕の最も近い整数との差を出力するものである。ここ
で ｂ１）検出されたパルス長のすべての正の要素は、０に
セットされるか、それとも ｂ２）検出されたパルス長のすべての負が０にセットさ
れるように構成されているのである。
パルス長検出器は、制御装置を有し、該制御装置によっ
ては、所定の関数に依存して、パルス長検出器は下記の
各信号のうちの１つを出力するものである： ａ）インターバル〔０，……，Ｍａｘ〕の最も近い整数
との差が出力され、 ｂ）制限されたインターバル〔Ｍａｘ２，……，Ｍｉｎ
２〕の最も近い整数との差を出力するものである。ここ
で ｂ１）検出されたパルス長のすべての正の要素は、０に
セットされるか、それとも ｂ２）検出されたパルス長のすべての負が０にセットさ
れるように構成されているのである。
【００１２】更に有利には、制御装置の判定（デシジョ
ンないし判別）の制御に関（係）わる所定の関数によ
り、現在（瞬時）の所定のパルス長さに対して下記の関
係が成り立つか否かについての４種の比較が行われるよ
うに構成されている、即ち、 ｃ１） Ｌ ≧ Ｍａｘ１ ｃ２） Ｌ ≧ Ｍａｘ２ ｃ３） Ｌ ＜ Ｍｉｎ２ 又は ｃ４） Ｌ ＜ Ｍｉｎ１，そして、 パルス長Ｌが所定の有限時間にて条件ｃ１）を充足する
場合に、夫夫１つの正のパルス及び負のパルスに対し
て、判定（デシジョン）ｂ１）を選定し、そして、パル
ス長Ｌが所定の有限時間にて条件ｃ４）を充足する場合
に、判定（デシジョン）ｂ２）を選定する。
ンないし判別）の制御に関（係）わる所定の関数によ
り、現在（瞬時）の所定のパルス長さに対して下記の関
係が成り立つか否かについての４種の比較が行われるよ
うに構成されている、即ち、 ｃ１） Ｌ ≧ Ｍａｘ１ ｃ２） Ｌ ≧ Ｍａｘ２ ｃ３） Ｌ ＜ Ｍｉｎ２ 又は ｃ４） Ｌ ＜ Ｍｉｎ１，そして、 パルス長Ｌが所定の有限時間にて条件ｃ１）を充足する
場合に、夫夫１つの正のパルス及び負のパルスに対し
て、判定（デシジョン）ｂ１）を選定し、そして、パル
ス長Ｌが所定の有限時間にて条件ｃ４）を充足する場合
に、判定（デシジョン）ｂ２）を選定する。
【００１３】ｃ１）の（状態）発生の場合、判定（デシ
ジョン）ｃ３）が検出されると（状態ｃ１）の期間中
に）当該の状態は再び元に戻される（解消される）、換
言すれば出力ａ）が選択される。逆に、状態ｃ４）の期
間中１度状態Ｃ２）の発生が検出されたとき、ｃ４が元
に戻される（解消される）、換言すれば、出力ａ）が選
択される。
ジョン）ｃ３）が検出されると（状態ｃ１）の期間中
に）当該の状態は再び元に戻される（解消される）、換
言すれば出力ａ）が選択される。逆に、状態ｃ４）の期
間中１度状態Ｃ２）の発生が検出されたとき、ｃ４が元
に戻される（解消される）、換言すれば、出力ａ）が選
択される。
【００１４】有利には、パルス長Ｌは、８ビット固定
（小数）点数（値）として実現、表示されている。その
場合（その際）、パルス長Ｌの４ビットが整数部向けに
定められており、そして、４ビットが当該のパルス長の
１／１６向けに定められている。ここで、有利には、パ
ルス長Ｌは、既述のように発振器クロック（タイミン
グ）周期の各ユニットにて求められる。適用例如何によ
り、他の限界領域も選択可能であり、例えば、１６ビッ
トを使用出来、ここで、例えば８ビットを整数部分に使
用でき、８ＬＳＢビットを端数部分に使用し得る。
（小数）点数（値）として実現、表示されている。その
場合（その際）、パルス長Ｌの４ビットが整数部向けに
定められており、そして、４ビットが当該のパルス長の
１／１６向けに定められている。ここで、有利には、パ
ルス長Ｌは、既述のように発振器クロック（タイミン
グ）周期の各ユニットにて求められる。適用例如何によ
り、他の限界領域も選択可能であり、例えば、１６ビッ
トを使用出来、ここで、例えば８ビットを整数部分に使
用でき、８ＬＳＢビットを端数部分に使用し得る。
【００１５】有利には、上記８ビットの場合において、
下記値が選択される。
下記値が選択される。
【００１６】Ｍａｘ ＝ １５ １５／１６ Ｍａｘ１ ＝ １１．５ Ｍａｘ２ ＝ １１ Ｍｉｎ２ ＝ ３ Ｍｉｎ１ ＝ ２．５ 明らかに、信号出力ａ）の場合は、両方向における発振
器周波数の比較的緩慢な規制（制御）（比較的緩慢、迅
速）を意味し、一方信号出力ｂ）の場合、換言すれば、
２つのサブの場合ｂ１）及びｂ２）（小分けの場合）リ
チューニング信号が比較的大きな値をとり、従って、発
振器周波数が１つの方向（比較的迅速又は緩慢に）迅速
に規制（制御）される（パルス長が再び中央領域内に来
るまで）。
器周波数の比較的緩慢な規制（制御）（比較的緩慢、迅
速）を意味し、一方信号出力ｂ）の場合、換言すれば、
２つのサブの場合ｂ１）及びｂ２）（小分けの場合）リ
チューニング信号が比較的大きな値をとり、従って、発
振器周波数が１つの方向（比較的迅速又は緩慢に）迅速
に規制（制御）される（パルス長が再び中央領域内に来
るまで）。
【００１７】更に、欠陥が検出された場合、又はＰＬＬ
全体が同期化された場合、パルス長検出器の出力信号
が、０にセットされるように構成されているのである。
更に、３と１１との間の領域にて次の（最も近い）数と
の差が出力された場合、出力信号が、増幅係数（ｎ）と
乗算されるように構成されているのである。
全体が同期化された場合、パルス長検出器の出力信号
が、０にセットされるように構成されているのである。
更に、３と１１との間の領域にて次の（最も近い）数と
の差が出力された場合、出力信号が、増幅係数（ｎ）と
乗算されるように構成されているのである。
【００１８】パルス長検出器は可制御である、例えばプ
ロセッサ又はμコントローラ付きの制御ユニットにより
可制御である。
ロセッサ又はμコントローラ付きの制御ユニットにより
可制御である。
【００１９】有利には、パルス長検出器の出力及び位相
値の加算後、当該の結果は係数−１と乗算されるのであ
る。
値の加算後、当該の結果は係数−１と乗算されるのであ
る。
【００２０】要するに、上記の回路によっては、改善さ
れたキャプチャ（引込周期）特性をを以てのビットクロ
ック（タイミング）ＰＬＬの実現が可能になる。ＰＬＬ
は、最初に著しく離調された発振器周波数のもとで迅速
に固定ロックし、しかる後、信号において、ノイズに対
して障害の影響を受け難くなる。従って、短いアクセス
時間が可能となり、このことは、特に、耐ショックシス
テム及び光学的ディスクにおいてデータ処理の適用上重
要である。本発明のＰＬＬの大きなキャプチャレンジに
基づき、ＣＡＶによるＣＬＶディスクも可能である。適
用例として１次的に問題となるのはＥＦＭコード付きの
ＣＤに対するデコーダにおける適用例である。但し、ビ
デオ記録及びデータ、並びに他のＲＬＬコード（上方、
下方に制限されたラン長付きコード）用のデコーダも可
能である。
れたキャプチャ（引込周期）特性をを以てのビットクロ
ック（タイミング）ＰＬＬの実現が可能になる。ＰＬＬ
は、最初に著しく離調された発振器周波数のもとで迅速
に固定ロックし、しかる後、信号において、ノイズに対
して障害の影響を受け難くなる。従って、短いアクセス
時間が可能となり、このことは、特に、耐ショックシス
テム及び光学的ディスクにおいてデータ処理の適用上重
要である。本発明のＰＬＬの大きなキャプチャレンジに
基づき、ＣＡＶによるＣＬＶディスクも可能である。適
用例として１次的に問題となるのはＥＦＭコード付きの
ＣＤに対するデコーダにおける適用例である。但し、ビ
デオ記録及びデータ、並びに他のＲＬＬコード（上方、
下方に制限されたラン長付きコード）用のデコーダも可
能である。
【００２１】次に図を用いて本発明の有利な実施例を説
明する。
明する。
【００２２】図１は位相検出器（これはディジタルフィ
ルタによって実現されている）及びパルス長検出器２か
らなる本発明の検出器回路装置を示し、ここで、位相Ｐ
は、位相検出器１に供給され、そして、上記パルス長検
出器２にはパルス長Ｌが供給される。パルス長Ｌのほか
に、付加的に、パルス長検出器２には側縁が立上りか立
下り状態か（Ｒ／Ｆ）の情報、及び図示されていない制
御ユニットの制御信号が供給される。位相検出器１及び
パルス長検出器２の出力信号は、加算器４にて加算さ
れ、その結果は、場合により係数ー１と乗算される。そ
のようにして得られた積分器５の出力信号６は、ＰＬＬ
の発生器のリチューニング値として使用される。
ルタによって実現されている）及びパルス長検出器２か
らなる本発明の検出器回路装置を示し、ここで、位相Ｐ
は、位相検出器１に供給され、そして、上記パルス長検
出器２にはパルス長Ｌが供給される。パルス長Ｌのほか
に、付加的に、パルス長検出器２には側縁が立上りか立
下り状態か（Ｒ／Ｆ）の情報、及び図示されていない制
御ユニットの制御信号が供給される。位相検出器１及び
パルス長検出器２の出力信号は、加算器４にて加算さ
れ、その結果は、場合により係数ー１と乗算される。そ
のようにして得られた積分器５の出力信号６は、ＰＬＬ
の発生器のリチューニング値として使用される。
【００２３】図２は上記部分には、ＣＤから到来するよ
うなＥＦＭ信号７を、そして下方部分部分には、発振器
（これは信号に同期化されねばならない）のクロック
（タイミング）信号８を簡単化して示す。更にパルス長
Ｌ及びＶＣＯ側縁に対して相対的な各側縁の位相長さＰ
の定義を示す。ここで、２つの側縁間の間隔、換言すれ
ば，パルス長Ｌが、ＰＬＬ発振器の１つのクロック（タ
イミング）周期の整数及び端数部分にて精確に求められ
る。位相位置ＰはＰＬＬ発生器のクロック（タイミン
グ）周期の端数部分にて求められる。
うなＥＦＭ信号７を、そして下方部分部分には、発振器
（これは信号に同期化されねばならない）のクロック
（タイミング）信号８を簡単化して示す。更にパルス長
Ｌ及びＶＣＯ側縁に対して相対的な各側縁の位相長さＰ
の定義を示す。ここで、２つの側縁間の間隔、換言すれ
ば，パルス長Ｌが、ＰＬＬ発振器の１つのクロック（タ
イミング）周期の整数及び端数部分にて精確に求められ
る。位相位置ＰはＰＬＬ発生器のクロック（タイミン
グ）周期の端数部分にて求められる。
【００２４】図３は、図１の位相長さ検出器２の基本接
続構成を示す。Ｌは、既述のようにＥＦＭ−データの最
後のパルスの長さを示す。有利には、領域Ｌ＝〔０；…
１５１５／１６〕が実現、表示されている。値Ｌは、８
ビット固定（小数）点数（値）として実現されており、
ここで、４ビットは整数部分（０……１５）向けに、そ
して、４ビット（ＬＳＢ）は、１つの発振器クロック
（タイミング）周期の１６分の１を表すためにとってお
かれてある。他の値も可能である。整数向けに８ビット
を使用し端数部分に８ビットを使用して１６ビット分解
能を選択する場合、値領域は〔０；…２５５ ２５５／
２５６〕となる。４種の比較が実施され、それの結果
は、制御装置に影響を及ぼし、即ち、比較結果に依存し
て、スイッチＳ１が作動される。このスイッチＳ１によ
っては、どの出力信号がパルス長検出器によって生成さ
れるかが選ばれる。通常の場合、制御装置９はスイッチ
１１の最下方位置を選択する。この位置では計算ユニッ
ト１０にて、パルス長と最も近い（次の）整数との差が
計算され、出力される。下記の表１に例が挙げてある。
ここで、表は値領域〔０，…１５ １５／１６〕に基づ
く。
続構成を示す。Ｌは、既述のようにＥＦＭ−データの最
後のパルスの長さを示す。有利には、領域Ｌ＝〔０；…
１５１５／１６〕が実現、表示されている。値Ｌは、８
ビット固定（小数）点数（値）として実現されており、
ここで、４ビットは整数部分（０……１５）向けに、そ
して、４ビット（ＬＳＢ）は、１つの発振器クロック
（タイミング）周期の１６分の１を表すためにとってお
かれてある。他の値も可能である。整数向けに８ビット
を使用し端数部分に８ビットを使用して１６ビット分解
能を選択する場合、値領域は〔０；…２５５ ２５５／
２５６〕となる。４種の比較が実施され、それの結果
は、制御装置に影響を及ぼし、即ち、比較結果に依存し
て、スイッチＳ１が作動される。このスイッチＳ１によ
っては、どの出力信号がパルス長検出器によって生成さ
れるかが選ばれる。通常の場合、制御装置９はスイッチ
１１の最下方位置を選択する。この位置では計算ユニッ
ト１０にて、パルス長と最も近い（次の）整数との差が
計算され、出力される。下記の表１に例が挙げてある。
ここで、表は値領域〔０，…１５ １５／１６〕に基づ
く。
【００２５】 表１ Ｌ 出力値 ３ ４／１６ ＋ ４／１６ ２ ４／１６ ＋ ４／１６ １５ ４／１６ ＋ ４／１６ ９ ７／１６ ＋ ７／１６ ４ ８／１６ − ８／１６ ５ ９／１６ − ７／１６ ７ １５／１６ − １／１６ 比較により、パルス長１１．５を越えることが明らかに
なった場合、そして有限時間内でそれぞれ１つの正のパ
ルス及び１つの負のパルス（Ｒ−，Ｆ−側縁ないし立上
り、立下り状態（Ｒ／Ｆ）−エッジ）に対してパルス長
さ１１．５を越えると、スイッチＳ１の中間位置が選ば
れる。この状態において、計算ユニット１１は、次の
（最も近い）整数との差を計算し、ここで、当該整数の
領域は３…１１に限定される。その例を下記表２に挙げ
てある。
なった場合、そして有限時間内でそれぞれ１つの正のパ
ルス及び１つの負のパルス（Ｒ−，Ｆ−側縁ないし立上
り、立下り状態（Ｒ／Ｆ）−エッジ）に対してパルス長
さ１１．５を越えると、スイッチＳ１の中間位置が選ば
れる。この状態において、計算ユニット１１は、次の
（最も近い）整数との差を計算し、ここで、当該整数の
領域は３…１１に限定される。その例を下記表２に挙げ
てある。
【００２６】 表２ Ｌ 出力値 ３ ４／１６ ＋ ４／１６ ２ ４／１６ − １２／１６ １５ ４／１６ ＋ ６８／１６ ９ ７／１６ ＋ ７／１６ ４ ８／１６ − ８／１６ ５ ９／１６ − ７／１６ ７ １５／１６ − １／１６ 付加的に、抑圧ユニット１２により、すべての負の差
が、０にセットされる（スイッチが中間位置にある場
合）。
が、０にセットされる（スイッチが中間位置にある場
合）。
【００２７】スイッチＳ１の上方位置は、次のような場
合選ばれる、即ち、パルス長が２．５より小であること
が比較にて明らかになった場合、それも、有限時間内で
１つの正パルス及び１つの負のパルスに対してそれぞれ
そのように２．５より小である場合選ばれる。この場合
において、計算ユニットにより同様に、パルス長と次の
（最も近い）整数との差が計算され、ここで、整数は同
じく領域３〜１１に限定される。勿論、さらなる抑圧ユ
ニット１３により計算ユニット１のすべての正の偏差が
０にセットされる。
合選ばれる、即ち、パルス長が２．５より小であること
が比較にて明らかになった場合、それも、有限時間内で
１つの正パルス及び１つの負のパルスに対してそれぞれ
そのように２．５より小である場合選ばれる。この場合
において、計算ユニットにより同様に、パルス長と次の
（最も近い）整数との差が計算され、ここで、整数は同
じく領域３〜１１に限定される。勿論、さらなる抑圧ユ
ニット１３により計算ユニット１のすべての正の偏差が
０にセットされる。
【００２８】付加的に、スイッチＳ１の２つの上方位置
にて、計算結果が、相応の抑圧ユニット１２、１３に入
れられる前に増幅係数ｎと乗算される。換言すれば、ス
イッチＳ１の中央位置にて正のパルス長偏差のみが識別
され、一方、Ｓ１の上方位置では負のパルス長偏差が識
別される。表２から明らかなように、小さい、及び大き
い偏差に対して、大きな出力値がパルス長検出器にて生
じるのでその種の大きな偏差の場合、増幅係数ｎと共に
パルス長検出器により大きな出力信号が、発振器周波数
の制御のため生成される。換言すれば、その種の大きな
偏差の場合、発振器周波数の大きな変化を生ぜしめて、
制御を再び通常領域（下方スイッチ装置）に戻す必要が
ある。スイッチＳ１の２つの上方スイッチ位置は、次の
ような場合もとに戻される（復帰される）、即ち、長い
パルスのもとで長さ＜３を有する１つのパルスが見出さ
れた場合、ないし、短いパルス規制（制御）のもとで、
長さ≧１１を有するパルスが見出された場合、上述のよ
うに元に戻される。そのような場合、スイッチＳ１の
“加速された”規制（制御）位置（上方、ないし中央）
を離脱し、そして、スイッチは、再び最も下方の位置に
セッティングされる。
にて、計算結果が、相応の抑圧ユニット１２、１３に入
れられる前に増幅係数ｎと乗算される。換言すれば、ス
イッチＳ１の中央位置にて正のパルス長偏差のみが識別
され、一方、Ｓ１の上方位置では負のパルス長偏差が識
別される。表２から明らかなように、小さい、及び大き
い偏差に対して、大きな出力値がパルス長検出器にて生
じるのでその種の大きな偏差の場合、増幅係数ｎと共に
パルス長検出器により大きな出力信号が、発振器周波数
の制御のため生成される。換言すれば、その種の大きな
偏差の場合、発振器周波数の大きな変化を生ぜしめて、
制御を再び通常領域（下方スイッチ装置）に戻す必要が
ある。スイッチＳ１の２つの上方スイッチ位置は、次の
ような場合もとに戻される（復帰される）、即ち、長い
パルスのもとで長さ＜３を有する１つのパルスが見出さ
れた場合、ないし、短いパルス規制（制御）のもとで、
長さ≧１１を有するパルスが見出された場合、上述のよ
うに元に戻される。そのような場合、スイッチＳ１の
“加速された”規制（制御）位置（上方、ないし中央）
を離脱し、そして、スイッチは、再び最も下方の位置に
セッティングされる。
【００２９】明らかに発振器が過度に高い周波数を有す
る場合、そのことは下記を意味する、即ち、ＥＦＭ信号
は比例的に過度に速いものとなって現れる。それという
のは、それの長さは、発振器信号の周期期間で表される
からである。従って、規制（制御）は迅速な低減を行
う。同様にディスクが比較的緩慢に回転する場合、類似
の状態が生じる。その際ディスクの信号は、時間的に伸
長されており、その結果パルスは同様に長く見える。２
つの場合において、発振器周波数は、低減されて、それ
により、ディスクの、記録されたｎ×Ｔの長さのパルス
が同じくｎの発振器クロック（タイミング）周波数の長
さであるようにする必要がある。
る場合、そのことは下記を意味する、即ち、ＥＦＭ信号
は比例的に過度に速いものとなって現れる。それという
のは、それの長さは、発振器信号の周期期間で表される
からである。従って、規制（制御）は迅速な低減を行
う。同様にディスクが比較的緩慢に回転する場合、類似
の状態が生じる。その際ディスクの信号は、時間的に伸
長されており、その結果パルスは同様に長く見える。２
つの場合において、発振器周波数は、低減されて、それ
により、ディスクの、記録されたｎ×Ｔの長さのパルス
が同じくｎの発振器クロック（タイミング）周波数の長
さであるようにする必要がある。
【００３０】ＰＬＬがロック（固定）されている場合、
換言すれば、発振器周波数がＥＦＭ−パルスと同期する
場合、このことは、信号１４により指示される。その
際、パルス長検出器１の出力信号は、第２スイッチＳ２
により０にセットされ、換言すれば規制（制御）は行わ
れない。この事態は次のような場合にも起こり得る、即
ち欠陥信号１５がセッティングされる場合にも起こり得
る。
換言すれば、発振器周波数がＥＦＭ−パルスと同期する
場合、このことは、信号１４により指示される。その
際、パルス長検出器１の出力信号は、第２スイッチＳ２
により０にセットされ、換言すれば規制（制御）は行わ
れない。この事態は次のような場合にも起こり得る、即
ち欠陥信号１５がセッティングされる場合にも起こり得
る。
【００３１】規制（制御）は選ばれた量（大きさ）に制
限されず、パルス長Ｌの別の表示、例えばより多くのビ
ットでの当該の表示も可能であり、その結果この場合に
おいて数領域を変更修整しなければならない。
限されず、パルス長Ｌの別の表示、例えばより多くのビ
ットでの当該の表示も可能であり、その結果この場合に
おいて数領域を変更修整しなければならない。
【００３２】
【発明の効果】本発明によれば、改善されたキャプチャ
レンジ特性を有するＰＬＬを可能にするビットクロック
（タイミング）（再生のための）検出器回路装置を実現
することができたという効果が奏される。
レンジ特性を有するＰＬＬを可能にするビットクロック
（タイミング）（再生のための）検出器回路装置を実現
することができたという効果が奏される。
【図面の簡単な説明】
【図１】本発明の検出器回路装置の基本接続図である。
【図２】ＰＬＬのクロック（タイミング）信号及び入力
データ流の波形図である。
データ流の波形図である。
【図３】本発明のパルス長検出器の実施例を示す接続図
である。
である。
１ 位相検出器 ２ パルス長検出器 ３ 制御信号 ４ 加算器 ５ 積分器 ６ 出力信号 ７ ＥＦＭ信号 ８ 発振器のクロック（タイミング）信号 ９ 制御装置 １０ 計算ユニット １１ 計算ユニット １２ 抑圧ユニット １３ 抑圧ユニット １４ 信号 １５ 欠陥信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フリードリッヒ ロミンガー アメリカ合衆国 インディアナポリス （番地なし) (72)発明者 アルブレヒト ローテルメル ドイツ連邦共和国 フィリンゲン−シュヴ ェニンゲン マンハイマー シュトラーセ 17 (72)発明者 ハインリッヒ シェマン ドイツ連邦共和国 フィリンゲン ダンツ ィガー−シュトラーセ 17
Claims (15)
- 【請求項１】 データ流からビットクロック（タイミン
グ）を再生するためのデジタル検出器回路装置におい
て、 前記検出器回路装置にデジタル位相検出器（１）及びデ
ジタルパルス長検出器（２）が設けられており、前記検
出器の出力信号は、加算され、積分され、それにより、
当該の結果は、ＰＬＬの発振器周波数に対するリチュー
ニング値を形成するように構成されていることを特徴と
するデータ流からビットクロックを再生するためのデジ
タル検出器回路装置。 - 【請求項２】 デジタル位相検出器（１）は、デジタル
フィルタによって形成されていることを特徴とする請求
項１記載の装置。 - 【請求項３】 位相値（ｐ）は、ＰＬＬ発振器のクロッ
ク（タイミング）期間の端数部分内にてを求められるよ
うに構成されていることを特徴とする請求項１又は２記
載の装置。 - 【請求項４】 データ流の１つの信号のパルス長（Ｌ）
はＰＬＬの発振器周波数のクロック（タイミング）周期
期間のユニットで求められ、ここで、パルス長はインタ
ーバル〔０，……，Ｍａｘ〕内の大きさの値を有してい
ることを特徴とする請求項１から３までのうち１項記載
の装置。 - 【請求項５】 パルス長検出器（２）は制御装置（９）
を有し、該制御装置は、所定の関数Ｆ（Ｌ）に依存し
て、パルス長検出器（２）は下記の各信号のうちの１つ
を出力するものである： ａ）インターバル〔０，……，Ｍａｘ〕の最も近い整数
との差を出力し、 ｂ）制限されたインターバル〔Ｍａｘ２，……，Ｍｉｎ
２〕の最も近い整数との差を出力するものであり、ここ
で、出力ａ）はプリセット（値）を形成するように構成
されていることを特徴とする請求項４記載の装置。 - 【請求項６】 出力ｂ）の場合において、所定の関数Ｆ
（Ｌ）に依存して、付加的に、 ｂ１） ｂ）にて求められた差のすべての正の要素が０
にセットされるか、それとも ｂ２）ｂ）にて求められた差のすべての負の要素が０に
セットされるように構成されていることを特徴とする請
求項５記載の装置。 - 【請求項７】 所定の関数Ｆ（Ｌ）により、現在の（瞬
時の）パルス長さに対して下記の関係が成り立つか否か
についての４種の比較が行われるように構成されてい
る、即ち、 ｃ１） Ｌ ≧ Ｍａｘ１ ｃ２） Ｌ ≧ Ｍａｘ２ ｃ３） Ｌ ＜ Ｍｉｎ２ 又は ｃ４） Ｌ ＜ Ｍｉｎ１，そして、パルス長Ｌが所
定の有限時間内にて、条件ｃ１）を充足する場合に、判
定（デシジョン）ｂ１）を選定し、そして、パルス長Ｌ
が所定の有限時間内にて条件ｃ４）を充足する場合に、
判定（デシジョン）ｂ２）を選定し、そして、ｂ１）が
生じた状態において、パルス長に対してｃ３）が一度検
出された場合、再び判定（デシジョン）ａ）が選ばれ、
そして、 ｂ２）が生じた状態において、パルス長に対してｃ２）
が一度検出された場合、再び判定（デシジョン）ａ）が
選ばれるように構成されていることを特徴とする請求項
６記載の装置。 - 【請求項８】 条件ｃ１）又はｃ２）は、それぞれ、一
度所定の有限時間内でパルス長Ｌの１つの正のパルス及
び負のパルスに対して充足されるべきものであることを
特徴とする請求項７記載の装置。 - 【請求項９】 パルス長（Ｌ）は、８ビット固定（小
数）点数（値）として実現、表示されていることを特徴
とする請求項４から８までのうち１項記載の装置。 - 【請求項１０】 パルス長Ｌの４ビットが整数部向けに
定められており、そして、当該のパルス長の４ビット
が、或１つの発振器−クロック（タイミング）周期期間
の１／１６向けに定められていることを特徴とする請求
項９記載の装置。 - 【請求項１１】 次の値が使用される、即ち Ｍａｘ ＝ １５ １５／１６ Ｍａｘ１ ＝ １１．５ Ｍａｘ２ ＝ １１ Ｍｉｎ２ ＝ ３ Ｍｉｎ１ ＝ ２．５ が使用されていることを特徴とする請求項１０記載の装
置。 - 【請求項１２】 欠陥が検出された場合において、又は
ＰＬＬ全体が同期化された場合、パルス長検出器（２）
の出力信号が、０にセットされるように構成されている
ことを特徴とする１から１１までのうち１項記載の装
置。 - 【請求項１３】 ３と１１との間の領域にて次の（最も
近い）数との差が出力された場合、出力信号が、増幅係
数（ｎ）と乗算されるように構成されていることを特徴
とする１から１１までのうち１項記載の装置。 - 【請求項１４】 パルス長検出器（２）が可制御である
請求項１から１３までのうち１項記載の装置。 - 【請求項１５】 パルス長検出器（２）の出力及び位相
値（Ｐ）の加算後、当該の結果は係数ー１と乗算される
ように構成されていることを特徴とする請求項１から１
４までのうち１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19546632.2 | 1995-12-14 | ||
| DE19546632A DE19546632A1 (de) | 1995-12-14 | 1995-12-14 | Digitale Detektorschaltung zur Rückgewinnung des Bittaktes aus einem Datenstrom |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205418A true JPH09205418A (ja) | 1997-08-05 |
| JP3844547B2 JP3844547B2 (ja) | 2006-11-15 |
Family
ID=7780077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32246896A Expired - Fee Related JP3844547B2 (ja) | 1995-12-14 | 1996-12-03 | データストリームのビットタイミングを再生するためのデジタル検出器回路およびｐｌｌ発振器周波数のリチューニング操作を制御する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5946363A (ja) |
| EP (1) | EP0779723B1 (ja) |
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| CN (1) | CN1100418C (ja) |
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|---|---|---|---|---|
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| US6987817B1 (en) * | 2000-07-17 | 2006-01-17 | Lsi Logic Corporation | Digital clock recovery PLL |
| US7085358B2 (en) | 2001-06-25 | 2006-08-01 | Bellsouth Intellectual Property Corporation | Visual caller identification |
| US7315614B2 (en) | 2001-08-14 | 2008-01-01 | At&T Delaware Intellectual Property, Inc. | Remote notification of communications |
| DE10142362A1 (de) | 2001-08-30 | 2003-03-27 | Sick Ag | Optoelekronische Überwachungseinrichtung |
| US7269249B2 (en) | 2001-09-28 | 2007-09-11 | At&T Bls Intellectual Property, Inc. | Systems and methods for providing user profile information in conjunction with an enhanced caller information system |
| US7315618B1 (en) | 2001-12-27 | 2008-01-01 | At&T Bls Intellectual Property, Inc. | Voice caller ID |
| US7139374B1 (en) | 2002-07-23 | 2006-11-21 | Bellsouth Intellectual Property Corp. | System and method for gathering information related to a geographical location of a callee in a public switched telephone network |
| US7623645B1 (en) | 2002-07-23 | 2009-11-24 | At&T Intellectual Property, I, L.P. | System and method for gathering information related to a geographical location of a caller in a public switched telephone network |
| US7443964B2 (en) | 2003-04-18 | 2008-10-28 | At&T Intellectual Property, I,L.P. | Caller ID messaging |
| US7978833B2 (en) | 2003-04-18 | 2011-07-12 | At&T Intellectual Property I, L.P. | Private caller ID messaging |
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| US7623849B2 (en) | 2003-11-13 | 2009-11-24 | At&T Intellectual Property, I, L.P. | Method, system, and storage medium for providing comprehensive originator identification services |
| US7672444B2 (en) | 2003-12-24 | 2010-03-02 | At&T Intellectual Property, I, L.P. | Client survey systems and methods using caller identification information |
| DE102004019045A1 (de) | 2004-04-16 | 2005-11-03 | Deutsche Thomson-Brandt Gmbh | Verfahren zur Schaltung zur Rückgewinnung eines Taktes |
| US8195136B2 (en) | 2004-07-15 | 2012-06-05 | At&T Intellectual Property I, L.P. | Methods of providing caller identification information and related registries and radiotelephone networks |
| US8243909B2 (en) | 2007-08-22 | 2012-08-14 | At&T Intellectual Property I, L.P. | Programmable caller ID |
| US8160226B2 (en) | 2007-08-22 | 2012-04-17 | At&T Intellectual Property I, L.P. | Key word programmable caller ID |
| CN104485947B (zh) * | 2014-12-30 | 2017-10-27 | 中南民族大学 | 一种用于gps驯服晶振的数字鉴相器 |
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|---|---|---|---|---|
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| GB2229592A (en) * | 1989-03-22 | 1990-09-26 | Philips Electronic Associated | Phase detectors |
| DE3917217A1 (de) * | 1989-05-26 | 1990-11-29 | Ant Nachrichtentech | Regenerator fuer digitalsignale |
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| DE4303356A1 (de) * | 1993-02-05 | 1994-08-11 | Philips Patentverwaltung | Digitale Phasenregelschleife |
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- 1996-12-13 CN CN96119778A patent/CN1100418C/zh not_active Expired - Fee Related
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