JPH09205363A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JPH09205363A JPH09205363A JP8011577A JP1157796A JPH09205363A JP H09205363 A JPH09205363 A JP H09205363A JP 8011577 A JP8011577 A JP 8011577A JP 1157796 A JP1157796 A JP 1157796A JP H09205363 A JPH09205363 A JP H09205363A
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- Japan
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- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＶＣＯ（電圧制御発振器）の出力をプリスケ
ーラで分周し、基準信号と位相比較器において比較した
結果でＶＣＯを制御するＰＬＬ周波数シンセサイザで
は、プリスケーラにおける外来雑音によって外乱を受
け、ＶＣＯ出力周波数及び位相が不安定なものとなる。 【解決手段】 ＶＣＯ６の出力に複数のプリスケーラ７
１，７２を並列接続し、各プリスケーラ７１，７２の分
周出力を位相比較器３において基準周波数発生装置１か
らの基準信号と比較する。各プリスケーラ７１，７２に
おけるＶＣＯ６からの信号がそれぞれ外来雑音の影響を
受けても、位相比較器３では影響が最も少ない信号を比
較対象とするため、結果としてＶＣＯ６の対時間応答性
が向上され、出力周波数及び位相の安定化が可能とな
る。
ーラで分周し、基準信号と位相比較器において比較した
結果でＶＣＯを制御するＰＬＬ周波数シンセサイザで
は、プリスケーラにおける外来雑音によって外乱を受
け、ＶＣＯ出力周波数及び位相が不安定なものとなる。 【解決手段】 ＶＣＯ６の出力に複数のプリスケーラ７
１，７２を並列接続し、各プリスケーラ７１，７２の分
周出力を位相比較器３において基準周波数発生装置１か
らの基準信号と比較する。各プリスケーラ７１，７２に
おけるＶＣＯ６からの信号がそれぞれ外来雑音の影響を
受けても、位相比較器３では影響が最も少ない信号を比
較対象とするため、結果としてＶＣＯ６の対時間応答性
が向上され、出力周波数及び位相の安定化が可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬで構成される
周波数シンセサイザに関し、特に移動通信端末のように
雑音による周波数への影響の大きな装置に用いられる周
波数シンセサイザに関する。
周波数シンセサイザに関し、特に移動通信端末のように
雑音による周波数への影響の大きな装置に用いられる周
波数シンセサイザに関する。
【０００２】
【従来の技術】従来この種のＰＬＬ周波数シンセサイザ
としては、例えば特開平５−１１０４３１号公報に示さ
れるように、移動通信における時分割多重接続（ＴＤＭ
Ａ）方式に対応され、通信ゾーンの境界において移動局
自体が隣接ゾーンの電界強度を測定して、ゾーン切り替
えを行うようなシステムに対応した移動通信端末や基地
局での周波数シンセサイザとして用いられている。
としては、例えば特開平５−１１０４３１号公報に示さ
れるように、移動通信における時分割多重接続（ＴＤＭ
Ａ）方式に対応され、通信ゾーンの境界において移動局
自体が隣接ゾーンの電界強度を測定して、ゾーン切り替
えを行うようなシステムに対応した移動通信端末や基地
局での周波数シンセサイザとして用いられている。
【０００３】この種のＰＬＬ周波数シンセサイザは、例
えば特開平５−３２７４９２号公報に示されている技術
を利用すれば、例えば図３のような回路構成とされる。
すなわち、ＶＣＯ（電圧制御発信器）６から出力される
出力の一部をプリスケーラ（分周器）７で分周して位相
比較器３に帰還させ、ここで基準周波数発生回路１の出
力をリファレンスデバイダ２で分周された信号と比較
し、両者の周波数及び位相を比較する。そして、この位
相比較器３の出力結果に応じて、チャージポンプ４から
出力された電流あるいは電圧をＬＰＦ（低域通過フィル
タ）５を経由し、このＬＰＦ５の出力でＶＣＯ６を制御
する。
えば特開平５−３２７４９２号公報に示されている技術
を利用すれば、例えば図３のような回路構成とされる。
すなわち、ＶＣＯ（電圧制御発信器）６から出力される
出力の一部をプリスケーラ（分周器）７で分周して位相
比較器３に帰還させ、ここで基準周波数発生回路１の出
力をリファレンスデバイダ２で分周された信号と比較
し、両者の周波数及び位相を比較する。そして、この位
相比較器３の出力結果に応じて、チャージポンプ４から
出力された電流あるいは電圧をＬＰＦ（低域通過フィル
タ）５を経由し、このＬＰＦ５の出力でＶＣＯ６を制御
する。
【０００４】
【発明が解決しようとする課題】このような従来の技術
によるＰＬＬ周波数シンセサイザを構成した場合、ＶＣ
Ｏ６からプリスケーラ７を経由して位相比較器３へ至
る、いわゆる帰還経路が外来雑音に対して不安定である
という問題点を有している。その理由は、低消費電力で
なおかつＶＣＯ６の出力レベルを確保しようとした場合
には、必然的にプリスケーラ７への帰還が少なくなる。
このため、このプリスケーラ７を含む帰還経路において
外来雑音による影響が大きくなり、結果として本来応答
してほしくない外来雑音等に対してＰＬＬ系が応答して
しまうためである。このため、この外来雑音によってＶ
ＣＯの出力周波数及び位相が乱され、ＶＣＯ出力周波数
及び位相が不安定なものになるという問題がある。
によるＰＬＬ周波数シンセサイザを構成した場合、ＶＣ
Ｏ６からプリスケーラ７を経由して位相比較器３へ至
る、いわゆる帰還経路が外来雑音に対して不安定である
という問題点を有している。その理由は、低消費電力で
なおかつＶＣＯ６の出力レベルを確保しようとした場合
には、必然的にプリスケーラ７への帰還が少なくなる。
このため、このプリスケーラ７を含む帰還経路において
外来雑音による影響が大きくなり、結果として本来応答
してほしくない外来雑音等に対してＰＬＬ系が応答して
しまうためである。このため、この外来雑音によってＶ
ＣＯの出力周波数及び位相が乱され、ＶＣＯ出力周波数
及び位相が不安定なものになるという問題がある。
【０００５】本発明の目的は、プリスケーラを含む帰還
経路での雑音がＰＬＬ系全体に与える影響を軽減して出
力周波数を安定させることを可能としたＰＬＬ周波数シ
ンセサイザを提供することにある。
経路での雑音がＰＬＬ系全体に与える影響を軽減して出
力周波数を安定させることを可能としたＰＬＬ周波数シ
ンセサイザを提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＶＣＯの出力
信号を分周した信号と、基準周波数信号とを位相比較器
において比較し、その比較結果に基づいてＶＣＯを制御
するように構成されたＰＬＬ周波数シンセサイザにおい
て、ＶＣＯの出力信号を分周するためのプリスケーラを
複数個設け、これらのプリスケーラをそれぞれ並列接続
したことを特徴とする。ここで、複数個のプリスケーラ
はそれぞれ同一分周数に設定され、またそれぞれＶＣＯ
と位相比較器との間に並列状態に接続される。また、複
数個のプリスケーラはそれぞれ異なる回路構成とされて
もよい。
信号を分周した信号と、基準周波数信号とを位相比較器
において比較し、その比較結果に基づいてＶＣＯを制御
するように構成されたＰＬＬ周波数シンセサイザにおい
て、ＶＣＯの出力信号を分周するためのプリスケーラを
複数個設け、これらのプリスケーラをそれぞれ並列接続
したことを特徴とする。ここで、複数個のプリスケーラ
はそれぞれ同一分周数に設定され、またそれぞれＶＣＯ
と位相比較器との間に並列状態に接続される。また、複
数個のプリスケーラはそれぞれ異なる回路構成とされて
もよい。
【０００７】本発明のＰＬＬ周波数シンセサイザは、例
えば、基準信号を発生する基準周波数発生装置と、この
基準信号を分周するリファレンスデバイダと、電圧制御
発振器と、この電圧制御発振器の出力信号をそれぞれ分
周する複数個の同一分周数のプリスケーラと、前記リフ
ァレンスデバイダの出力信号と前記複数のプリスケーラ
の各分周信号とを比較する位相比較器と、この位相比較
の出力に応じた信号を出力して前記電圧制御発振器の制
御電圧を出力する手段とを備える。
えば、基準信号を発生する基準周波数発生装置と、この
基準信号を分周するリファレンスデバイダと、電圧制御
発振器と、この電圧制御発振器の出力信号をそれぞれ分
周する複数個の同一分周数のプリスケーラと、前記リフ
ァレンスデバイダの出力信号と前記複数のプリスケーラ
の各分周信号とを比較する位相比較器と、この位相比較
の出力に応じた信号を出力して前記電圧制御発振器の制
御電圧を出力する手段とを備える。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の一実施形態のブロッ
ク回路図であり、図３の従来構造と等価な部分には同一
符号を付してある。基準周波数発生装置１より発生され
た基準信号はリファレンスディバイダ２により分周さ
れ、位相比較器３の一方の入力端に入力される。一方、
ＶＣＯ６はＬＰＦ５からの出力信号の電圧値に応じた周
波数の出力信号を発生し、出力端子８から出力される。
また、前記ＶＣＯ６の出力端と前記位相比較器３の他方
の入力端との間には２個のプリスケレーラ７１，７２を
含む２つの帰還経路が並列に接続されており、前記ＶＣ
Ｏ６からの出力信号の一部はこれらの帰還経路を分岐さ
れた状態で通過され、それぞれプリスケーラ７１および
７２において分周される。ここで、詳細な説明は省略す
るが、両プリスケーラ７１，７２は同一の分周数のもの
が用いられており、またここでは同一回路構成のものが
用いられている。
参照して説明する。図１は本発明の一実施形態のブロッ
ク回路図であり、図３の従来構造と等価な部分には同一
符号を付してある。基準周波数発生装置１より発生され
た基準信号はリファレンスディバイダ２により分周さ
れ、位相比較器３の一方の入力端に入力される。一方、
ＶＣＯ６はＬＰＦ５からの出力信号の電圧値に応じた周
波数の出力信号を発生し、出力端子８から出力される。
また、前記ＶＣＯ６の出力端と前記位相比較器３の他方
の入力端との間には２個のプリスケレーラ７１，７２を
含む２つの帰還経路が並列に接続されており、前記ＶＣ
Ｏ６からの出力信号の一部はこれらの帰還経路を分岐さ
れた状態で通過され、それぞれプリスケーラ７１および
７２において分周される。ここで、詳細な説明は省略す
るが、両プリスケーラ７１，７２は同一の分周数のもの
が用いられており、またここでは同一回路構成のものが
用いられている。
【０００９】そして、リファレンスディバイダ２で分周
された信号と、これらプリスケーラ７１，７２によって
分周された信号は位相比較器３において比較され、両信
号の周波数差および位相差に比例したパルス信号をチャ
ージポンプ４に出力する。チャージポンプ４は位相比較
器３より出力されるパルス信号に基づいて出力信号をＬ
ＰＦ５に出力する。ＬＰＦ５はチャージポンプ４からの
出力信号を平滑化して高周波成分を除去し、その結果で
ＶＣＯ６を制御する。
された信号と、これらプリスケーラ７１，７２によって
分周された信号は位相比較器３において比較され、両信
号の周波数差および位相差に比例したパルス信号をチャ
ージポンプ４に出力する。チャージポンプ４は位相比較
器３より出力されるパルス信号に基づいて出力信号をＬ
ＰＦ５に出力する。ＬＰＦ５はチャージポンプ４からの
出力信号を平滑化して高周波成分を除去し、その結果で
ＶＣＯ６を制御する。
【００１０】この構成のＰＬＬ周波数シンセサイザによ
れば、ＶＣＯ６の電源電圧や消費電流を増加させずにＰ
ＬＬ系としての出力端子８より出力される信号のレベル
を保つ場合には、必然的にＶＣＯ６からプリスケーラ７
１，７２へ供給される信号はその絶対レベルは小さくな
る。それゆえ、ＶＣＯ６からプリスケーラ７１，７２へ
の帰還経路における外来雑音による影響を受け易くな
る。そして、ＶＣＯ６からプリスケーラ７１，７２の帰
還経路を通る信号が雑音によって周波数および位相を乱
された場合、位相比較器３からチャージポンプ４へ周波
数差および位相差に比例した信号を出力し、チャージポ
ンプ４は前記信号に基づいて出力信号をＬＰＦ５に出力
し、これによりＶＣＯ６の出力周波数や位相が変動され
てしまう。
れば、ＶＣＯ６の電源電圧や消費電流を増加させずにＰ
ＬＬ系としての出力端子８より出力される信号のレベル
を保つ場合には、必然的にＶＣＯ６からプリスケーラ７
１，７２へ供給される信号はその絶対レベルは小さくな
る。それゆえ、ＶＣＯ６からプリスケーラ７１，７２へ
の帰還経路における外来雑音による影響を受け易くな
る。そして、ＶＣＯ６からプリスケーラ７１，７２の帰
還経路を通る信号が雑音によって周波数および位相を乱
された場合、位相比較器３からチャージポンプ４へ周波
数差および位相差に比例した信号を出力し、チャージポ
ンプ４は前記信号に基づいて出力信号をＬＰＦ５に出力
し、これによりＶＣＯ６の出力周波数や位相が変動され
てしまう。
【００１１】しかしながら、この実施形態のようにプリ
スケーラ７１，７２の帰還経路が２つであるため、各帰
還経路においては外来雑音の影響がそれぞれ異なる状態
となり、各帰還経路から位相比較器３の他方の入力端に
入力される信号の周波数や位相もそれぞれ相違される状
態となる。そして、位相比較器３では最も速く到達され
た信号に基づいて基準周波数発生装置１からの信号との
比較を行うことになるため、仮に２つの帰還経路のうち
の一方の帰還経路での外来雑音が他方に比較して小さい
場合には、外来雑音の影響が少ない一方の帰還経路から
の信号との比較を行うことになる。
スケーラ７１，７２の帰還経路が２つであるため、各帰
還経路においては外来雑音の影響がそれぞれ異なる状態
となり、各帰還経路から位相比較器３の他方の入力端に
入力される信号の周波数や位相もそれぞれ相違される状
態となる。そして、位相比較器３では最も速く到達され
た信号に基づいて基準周波数発生装置１からの信号との
比較を行うことになるため、仮に２つの帰還経路のうち
の一方の帰還経路での外来雑音が他方に比較して小さい
場合には、外来雑音の影響が少ない一方の帰還経路から
の信号との比較を行うことになる。
【００１２】これにより、他方の帰還経路での外来雑音
の影響が大きいのにもかかわらず、位相比較器３におけ
る対時間反応性が向上し、その結果ＶＣＯ６の対時間反
応性が向上、すなわちＰＬＬの系としての対時間反応性
が向上することになる。したがって、ＰＬＬ系が定常状
態から外乱によって一時的にＶＣＯの出力信号の周波数
および位相が乱されても、ＰＬＬの系としての対時間反
応性が高くなり、より早く定常状態に戻ることになり、
出力周波数及び位相の安定化を高めることが可能とな
る。
の影響が大きいのにもかかわらず、位相比較器３におけ
る対時間反応性が向上し、その結果ＶＣＯ６の対時間反
応性が向上、すなわちＰＬＬの系としての対時間反応性
が向上することになる。したがって、ＰＬＬ系が定常状
態から外乱によって一時的にＶＣＯの出力信号の周波数
および位相が乱されても、ＰＬＬの系としての対時間反
応性が高くなり、より早く定常状態に戻ることになり、
出力周波数及び位相の安定化を高めることが可能とな
る。
【００１３】図２は前記実施形態の応用例を示すブロッ
ク図であり、図１と同一部分には同一符号を付してあ
る。ここでは、プリスケーラ７３を付設してプリスケー
ラ７１，７３と共に３つの並列な帰還経路を構成してい
る。この場合でも、プリスケーラ７３はプリスケーラ７
１，７２と同じ分周数のものが用いられる。このよう
に、帰還経路を３つにすることで、外来雑音の影響が少
ない帰還経路を得る確率がより高いものになり、位相比
較器３における対時間反応性をより向上することが可能
となる。ただし、帰還経路の数を多くすると、その分各
帰還経路における信号レベルが低下されるため、外来雑
音による影響が相対的に大きくなることは否めないた
め、その数は出力信号のレベルに応じて適切に設定する
必要がある。
ク図であり、図１と同一部分には同一符号を付してあ
る。ここでは、プリスケーラ７３を付設してプリスケー
ラ７１，７３と共に３つの並列な帰還経路を構成してい
る。この場合でも、プリスケーラ７３はプリスケーラ７
１，７２と同じ分周数のものが用いられる。このよう
に、帰還経路を３つにすることで、外来雑音の影響が少
ない帰還経路を得る確率がより高いものになり、位相比
較器３における対時間反応性をより向上することが可能
となる。ただし、帰還経路の数を多くすると、その分各
帰還経路における信号レベルが低下されるため、外来雑
音による影響が相対的に大きくなることは否めないた
め、その数は出力信号のレベルに応じて適切に設定する
必要がある。
【００１４】また、この実施形態では、プリスケーラ７
３を含む各帰還経路にスイッチ９を設けている。このス
イッチ９は通常はオフさせて図１に示したＰＬＬ系の動
作を行っており、プリスケーラ７１，７２によるＰＬＬ
系でも出力周波数や位相の安定度が十分ではないとき
に、スイッチ９をオンしてプリスケーラ７３の帰還経路
をプリスケーラ７１，７２の帰還経路に並列接続させる
ことで、出力周波数や位相の安定化を高めるようにする
ことができる。
３を含む各帰還経路にスイッチ９を設けている。このス
イッチ９は通常はオフさせて図１に示したＰＬＬ系の動
作を行っており、プリスケーラ７１，７２によるＰＬＬ
系でも出力周波数や位相の安定度が十分ではないとき
に、スイッチ９をオンしてプリスケーラ７３の帰還経路
をプリスケーラ７１，７２の帰還経路に並列接続させる
ことで、出力周波数や位相の安定化を高めるようにする
ことができる。
【００１５】なお、前記実施形態では、複数個のプリス
ケーラは同一分周数で同一回路構成のものを用いている
が、それぞれの回路構成を相違させることで、各帰還経
路における外来雑音の影響の程度を積極的に相違させ、
位相比較器ないしＶＣＯにおける対時間反応性を向上さ
せるようにしてもよい。
ケーラは同一分周数で同一回路構成のものを用いている
が、それぞれの回路構成を相違させることで、各帰還経
路における外来雑音の影響の程度を積極的に相違させ、
位相比較器ないしＶＣＯにおける対時間反応性を向上さ
せるようにしてもよい。
【００１６】
【発明の効果】以上説明したように本発明は、ＶＣＯの
出力を位相比較に帰還する帰還経路として複数のプリス
ケーラからなる複数の帰還経路を設けているので、ＰＬ
Ｌが定常状態にあった場合にプリスケーラの帰還経路が
外来雑音により影響を受けたとしても、影響の最も少な
い信号が位相比較器に入力されてＰＬＬ動作が行われる
ため、ＶＣＯの対時間応答性が実質的に向上され、ＰＬ
Ｌの系としての出力が短時間で定常状態に戻ることがで
きる。これにより、外部雑音に対して安定性の高いＰＬ
Ｌ周波数シンセサイザの構成が可能になるという効果が
得られる。
出力を位相比較に帰還する帰還経路として複数のプリス
ケーラからなる複数の帰還経路を設けているので、ＰＬ
Ｌが定常状態にあった場合にプリスケーラの帰還経路が
外来雑音により影響を受けたとしても、影響の最も少な
い信号が位相比較器に入力されてＰＬＬ動作が行われる
ため、ＶＣＯの対時間応答性が実質的に向上され、ＰＬ
Ｌの系としての出力が短時間で定常状態に戻ることがで
きる。これにより、外部雑音に対して安定性の高いＰＬ
Ｌ周波数シンセサイザの構成が可能になるという効果が
得られる。
【図１】本発明の第１の実施形態のブロック回路図であ
る。
る。
【図２】本発明の第２の実施形態のブロック回路図であ
る。
る。
【図３】従来のＰＬＬ周波数シンセサイザの一例のブロ
ック回路図である。
ック回路図である。
１ 基準周波数発生装置 ２ リファレンスデバイダ ３ 位相比較器 ４ チャージポンプ ５ ＬＰＦ ６ ＶＣＯ ７（７１〜７３） プリスケーラ ８ 出力端子 ９ スイッチ
Claims (5)
- 【請求項１】 電圧制御発振器の出力信号を分周した信
号と、基準周波数信号とを位相比較器において比較し、
その比較結果に基づいて前記電圧制御発振器を制御する
ように構成されたＰＬＬ周波数シンセサイザにおいて、
前記電圧制御発振器の出力信号を分周するためのプリス
ケーラを複数個設け、これらのプリスケーラをそれぞれ
並列接続したことを特徴とするＰＬＬ周波数シンセサイ
ザ。 - 【請求項２】 複数個のプリスケーラはそれぞれ同一分
周数に設定されてなる請求項１のＰＬＬ周波数シンセサ
イザ。 - 【請求項３】 複数個のプリスケーラはそれぞれ電圧制
御発振器と位相比較器との間に並列状態に接続されてな
る請求項１または２のＰＬＬ周波数シンセサイザ。 - 【請求項４】 複数個のプリスケーラはそれぞれ異なる
回路構成とされてなる請求項１ないし３のいずれかのＰ
ＬＬ周波数シンセサイザ。 - 【請求項５】 基準信号を発生する基準周波数発生装置
と、この基準信号を分周するリファレンスデバイダと、
電圧制御発振器と、この電圧制御発振器の出力信号をそ
れぞれ分周する複数個の同一分周数のプリスケーラと、
前記リファレンスデバイダの出力信号と前記複数のプリ
スケーラの各分周信号とを比較する位相比較器と、この
位相比較の出力に応じた信号を出力して前記電圧制御発
振器の制御電圧を出力する手段とを備えることを特徴と
するＰＬＬ周波数シンセサイザ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011577A JP2830815B2 (ja) | 1996-01-26 | 1996-01-26 | Ｐｌｌ周波数シンセサイザ |
| US08/788,653 US5796311A (en) | 1996-01-26 | 1997-01-24 | Phase-locked loop circuit |
| GB9701630A GB2309601B (en) | 1996-01-26 | 1997-01-27 | Phase-locked loop circuit |
| AU12351/97A AU709933B2 (en) | 1996-01-26 | 1997-01-28 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011577A JP2830815B2 (ja) | 1996-01-26 | 1996-01-26 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205363A true JPH09205363A (ja) | 1997-08-05 |
| JP2830815B2 JP2830815B2 (ja) | 1998-12-02 |
Family
ID=11781780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8011577A Expired - Fee Related JP2830815B2 (ja) | 1996-01-26 | 1996-01-26 | Ｐｌｌ周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5796311A (ja) |
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