JPH09181292A - 固体撮像素子とその駆動方法 - Google Patents
固体撮像素子とその駆動方法Info
- Publication number
- JPH09181292A JPH09181292A JP7341525A JP34152595A JPH09181292A JP H09181292 A JPH09181292 A JP H09181292A JP 7341525 A JP7341525 A JP 7341525A JP 34152595 A JP34152595 A JP 34152595A JP H09181292 A JPH09181292 A JP H09181292A
- Authority
- JP
- Japan
- Prior art keywords
- vertical ccd
- ccd register
- type region
- vertical
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】フォトダイオードで光電変換された信号電荷
を、蓄積するときに垂直レジスタで発生する暗電流を抑
制し、ＳＮ比にすぐれた固体撮像素子を提供することを
目的とする。 【解決手段】トランスファゲート２を介してフォトダイ
オード１と接続された撮像部の垂直ＣＣＤレジスタ３−
１の後段に、蓄積部の垂直レジスタ３２が配置されたフ
レームインターライン転送型固体撮像素子に於て、４電
極分の垂直ＣＣＤレジスタを１周期としその内連続する
２電極分の垂直ＣＣＤレジスタと接続した接合ゲート６
が形成されている。
を、蓄積するときに垂直レジスタで発生する暗電流を抑
制し、ＳＮ比にすぐれた固体撮像素子を提供することを
目的とする。 【解決手段】トランスファゲート２を介してフォトダイ
オード１と接続された撮像部の垂直ＣＣＤレジスタ３−
１の後段に、蓄積部の垂直レジスタ３２が配置されたフ
レームインターライン転送型固体撮像素子に於て、４電
極分の垂直ＣＣＤレジスタを１周期としその内連続する
２電極分の垂直ＣＣＤレジスタと接続した接合ゲート６
が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は電荷転送素子（ＣＣ
Ｄ）を用いた固体撮像素子とその駆動方法に関し、特に
撮像部と蓄積部とを有する、いわゆるフレームインター
ライン転送型（ＦＩＴ型）の固体撮像素子とその駆動方
法に関する。
Ｄ）を用いた固体撮像素子とその駆動方法に関し、特に
撮像部と蓄積部とを有する、いわゆるフレームインター
ライン転送型（ＦＩＴ型）の固体撮像素子とその駆動方
法に関する。
【０００２】
【従来の技術】図９は従来のＦＩＴ型のＣＣＤ固体撮像
素子の概略構成図である。同図において、１はフォトダ
イオード、２はトランスファゲート、３−１は撮像部Ｉ
の垂直ＣＣＤレジスタ、３−２は蓄積部の垂直ＣＣＤレ
ジスタ、４は水平レジスタ、５は出力部である。垂直レ
ジスタ３−１，３−２の転送電極群にはそれぞれφＶI1
〜Ｖ14およびφＶM1〜M4の４相パルスが印加される。こ
こでは転送電極には符号をふらず、駆動パルスで表示す
ることにする。
素子の概略構成図である。同図において、１はフォトダ
イオード、２はトランスファゲート、３−１は撮像部Ｉ
の垂直ＣＣＤレジスタ、３−２は蓄積部の垂直ＣＣＤレ
ジスタ、４は水平レジスタ、５は出力部である。垂直レ
ジスタ３−１，３−２の転送電極群にはそれぞれφＶI1
〜Ｖ14およびφＶM1〜M4の４相パルスが印加される。こ
こでは転送電極には符号をふらず、駆動パルスで表示す
ることにする。
【０００３】図１０に図９のＦＩＴ型のＣＣＤ固体撮像
素子の駆動パルス波形を示す。ここで蓄積部の垂直ＣＣ
Ｄレジスタの転送電極に印加する４相パルスの１つφＶ
M1を代表として示してある。又、図１１（ａ）に垂直ブ
ランキング期間ＴVBLK中の高速転送時（Ｔ1 ，Ｔ3 ）の
転送パルスを、図１１（ｂ）に垂直有効期間Ｔf1，Ｔf2
中の転送パルスを示す。なお、フォトダイオードからの
読み出し期間Ｔ2 中のφＶM1〜φＶM4は、読み出しパル
スがないことを除けばそれぞれφＶI1〜φＶI4と同じで
ある。
素子の駆動パルス波形を示す。ここで蓄積部の垂直ＣＣ
Ｄレジスタの転送電極に印加する４相パルスの１つφＶ
M1を代表として示してある。又、図１１（ａ）に垂直ブ
ランキング期間ＴVBLK中の高速転送時（Ｔ1 ，Ｔ3 ）の
転送パルスを、図１１（ｂ）に垂直有効期間Ｔf1，Ｔf2
中の転送パルスを示す。なお、フォトダイオードからの
読み出し期間Ｔ2 中のφＶM1〜φＶM4は、読み出しパル
スがないことを除けばそれぞれφＶI1〜φＶI4と同じで
ある。
【０００４】まず、垂直ブランキング期間ＴVBLK中の期
間Ｔ１において、垂直レジスタ内のスミアなどの不要電
荷を５００ｋＨｚ〜２ＭＨｚ程度の高速周波数で水平レ
ジスタ方向に転送し、蓄積部Ｍの垂直ＣＣＤレジスタ３
−２内の不要電荷を掃き出すと共に、撮像部Ｉの垂直Ｃ
ＣＤレジスタ３−１内の不要電荷を蓄積部Ｍの垂直ＣＣ
Ｄレジスタ３−２に転送する。次に、期間Ｔ２で、撮像
部のφＶI1電極に電荷転送時よりも高い電圧のパルス
（読み出しパルス）を印加することによって、所定期間
中にフォトダイオード１で入射光量に応じて光電変換さ
れ蓄積された信号電荷を、トランスファゲート２を通し
て対応する垂直ＣＣＤレジスタ３−１に読みだし、同時
にフォトダイオード１の電位を初期値にリセットする。
次に期間Ｔ３で、フォトダイオード１から撮像部Ｉの垂
直ＣＣＤレジスタ３−１に読みだされた信号電荷は、や
はり５００ｋＨｚ〜２ＭＨｚ程度の高速周波数で蓄積部
Ｍの垂直ＣＣＤレジスタ３−２に転送される。この時蓄
積部の垂直ＣＣＤレジスタに蓄積されていた不要電荷
は、水平ＣＣＤレジスタ４に掃き出される。その後垂直
有効期間Ｔf1，Ｔf2の水平ブランキング期間内に信号電
荷は蓄積部の垂直ＣＣＤレジスタ内をテレビジョン方式
に応じた周波数で転送され、水平１列分づつの信号電荷
が並列に水平ＣＣＤレジスタ４に送り込まれる。そし
て、有効映像期間（水平転送期間）に水平ＣＣＤレジス
タ４内を転送された信号電荷は、出力部５で電圧に変換
され時系列の映像信号として外部に取り出される。
間Ｔ１において、垂直レジスタ内のスミアなどの不要電
荷を５００ｋＨｚ〜２ＭＨｚ程度の高速周波数で水平レ
ジスタ方向に転送し、蓄積部Ｍの垂直ＣＣＤレジスタ３
−２内の不要電荷を掃き出すと共に、撮像部Ｉの垂直Ｃ
ＣＤレジスタ３−１内の不要電荷を蓄積部Ｍの垂直ＣＣ
Ｄレジスタ３−２に転送する。次に、期間Ｔ２で、撮像
部のφＶI1電極に電荷転送時よりも高い電圧のパルス
（読み出しパルス）を印加することによって、所定期間
中にフォトダイオード１で入射光量に応じて光電変換さ
れ蓄積された信号電荷を、トランスファゲート２を通し
て対応する垂直ＣＣＤレジスタ３−１に読みだし、同時
にフォトダイオード１の電位を初期値にリセットする。
次に期間Ｔ３で、フォトダイオード１から撮像部Ｉの垂
直ＣＣＤレジスタ３−１に読みだされた信号電荷は、や
はり５００ｋＨｚ〜２ＭＨｚ程度の高速周波数で蓄積部
Ｍの垂直ＣＣＤレジスタ３−２に転送される。この時蓄
積部の垂直ＣＣＤレジスタに蓄積されていた不要電荷
は、水平ＣＣＤレジスタ４に掃き出される。その後垂直
有効期間Ｔf1，Ｔf2の水平ブランキング期間内に信号電
荷は蓄積部の垂直ＣＣＤレジスタ内をテレビジョン方式
に応じた周波数で転送され、水平１列分づつの信号電荷
が並列に水平ＣＣＤレジスタ４に送り込まれる。そし
て、有効映像期間（水平転送期間）に水平ＣＣＤレジス
タ４内を転送された信号電荷は、出力部５で電圧に変換
され時系列の映像信号として外部に取り出される。
【０００５】
【発明が解決しようとする課題】図９に示したＦＩＴ型
のＣＣＤ撮像素子では蓄積部に信号電荷を転送した後、
垂直レジスタ３−２のポテンシャル井戸に電荷を蓄積し
ておく。このポテンシャル井戸部のシリコン表面電位は
蓄積状態にピンニングされていないので暗電流が発生
し、画像のＳＮ比を劣化させる欠点がある。
のＣＣＤ撮像素子では蓄積部に信号電荷を転送した後、
垂直レジスタ３−２のポテンシャル井戸に電荷を蓄積し
ておく。このポテンシャル井戸部のシリコン表面電位は
蓄積状態にピンニングされていないので暗電流が発生
し、画像のＳＮ比を劣化させる欠点がある。
【０００６】本発明の目的は、上述の従来例の欠点を除
去して、暗電流の低いＦＩＴ型のＣＣＤ撮像素子を提供
することである。
去して、暗電流の低いＦＩＴ型のＣＣＤ撮像素子を提供
することである。
【０００７】
【課題を解決するための手段】本発明の固体撮像素子
は、複数の光電変換素子及び前記各光電変換素子からそ
れぞれ信号電荷を受取り列方向に転送する第１の多相パ
ルスで駆動される第１の垂直ＣＣＤレジスタでなる画素
列を複数並列配置した撮像部と、前記各第１の垂直ＣＣ
Ｄレジスタに対応してそれぞれ設けられた前記第１の多
相パルスと同一相数の第２の多相パルスで駆動される第
２の垂直ＣＣＤレジスタを含む蓄積部と、前記蓄積部か
ら信号電荷を受取り行方向に転送する水平ＣＣＤレジス
タとを有し、前記第２の垂直ＣＣＤレジスタの前記第２
の多相パルスが印加される一組の転送電極当りに、半導
体基板の表面部の第１導電型領域の表面部に選択的に設
けられた第１の第２導電型領域及び前記第１の第２導電
型領域の表面部に設けられた第１の第１導電型拡散層で
なり、前記第２の垂直ＣＣＤレジスタと連結する接合ゲ
ートを有するというものである。
は、複数の光電変換素子及び前記各光電変換素子からそ
れぞれ信号電荷を受取り列方向に転送する第１の多相パ
ルスで駆動される第１の垂直ＣＣＤレジスタでなる画素
列を複数並列配置した撮像部と、前記各第１の垂直ＣＣ
Ｄレジスタに対応してそれぞれ設けられた前記第１の多
相パルスと同一相数の第２の多相パルスで駆動される第
２の垂直ＣＣＤレジスタを含む蓄積部と、前記蓄積部か
ら信号電荷を受取り行方向に転送する水平ＣＣＤレジス
タとを有し、前記第２の垂直ＣＣＤレジスタの前記第２
の多相パルスが印加される一組の転送電極当りに、半導
体基板の表面部の第１導電型領域の表面部に選択的に設
けられた第１の第２導電型領域及び前記第１の第２導電
型領域の表面部に設けられた第１の第１導電型拡散層で
なり、前記第２の垂直ＣＣＤレジスタと連結する接合ゲ
ートを有するというものである。
【０００８】ここで、第１の垂直ＣＣＤレジスタ及び第
２の垂直ＣＣＤレジスタが半導体基板の表面部の第１導
電型領域の表面部に選択的に設けられた第２の第２導電
型領域でなる埋込みチャネルを有し、光電変換素子が前
記第１導電型領域の表面部に前記第１の垂直ＣＣＤレジ
スタの埋込みチャネルに近接して選択的に設けられた第
３の第２導電型領域及び前記第３の第２導電型領域の表
面部に形成された第２の第１導電型拡散層を有している
ものとすることができる。
２の垂直ＣＣＤレジスタが半導体基板の表面部の第１導
電型領域の表面部に選択的に設けられた第２の第２導電
型領域でなる埋込みチャネルを有し、光電変換素子が前
記第１導電型領域の表面部に前記第１の垂直ＣＣＤレジ
スタの埋込みチャネルに近接して選択的に設けられた第
３の第２導電型領域及び前記第３の第２導電型領域の表
面部に形成された第２の第１導電型拡散層を有している
ものとすることができる。
【０００９】又、本発明の固体撮像素子の駆動方法は、
この固体撮像素子を垂直ブランキング期間に第１の第２
導電型領域の電位を第２の垂直ＣＣＤレジスタの転送チ
ャネルの電位より高くして第１の垂直ＣＣＤレジスタか
ら第２の垂直ＣＣＤレジスタへ信号電荷を高速転送し、
水平転送期間に前記第１の第２導電型領域の電位を前記
第２の垂直ＣＣＤレジスタの転送チャネルの電位より低
くして信号電荷を接合ゲートに蓄積するとともに前記転
送チャネルの表面部を蓄積状態に保ち、水平ブランキン
グ期間に前記接合ゲート及び前記第２の垂直ＣＣＤレジ
スタを介して信号電荷を順次水平ＣＣＤレジスタへ転送
するというものである。
この固体撮像素子を垂直ブランキング期間に第１の第２
導電型領域の電位を第２の垂直ＣＣＤレジスタの転送チ
ャネルの電位より高くして第１の垂直ＣＣＤレジスタか
ら第２の垂直ＣＣＤレジスタへ信号電荷を高速転送し、
水平転送期間に前記第１の第２導電型領域の電位を前記
第２の垂直ＣＣＤレジスタの転送チャネルの電位より低
くして信号電荷を接合ゲートに蓄積するとともに前記転
送チャネルの表面部を蓄積状態に保ち、水平ブランキン
グ期間に前記接合ゲート及び前記第２の垂直ＣＣＤレジ
スタを介して信号電荷を順次水平ＣＣＤレジスタへ転送
するというものである。
【００１０】信号電荷が蓄積される接合ゲートの第１の
第１導電型拡散層の表面部が蓄積状態となるようにピン
ニングできるので蓄積期間中の暗電流の発生を抑制でき
る。
第１導電型拡散層の表面部が蓄積状態となるようにピン
ニングできるので蓄積期間中の暗電流の発生を抑制でき
る。
【００１１】
【発明の実施の形態】図１は本発明固体撮像素子の第１
の実施の形態を示す概略構成図、図２（ａ）は撮像部の
画素を示す平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ線
断面図、図３（ａ）は蓄積部を示す平面図、図３（ｂ）
は図３（ａ）のＸ−Ｘ線断面図である。
の実施の形態を示す概略構成図、図２（ａ）は撮像部の
画素を示す平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ線
断面図、図３（ａ）は蓄積部を示す平面図、図３（ｂ）
は図３（ａ）のＸ−Ｘ線断面図である。
【００１２】本実施の形態は、複数の光電変換素子（フ
ォトダイオード１）及び各光電変換素子（１）からそれ
ぞれ信号電荷を受取り列方向に転送する第１の４相パル
スφＶI1〜φＶI4で駆動される第１の垂直ＣＣＤレジス
タ３−１でなる画素列を複数並列配置した撮像部Ｉと、
各第１の垂直ＣＣＤレジスタ３−１に対応してそれぞれ
設けられた第１の４相パルスと同一相数の第２の４相パ
ルスφＶM1〜φＶM4で駆動される第２の垂直ＣＣＤレジ
スタ３−２を含む蓄積部Ｍと、蓄積部Ｍから信号電荷を
受取り行方向に転送する水平ＣＣＤレジスタ４とを有
し、第２の垂直ＣＣＤレジスタ３−２の第２の４相パル
スφＶM1〜φＶM4が印加される一組の転送電極１９−２
Ｍ（φＶM1），１９−１Ｍ（φＶM2），１９−２Ｍ（φ
ＶM3），１９−１Ｍ（φＶM4）当りに、Ｎ型シリコン基
板１１の表面部のＰ型領域（Ｐ型ウェル１２）の表面部
に選択的に設けられた第１のＮ型領域２３及び第１のＮ
型領域２３の表面部に設けられた第１のＰ+ 型拡散層２
４でなり、第２の垂直ＣＣＤレジスタ３−２の埋込チャ
ネル（１３）と連結する接合ゲートを有し、更に、第１
の垂直ＣＣＤレジスタ３−１及び第２の垂直ＣＣＤレジ
スタ３−２がＮ型シリコン基板１１の表面部のＰ型領域
（１２）の表面部に選択的に設けられた第２のＮ型領域
１３でなる埋込みチャネルを有し、光電変換素子（１）
がＰ型領域（１２）の表面部に第１の垂直ＣＣＤレジス
タ３−１の埋込みチャネル（１３）に近接して選択的に
設けられた第３のＮ型領域１４及び第３のＮ型領域１３
の表面部に形成された第２のＰ+ 型拡散層１５を有して
いるというものである。なお、トランスファゲート２
は、Ｐ型拡散層でなるトランスファゲート領域１７と、
φＶI2又はφＶI4が印加される転送電極１９−２Ｉの張
り出し部とで構成される。転送ゲート電極１９−１Ｉ，
１９−１Ｍはシリコン基板の表面をゲート酸化膜１８を
介して被覆する例えば１層目のポリシリコン膜でなり、
転送ゲート電極１９−２Ｉ，１９−２Ｍは同様に例えば
２層目のポリシリコン膜でなる。２０はこれらのポリシ
リコン膜を被覆する絶縁膜，２１は開口２２を有する遮
光膜，１６は素子分離領域（Ｐ+ 型チャネルストッ
パ），２６はアルミニウム膜などでなる接合ゲート配線
でコンタクト孔２５で第のＰ+ 型拡散層２４と接触し、
駆動パルスφＶJ が印加される。なお、蓄積部は図示し
ない遮光膜（接合ゲート配線２６と同様に形成され、こ
れと分離されたアルミニウム膜など）を有している。な
お、フォトダイオードの第３のＮ型領域１４と接合ゲー
トの第１のＮ型領域２３とは同時に形成することがで
き、第１のＰ+ 型拡散層２４と第２のＰ+ 型拡散層１５
とは同時に形成することができる。撮像部のデバイス構
造はごく普通のＦＩＴ型のＣＣＤ固体撮像素子と同じで
あり、接合ゲートをこの撮像部の形成と同一工程で形成
しうることは以上の説明から明らかであろう。
ォトダイオード１）及び各光電変換素子（１）からそれ
ぞれ信号電荷を受取り列方向に転送する第１の４相パル
スφＶI1〜φＶI4で駆動される第１の垂直ＣＣＤレジス
タ３−１でなる画素列を複数並列配置した撮像部Ｉと、
各第１の垂直ＣＣＤレジスタ３−１に対応してそれぞれ
設けられた第１の４相パルスと同一相数の第２の４相パ
ルスφＶM1〜φＶM4で駆動される第２の垂直ＣＣＤレジ
スタ３−２を含む蓄積部Ｍと、蓄積部Ｍから信号電荷を
受取り行方向に転送する水平ＣＣＤレジスタ４とを有
し、第２の垂直ＣＣＤレジスタ３−２の第２の４相パル
スφＶM1〜φＶM4が印加される一組の転送電極１９−２
Ｍ（φＶM1），１９−１Ｍ（φＶM2），１９−２Ｍ（φ
ＶM3），１９−１Ｍ（φＶM4）当りに、Ｎ型シリコン基
板１１の表面部のＰ型領域（Ｐ型ウェル１２）の表面部
に選択的に設けられた第１のＮ型領域２３及び第１のＮ
型領域２３の表面部に設けられた第１のＰ+ 型拡散層２
４でなり、第２の垂直ＣＣＤレジスタ３−２の埋込チャ
ネル（１３）と連結する接合ゲートを有し、更に、第１
の垂直ＣＣＤレジスタ３−１及び第２の垂直ＣＣＤレジ
スタ３−２がＮ型シリコン基板１１の表面部のＰ型領域
（１２）の表面部に選択的に設けられた第２のＮ型領域
１３でなる埋込みチャネルを有し、光電変換素子（１）
がＰ型領域（１２）の表面部に第１の垂直ＣＣＤレジス
タ３−１の埋込みチャネル（１３）に近接して選択的に
設けられた第３のＮ型領域１４及び第３のＮ型領域１３
の表面部に形成された第２のＰ+ 型拡散層１５を有して
いるというものである。なお、トランスファゲート２
は、Ｐ型拡散層でなるトランスファゲート領域１７と、
φＶI2又はφＶI4が印加される転送電極１９−２Ｉの張
り出し部とで構成される。転送ゲート電極１９−１Ｉ，
１９−１Ｍはシリコン基板の表面をゲート酸化膜１８を
介して被覆する例えば１層目のポリシリコン膜でなり、
転送ゲート電極１９−２Ｉ，１９−２Ｍは同様に例えば
２層目のポリシリコン膜でなる。２０はこれらのポリシ
リコン膜を被覆する絶縁膜，２１は開口２２を有する遮
光膜，１６は素子分離領域（Ｐ+ 型チャネルストッ
パ），２６はアルミニウム膜などでなる接合ゲート配線
でコンタクト孔２５で第のＰ+ 型拡散層２４と接触し、
駆動パルスφＶJ が印加される。なお、蓄積部は図示し
ない遮光膜（接合ゲート配線２６と同様に形成され、こ
れと分離されたアルミニウム膜など）を有している。な
お、フォトダイオードの第３のＮ型領域１４と接合ゲー
トの第１のＮ型領域２３とは同時に形成することがで
き、第１のＰ+ 型拡散層２４と第２のＰ+ 型拡散層１５
とは同時に形成することができる。撮像部のデバイス構
造はごく普通のＦＩＴ型のＣＣＤ固体撮像素子と同じで
あり、接合ゲートをこの撮像部の形成と同一工程で形成
しうることは以上の説明から明らかであろう。
【００１３】次に本発明の固体撮像素子の駆動方法の第
１の実施の形態について説明する。
１の実施の形態について説明する。
【００１４】図４は図１〜図３に示す固体撮像素子の駆
動パルス波形図、図５は水平ブランキング期間の垂直転
送パルスの詳細を示す信号波形図である。
動パルス波形図、図５は水平ブランキング期間の垂直転
送パルスの詳細を示す信号波形図である。
【００１５】φＶI1〜φＶI4は撮像部の垂直ＣＣＤレジ
スタ３−１の転送電極に印加する４相のパルスを示し、
φＶM1は蓄積部の垂直ＣＣＤレジスタ３−２の転送電極
に印加する４相パルスの１つを示し、φＶJ は接合ゲー
トへ印加するパルスを示している。垂直ブランキング期
間の期間Ｔ１〜Ｔ３の間、φＶI1〜φＶI4，φＶM1〜φ
ＶM4は図１１（ａ）に示した通りのパルスとし、φＶJ
を“Ｌ”レベル電圧にして第１のＰ+ 型拡散層２４に印
加し、これと逆バイアス状態にある第１のＮ型領域２３
の電位を第２の垂直ＣＣＤレジスタ３−２の埋込チャネ
ル（１３）の電位より低くする。これにより接合ゲート
を第２の垂直ＣＣＤレジスタとを電気的に分離する。
スタ３−１の転送電極に印加する４相のパルスを示し、
φＶM1は蓄積部の垂直ＣＣＤレジスタ３−２の転送電極
に印加する４相パルスの１つを示し、φＶJ は接合ゲー
トへ印加するパルスを示している。垂直ブランキング期
間の期間Ｔ１〜Ｔ３の間、φＶI1〜φＶI4，φＶM1〜φ
ＶM4は図１１（ａ）に示した通りのパルスとし、φＶJ
を“Ｌ”レベル電圧にして第１のＰ+ 型拡散層２４に印
加し、これと逆バイアス状態にある第１のＮ型領域２３
の電位を第２の垂直ＣＣＤレジスタ３−２の埋込チャネ
ル（１３）の電位より低くする。これにより接合ゲート
を第２の垂直ＣＣＤレジスタとを電気的に分離する。
【００１６】撮像部の垂直ＣＣＤレジスタ３−１の不要
電荷の掃き出し時と、フォトダイオードから読み出した
奇数行（又は偶数行）の信号電荷を蓄積部への転送時と
には、従来例と同様に垂直ＣＣＤレジスタのみを使用し
ている。従来例の動作と異なる点は、期間Ｔ４で接合ゲ
ートに“Ｈ”レベルの電圧を印加して第１のＰ+ 型拡散
層２４と逆バイアス状態にある第１のＮ型領域２３の電
位を埋込チャネル（１３）の電位より高くする。これに
より、蓄積部の垂直ＣＣＤレジスタ３−２にある信号電
荷を接合ゲート下へ転送して蓄積し、垂直有効期間Ｔf1
（又はＴf2）において、信号電荷は蓄積部の垂直ＣＣＤ
レジスタと接合ゲートを介してテレビジョン方式に応じ
た周波数で転送され、水平列分づつの信号電荷が並列に
水平ＣＣＤレジスタ４に送り込まれる点である。そし
て、水平ＣＣＤレジスタ４内を転送された信号電荷は、
出力部５で電圧に変換され時系列の映像信号として外部
に取り出される。
電荷の掃き出し時と、フォトダイオードから読み出した
奇数行（又は偶数行）の信号電荷を蓄積部への転送時と
には、従来例と同様に垂直ＣＣＤレジスタのみを使用し
ている。従来例の動作と異なる点は、期間Ｔ４で接合ゲ
ートに“Ｈ”レベルの電圧を印加して第１のＰ+ 型拡散
層２４と逆バイアス状態にある第１のＮ型領域２３の電
位を埋込チャネル（１３）の電位より高くする。これに
より、蓄積部の垂直ＣＣＤレジスタ３−２にある信号電
荷を接合ゲート下へ転送して蓄積し、垂直有効期間Ｔf1
（又はＴf2）において、信号電荷は蓄積部の垂直ＣＣＤ
レジスタと接合ゲートを介してテレビジョン方式に応じ
た周波数で転送され、水平列分づつの信号電荷が並列に
水平ＣＣＤレジスタ４に送り込まれる点である。そし
て、水平ＣＣＤレジスタ４内を転送された信号電荷は、
出力部５で電圧に変換され時系列の映像信号として外部
に取り出される。
【００１７】図５は垂直有効期間内の水平ブランキング
期間での蓄積部の垂直ＣＣＤレジスタの４つの転送電極
と接合ゲート間の電荷転送について具体的に示してい
る。図中丸印は信号電荷を表し、矢印は時間と共に電荷
が移動していく様子を示している。蓄積部ではφＶM1〜
φＶM4とφＶJ の５相駆動で、電荷の移動は水平ブラン
キング期間中に行なわれるがそれ以外は接合ゲート下に
信号電荷が蓄積されている。この接合ゲートの酸化シリ
コン／シリコン界面には多数キャリアであるホールが多
数存在するので、界面準位を介して暗電流は発生しな
い。この状況はピン止めされたフォトダイオードと同様
である。この時垂直ＣＣＤレジスタの電位を低くしてシ
リコン表面を蓄積状態に設定できるので、酸化シリコン
膜／シリコン界面にはホールが多数存在し界面準位を介
した暗電流の発生は抑えられる。この接合ゲートに電荷
が蓄積されていない状態でまずφＶM1が“Ｈ”レベルに
なると電荷はφＶM1が印加されている転送電極下の埋込
チャネル（１３）へ流れ込み、次にφＶJ が“Ｌ”レベ
ルになって接合ゲートが閉じと同時にφＶM2が“Ｈ”レ
ベルになると、電荷の一部はその下流のφＶM2が印加さ
れている転送電極下に移り、φＶM1が“Ｌ”レベルにな
ったところでこの電荷の移動が終る。同時にφＶM3が
“Ｈ”レベルになると、電荷の一部はφＶM3が印加され
ている転送電極下に移り、φＶM2が“Ｌ”レベルになっ
たところでこの電荷の移動が終る。同時にφＶM4が
“Ｈ”レベルになると、電荷の一部はφＶM4が印加され
ている転送電極下へ移り、φＶM3が“Ｌ”レベルになっ
たところでこの電荷の移動が終る。同時にφＶJ が
“Ｈ”となると電荷は接合ゲートに移動し始めφＶM4が
“Ｌ”になったところでこの移動が終る。このようにし
て順次に第２の垂直ＣＣＤレジスタを転送され水平ＣＣ
Ｄレジスタへ移る。この蓄積部の垂直ＣＣＤレジスタ、
接合ゲートによる電荷の転送期間には、撮像部の垂直Ｃ
ＣＤレジスタは従来例と全く同様に、第２の垂直ＣＣＤ
レジスタ内で発生した暗電流電荷が蓄積部へ転送され
る。
期間での蓄積部の垂直ＣＣＤレジスタの４つの転送電極
と接合ゲート間の電荷転送について具体的に示してい
る。図中丸印は信号電荷を表し、矢印は時間と共に電荷
が移動していく様子を示している。蓄積部ではφＶM1〜
φＶM4とφＶJ の５相駆動で、電荷の移動は水平ブラン
キング期間中に行なわれるがそれ以外は接合ゲート下に
信号電荷が蓄積されている。この接合ゲートの酸化シリ
コン／シリコン界面には多数キャリアであるホールが多
数存在するので、界面準位を介して暗電流は発生しな
い。この状況はピン止めされたフォトダイオードと同様
である。この時垂直ＣＣＤレジスタの電位を低くしてシ
リコン表面を蓄積状態に設定できるので、酸化シリコン
膜／シリコン界面にはホールが多数存在し界面準位を介
した暗電流の発生は抑えられる。この接合ゲートに電荷
が蓄積されていない状態でまずφＶM1が“Ｈ”レベルに
なると電荷はφＶM1が印加されている転送電極下の埋込
チャネル（１３）へ流れ込み、次にφＶJ が“Ｌ”レベ
ルになって接合ゲートが閉じと同時にφＶM2が“Ｈ”レ
ベルになると、電荷の一部はその下流のφＶM2が印加さ
れている転送電極下に移り、φＶM1が“Ｌ”レベルにな
ったところでこの電荷の移動が終る。同時にφＶM3が
“Ｈ”レベルになると、電荷の一部はφＶM3が印加され
ている転送電極下に移り、φＶM2が“Ｌ”レベルになっ
たところでこの電荷の移動が終る。同時にφＶM4が
“Ｈ”レベルになると、電荷の一部はφＶM4が印加され
ている転送電極下へ移り、φＶM3が“Ｌ”レベルになっ
たところでこの電荷の移動が終る。同時にφＶJ が
“Ｈ”となると電荷は接合ゲートに移動し始めφＶM4が
“Ｌ”になったところでこの移動が終る。このようにし
て順次に第２の垂直ＣＣＤレジスタを転送され水平ＣＣ
Ｄレジスタへ移る。この蓄積部の垂直ＣＣＤレジスタ、
接合ゲートによる電荷の転送期間には、撮像部の垂直Ｃ
ＣＤレジスタは従来例と全く同様に、第２の垂直ＣＣＤ
レジスタ内で発生した暗電流電荷が蓄積部へ転送され
る。
【００１８】図６は本発明固体撮像素子の第２の実施の
形態を示す概略構成図である。
形態を示す概略構成図である。
【００１９】この実施の形態が第１の実施の形態（図
１）と異なる点は垂直ＣＣＤレジスタが２相駆動される
点である。２相駆動の場合、１転送電極内でチャネル電
位の異なる領域を形成し、チャネル電位の低い領域から
高い領域の方向に電荷が転送される。チャネル電位に差
をつける方法はいくつかあり、垂直ＣＣＤレジスタの埋
込チャネルの不純物濃度やゲート酸化膜厚に差をつける
方法がある。本実施の形態ではイオン注入マスクによ
り、バリア層７−１，ストレージ層７−２が形成された
とする。埋込チャネル全体は第１の実施の形態と同様に
Ｎ型領域で形成されており、イオン注入マスクを用いて
Ｐ型不純物の注入を利用してバリア層７−１を形成す
る。あるいは、Ｎ型不純物を注入してストレージ層７−
２を形成してもよい。図６に示すように１つのフォトダ
イオードに垂直ＣＣＤレジスタの転送電極が２つあるの
で、同一の期間に蓄積された各画素からの信号電荷を独
立して読み出すことが可能である。これに対応するた
め、蓄積部には連続する２転送電極毎に垂直ＣＣＤレジ
スタと連結する接合ゲートを有する。
１）と異なる点は垂直ＣＣＤレジスタが２相駆動される
点である。２相駆動の場合、１転送電極内でチャネル電
位の異なる領域を形成し、チャネル電位の低い領域から
高い領域の方向に電荷が転送される。チャネル電位に差
をつける方法はいくつかあり、垂直ＣＣＤレジスタの埋
込チャネルの不純物濃度やゲート酸化膜厚に差をつける
方法がある。本実施の形態ではイオン注入マスクによ
り、バリア層７−１，ストレージ層７−２が形成された
とする。埋込チャネル全体は第１の実施の形態と同様に
Ｎ型領域で形成されており、イオン注入マスクを用いて
Ｐ型不純物の注入を利用してバリア層７−１を形成す
る。あるいは、Ｎ型不純物を注入してストレージ層７−
２を形成してもよい。図６に示すように１つのフォトダ
イオードに垂直ＣＣＤレジスタの転送電極が２つあるの
で、同一の期間に蓄積された各画素からの信号電荷を独
立して読み出すことが可能である。これに対応するた
め、蓄積部には連続する２転送電極毎に垂直ＣＣＤレジ
スタと連結する接合ゲートを有する。
【００２０】垂直ＣＣＤレジスタは撮像部の第１の垂直
Ｄレジスタ３−１と蓄積部の第２の垂直ＣＣＤレジスタ
３−２とからなり、転送電極群にはそれぞれφＶI1，φ
ＶI2およびφＶM1，φＶM2の２相パルスが印加される。
Ｄレジスタ３−１と蓄積部の第２の垂直ＣＣＤレジスタ
３−２とからなり、転送電極群にはそれぞれφＶI1，φ
ＶI2およびφＶM1，φＶM2の２相パルスが印加される。
【００２１】次に本発明固体撮像素子の駆動方法の第２
の実施の形態について説明する。図７は図６に示す固体
撮像素子の駆動パルス波形図、図８は水平ブランキング
期間の垂直転送パルスの詳細を示す信号波形図である。
の実施の形態について説明する。図７は図６に示す固体
撮像素子の駆動パルス波形図、図８は水平ブランキング
期間の垂直転送パルスの詳細を示す信号波形図である。
【００２２】φＶI1，φＶI2は撮像部の垂直ＣＣＤレジ
スタの転送電極に印加する２相のパルスを示し、φＶM1
は蓄積部の垂直ＣＣＤレジスタの転送電極に印加する
２相ルスの１つを示し、φＶJ は接合ゲートへ印加する
パルスを示している。
スタの転送電極に印加する２相のパルスを示し、φＶM1
は蓄積部の垂直ＣＣＤレジスタの転送電極に印加する
２相ルスの１つを示し、φＶJ は接合ゲートへ印加する
パルスを示している。
【００２３】垂直ブランキング期間ＴVBLKの期間Ｔ１，
Ｔ３では、φＶI1とφＶI2とは互いに相補的なパルス、
φＶM1とφＶM2とはそれぞれφＶI1，φＶI2に等しい。
φＶJ を“Ｌ”レベルの電圧とし、接合ゲートを閉じる
ことは前述の実施の形態と同様である。
Ｔ３では、φＶI1とφＶI2とは互いに相補的なパルス、
φＶM1とφＶM2とはそれぞれφＶI1，φＶI2に等しい。
φＶJ を“Ｌ”レベルの電圧とし、接合ゲートを閉じる
ことは前述の実施の形態と同様である。
【００２４】図４を参照して説明した第１の実施の形態
と異なる点は、垂直ＣＣＤレジスタが２相駆動される点
と、期間Ｔ２で全画素のフォトダイオードの電荷を読み
出すノンインターレース駆動となっている点である。従
って期間Ｔf における転送周波数は、接続されている画
像処理システムと整合する周波数である。
と異なる点は、垂直ＣＣＤレジスタが２相駆動される点
と、期間Ｔ２で全画素のフォトダイオードの電荷を読み
出すノンインターレース駆動となっている点である。従
って期間Ｔf における転送周波数は、接続されている画
像処理システムと整合する周波数である。
【００２５】図８を参照して垂直有効期間Ｔf における
電荷転送について説明する。蓄積部ではφＶM1，φＶM2
とφＶJ の３相駆動であり、接合ゲート下へ蓄積されて
いた電荷は、φＶM1が“Ｈ”レベルになるとφＶM1が印
加されている転送電極下のストレージ層へ移動し始めφ
ＶJ が“Ｌ”レベルになったところで移動し終る。次に
φＶM2が“Ｈ”レベルになるとφＶM2が印加されている
転送電極下のバリア層を経てストレージ層へ移動し始
め、φＶM1が“Ｌ”レベルになったところで移動を終
る。次に、φＶJ が“Ｈ”レベルになると電荷は接合ゲ
ートに移動し始め、φＶM2が“Ｌ”レベルになったとこ
ろで移動を終る。このようにして順次に第２の垂直ＣＣ
Ｄレジスタを転送され水平ＣＣＤレジスタへ転送され
る。暗電流の発生が抑制されることは前述の実施の形態
の場合と全く同様である。
電荷転送について説明する。蓄積部ではφＶM1，φＶM2
とφＶJ の３相駆動であり、接合ゲート下へ蓄積されて
いた電荷は、φＶM1が“Ｈ”レベルになるとφＶM1が印
加されている転送電極下のストレージ層へ移動し始めφ
ＶJ が“Ｌ”レベルになったところで移動し終る。次に
φＶM2が“Ｈ”レベルになるとφＶM2が印加されている
転送電極下のバリア層を経てストレージ層へ移動し始
め、φＶM1が“Ｌ”レベルになったところで移動を終
る。次に、φＶJ が“Ｈ”レベルになると電荷は接合ゲ
ートに移動し始め、φＶM2が“Ｌ”レベルになったとこ
ろで移動を終る。このようにして順次に第２の垂直ＣＣ
Ｄレジスタを転送され水平ＣＣＤレジスタへ転送され
る。暗電流の発生が抑制されることは前述の実施の形態
の場合と全く同様である。
【００２６】撮像部の第１の垂直ＣＣＤレジスタはφＶ
11とφＶ12が相補パルスとなった２相駆動で、順次蓄積
部へ暗電流電荷を転送する。
11とφＶ12が相補パルスとなった２相駆動で、順次蓄積
部へ暗電流電荷を転送する。
【００２７】
【発明の効果】以上述べたように、本発明のフレームイ
ンターライン型の固体撮像素子およびその駆動方法によ
れば、光電変換された信号電荷を、高速で蓄積部の接合
ゲートに転送し蓄積する。この接合ゲートの酸化シリコ
ン膜／シリコン界面には多数キャリアが多数存在するの
で、界面準位を介した暗電流は発生しない。この時垂直
ＣＣＤレジスタの電位は界面を蓄積状態に設定すること
ができるので、従来垂直ＣＣＤレジスタのポテンシャル
井戸で発生していた暗電流の発生を抑制でき、ＳＮ比に
すぐれた映像信号が得られる効果がある。
ンターライン型の固体撮像素子およびその駆動方法によ
れば、光電変換された信号電荷を、高速で蓄積部の接合
ゲートに転送し蓄積する。この接合ゲートの酸化シリコ
ン膜／シリコン界面には多数キャリアが多数存在するの
で、界面準位を介した暗電流は発生しない。この時垂直
ＣＣＤレジスタの電位は界面を蓄積状態に設定すること
ができるので、従来垂直ＣＣＤレジスタのポテンシャル
井戸で発生していた暗電流の発生を抑制でき、ＳＮ比に
すぐれた映像信号が得られる効果がある。
【図１】本発明の固体撮像素子の第１の実施の形態を示
す概略構成図である。
す概略構成図である。
【図２】本発明の固体撮像素子の第１の実施の形態にお
ける撮像部の画素を示す平面図（図２（ａ））及び図２
（ａ）のＸ−Ｘ線断面図（図２（ｂ））である。
ける撮像部の画素を示す平面図（図２（ａ））及び図２
（ａ）のＸ−Ｘ線断面図（図２（ｂ））である。
【図３】本発明固体撮像素子の第１の実施の形態におけ
る蓄積部を示す平面図（図３（ａ））及び図３（ａ）の
Ｘ−Ｘ線断面図（図３（ｂ））である。
る蓄積部を示す平面図（図３（ａ））及び図３（ａ）の
Ｘ−Ｘ線断面図（図３（ｂ））である。
【図４】本発明の固体撮像素子の駆動方法の第１の実施
の形態について説明するための駆動パルス波形図であ
る。
の形態について説明するための駆動パルス波形図であ
る。
【図５】本発明固体撮像素子の駆動方法の第１の実施の
形態について説明するための水平ブランキング期間の垂
直転送パルスの詳細を示す信号波形図である。
形態について説明するための水平ブランキング期間の垂
直転送パルスの詳細を示す信号波形図である。
【図６】本発明固体撮像素子の第２の実施の形態を示す
概略構成図である。
概略構成図である。
【図７】本発明固体撮像素子の駆動方法の第２の実施の
形態について説明するための駆動パルス波形図である。
形態について説明するための駆動パルス波形図である。
【図８】本発明固体撮像素子の駆動方法の第２の実施の
形態について説明するための水平ブランキング期間の垂
直転送パルスの詳細を示す信号波形図である。
形態について説明するための水平ブランキング期間の垂
直転送パルスの詳細を示す信号波形図である。
【図９】従来の固体撮像素子を示す概略構成図である。
【図１０】従来の固体撮像素子の駆動方法について説明
するための駆動パルス波形図である。
するための駆動パルス波形図である。
【図１１】従来の固体撮像素子の駆動方法について説明
するための垂直ブランキング期間の駆動パルスの詳細を
示す信号波形図（図１１（ａ））及び水平ブランキング
期間の駆動パルスの詳細を示す信号波形図（図１１
（ｂ））である。
するための垂直ブランキング期間の駆動パルスの詳細を
示す信号波形図（図１１（ａ））及び水平ブランキング
期間の駆動パルスの詳細を示す信号波形図（図１１
（ｂ））である。
１ フォトダイオード ２ トランスファゲート ３−１ 第１の垂直ＣＣＤレジスタ ３−２ 第２の垂直ＣＣＤレジスタ ４ 水平ＣＣＤレジスタ ５ 出力部 ６ 接合ゲート ７−１ バリア層 ７−２ ストレージ層 １１ Ｎ型シリコン基板 １２ Ｐ型ウェル １３ 第２のＮ型領域（埋込チャネル） １４ 第３のＮ型領域 １５ 第２のＰ+ 型領域 １６ 素子分離領域 １７ トランスファゲート領域 １８ ゲート酸化膜 １９−１Ｉ，１９−１Ｍ，１９−２Ｉ，１９−２Ｍ
転送電極 ２０ 層間絶縁膜 ２１ 遮光膜 ２２ 開口 ２５ コンタクト孔 ２６ 接合ゲート配線 φＶI1〜φＶI4 第１の垂直ＣＣＤレジスタの駆動パ
ルス φＶM1〜φＶM4 第２の垂直ＣＣＤレジスタの駆動パ
ルス φＶJ 接合ゲートの駆動パルス Ｉ 撮像部 Ｍ 蓄積部
転送電極 ２０ 層間絶縁膜 ２１ 遮光膜 ２２ 開口 ２５ コンタクト孔 ２６ 接合ゲート配線 φＶI1〜φＶI4 第１の垂直ＣＣＤレジスタの駆動パ
ルス φＶM1〜φＶM4 第２の垂直ＣＣＤレジスタの駆動パ
ルス φＶJ 接合ゲートの駆動パルス Ｉ 撮像部 Ｍ 蓄積部
Claims (3)
- 【請求項１】 複数の光電変換素子及び前記各光電変換
素子からそれぞれ信号電荷を受取り列方向に転送する第
１の多相パルスで駆動される第１の垂直ＣＣＤレジスタ
でなる画素列を複数並列配置した撮像部と、前記各第１
の垂直ＣＣＤレジスタに対応してそれぞれ設けらえた前
記第１の多相パルスと同一相数の第２の多相パルスで駆
動される第２の垂直ＣＣＤレジスタを含む蓄積部と、前
記蓄積部から信号電荷を受取り行方向に転送する水平Ｃ
ＣＤレジスタとを有し、前記第２の垂直ＣＣＤレジスタ
の前記第２の多相パルスが印加される一組の転送電極当
りに、半導体基板の表面部の第１導電型領域の表面部に
選択的に設けられた第１の第２導電型領域及び前記第１
の第２導電型領域の表面部に設けられた第１の第１導電
型拡散層でなり、前記第２の垂直ＣＣＤレジスタと連結
する接合ゲートを有することを特徴とする固体撮像素
子。 - 【請求項２】 第１の垂直ＣＣＤレジスタ及び第２の垂
直ＣＣＤレジスタが半導体基板の表面部の第１導電型領
域の表面部に選択的に設けられた第２の第２導電型領域
でなる埋込みチャネルを有し、光電変換素子が前記第１
導電型領域の表面部に前記第１のＣＣＤレジスタの埋込
みチャネルに近接して選択的に設けられた第３の第２導
電型領域及び前記第３の第２導電型領域の表面部に形成
された第２の第１導電型拡散層を有している請求項１記
載の固体撮像素子。 - 【請求項３】 垂直ブランキング期間に第１の第２導電
型領域の電位を第２の垂直ＣＣＤレジスタの転送チャネ
ルの電位より高くして第１の垂直ＣＣＤレジスタから第
２の垂直ＣＣＤレジスタへ信号電荷を高速転送し、水平
転送期間に前記第１の第２導電型領域の電位を前記第２
の垂直ＣＣＤレジスタの転送チャネルの電位より低くし
て信号電荷を接合ゲートに蓄積するとともに前記転送チ
ャネルの表面部を蓄積状態に保ち、水平ブランキング期
間に前記接合ゲート及び前記第２の垂直ＣＣＤレジスタ
を介して信号電荷を順次水平ＣＣＤレジスタへ転送する
ことを特徴とする請求項１又は２記載の固体撮像装置の
駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341525A JP2825075B2 (ja) | 1995-12-27 | 1995-12-27 | 固体撮像素子とその駆動方法 |
| US08/725,764 US5900769A (en) | 1995-10-04 | 1996-10-04 | Two-dimensional CCD having storage cells for withdrawing charge packets from transfer channels during horizontal scan periods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341525A JP2825075B2 (ja) | 1995-12-27 | 1995-12-27 | 固体撮像素子とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181292A true JPH09181292A (ja) | 1997-07-11 |
| JP2825075B2 JP2825075B2 (ja) | 1998-11-18 |
Family
ID=18346746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341525A Expired - Lifetime JP2825075B2 (ja) | 1995-10-04 | 1995-12-27 | 固体撮像素子とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825075B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134774A (ja) * | 2005-11-08 | 2007-05-31 | Fujifilm Corp | 固体撮像素子の駆動方法 |
| JP2008042629A (ja) * | 2006-08-08 | 2008-02-21 | Fujifilm Corp | 固体撮像素子の駆動方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324873A (ja) * | 1989-06-21 | 1991-02-01 | Sony Corp | 固体撮像装置 |
| JPH0730090A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | 固体撮像素子 |
-
1995
- 1995-12-27 JP JP7341525A patent/JP2825075B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324873A (ja) * | 1989-06-21 | 1991-02-01 | Sony Corp | 固体撮像装置 |
| JPH0730090A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | 固体撮像素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134774A (ja) * | 2005-11-08 | 2007-05-31 | Fujifilm Corp | 固体撮像素子の駆動方法 |
| JP2008042629A (ja) * | 2006-08-08 | 2008-02-21 | Fujifilm Corp | 固体撮像素子の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2825075B2 (ja) | 1998-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001267548A (ja) | 固体撮像装置 | |
| JPH0578946B2 (ja) | ||
| US4758895A (en) | Storage registers with charge packet accumulation capability, as for solid-state imagers | |
| JPS6115475A (ja) | 撮像素子及び撮像装置 | |
| US4803710A (en) | Storage registers with charge packet accumulation capability, as for solid-state imagers | |
| US5757427A (en) | Image pick-up apparatus having a charge coupled device with multiple electrodes, a buffer layer located below some of the electrodes | |
| JP2524434B2 (ja) | Ｃｃｄ映像素子 | |
| JPH06121238A (ja) | Ｃｃｄ映像素子 | |
| JPH08181300A (ja) | 撮像デバイス | |
| JP3317248B2 (ja) | 固体撮像装置 | |
| JPH05199465A (ja) | 電荷結合撮像デバイスとそのような撮像デバイスを備えるカメラ | |
| JP2825075B2 (ja) | 固体撮像素子とその駆動方法 | |
| JP2002151673A (ja) | 固体撮像素子 | |
| JP3397151B2 (ja) | 固体撮像素子の駆動方法 | |
| JPH0150156B2 (ja) | ||
| JP3334992B2 (ja) | Ｃｃｄ固体撮像装置および製造方法 | |
| JPH08279608A (ja) | 電荷転送素子及び電荷転送素子の駆動方法 | |
| JP2592193B2 (ja) | Ｃｃｄ映像素子 | |
| JPH06339081A (ja) | 固体撮像素子の駆動方法 | |
| JP2500438B2 (ja) | 固体撮像素子とその駆動方法 | |
| JP2768324B2 (ja) | 固体撮像素子とその駆動方法 | |
| JP3158324B2 (ja) | 固体撮像素子の駆動方法 | |
| JPH08293592A (ja) | 固体撮像装置 | |
| JPH0818869A (ja) | 固体撮像装置 | |
| JPS63234677A (ja) | 電荷結合素子の駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980811 |