JPH09181109A - チップ型半導体装置の製造方法 - Google Patents

チップ型半導体装置の製造方法

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JPH09181109A
JPH09181109A JP33755595A JP33755595A JPH09181109A JP H09181109 A JPH09181109 A JP H09181109A JP 33755595 A JP33755595 A JP 33755595A JP 33755595 A JP33755595 A JP 33755595A JP H09181109 A JPH09181109 A JP H09181109A
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Abstract

(57)【要約】 【課題】 一枚の基板から複数個の半導体装置を製造す
るに際して、不良品の発生を減少させ、生産効率が向上
し得る半導体装置の製造方法を提供することを課題とす
る。 【解決手段】 本発明は、対向状の一対のリード端子が
略同一ピッチで行方向に沿って形成された基板を、その
表面を一対の押さえ体で対向状に押さえ込んだ状態で、
これら押さえ込んだ間の領域において前記リード端子の
一方に搭載された半導体素子と前記リード端子の他方と
をワイヤボンディングにて電気的に接続する工程を含む
半導体装置の製造方法であって、前記一対の押さえ体
は、前記リード端子の少なくとも二列ピッチ分を離した
状態で、前記半導体素子およびワイヤボンディングする
領域を除く前記基板の列方向における両端部を押さえて
いることを特徴とする半導体装置の製造方法である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、チップ型半導体装
置の製造方法に関し、特にチップ型半導体装置のワイヤ
ボンディング方法に関する。
【0002】
【従来の技術】従来、チップ型の半導体装置は、例え
ば、チップ型LEDを例にとると、表面にリード端子が
対向状に複数形成されたガラス−エポキシ樹脂等からな
る基板を用いて、各リード端子の一方にLED素子をダ
イボンディングし、これらLED素子と他方のリード端
子とを金等のワイヤでワイヤボンディングにてそれぞれ
電気的に接続し、さらに、各LED素子及びワイヤを一
体的にエポキシ樹脂等の樹脂封止部で封止した後に、基
板及び樹脂封止部を切断することにより各チップ型LE
Dに個別分離するといった方法で製造される。
【0003】この製造において、LED素子と他方のリ
ード端子とのワイヤボンディングは、次のように行われ
ている。図1は、この製造に用いられる基板を示す要部
平面図である。この基板1は、その形状が略長方形状の
ものであり、また、その表面には、行方向に伸びる長尺
状の貫通穴2が行および列方向に沿ってマトリクス状に
複数個形成されている。基板1表裏面の貫通穴2周縁部
および壁面(図には省略)には、金等からなる配線パタ
ーン3が形成されている。また、基板1表面上の行方向
に隣合う貫通穴2間の領域には、一対のリード端子4
a、4bが対向状に配線パターン3とつながり且つ列方
向に伸びるように形成されている。この一対のリード端
子4a、4bは、基板1の行方向に沿って略同一ピッチ
で複数形成されている。
【0004】また、この一方のリード端子4a上には、
一行おきに予め図示しないLED素子が半田ペーストを
介してダイボンディングされている。さらに、図4に示
すように、この基板1は、図示しない加熱ヒータ内蔵の
固定されたヒータブロック26上に図示しない位置決め
機構により位置決め固定された状態で載置されている。
【0005】この状態で、まず、基板1の表面を、その
上方からステンレス等からなる一対の押さえ体27を図
示しない空圧シリンダの伸動等で下降動させてその先端
面でヒータブロック26に押さえつけることにより固定
する。次いで、基板1を押さえ込んだ状態で、押さえ体
27間に配置された図示しない(ワイヤが挿通された)
キャピラリを用いて、LED素子28と一方のリード端
子(図4では省略)とをボールボンディングし、LED
素子28と他方のリード端子とを、超音波振動の付加に
よる圧接方法で金等からなるワイヤ(図示せず)にてワ
イヤボンディングする。このワイヤボンディングは、基
板1の列方向に沿って順に行われ、この一列すべてが完
了し押さえ板27を上昇動させた後に、基板1を、図示
しないサーボモータ駆動により、A’方向へ2行ピッチ
分だけ移動させ、上記のワイヤボンディングを繰り返し
行う。
【0006】このワイヤボンディングには、図5に示す
ような、ステンレス等からなる板状体の先端部を鈍角形
状に折り曲げてなる一対の押さえ体27(図では一方側
のみ)が用いられる。この押さえ体27の先端部には、
基板1表面を押さえるための凸形状の突起部27aが複
数個並設されている。これら押さえ体27は、基板1表
面のワイヤボンディングするべく領域の左右両隣部分
(LED素子がダイボンディングされていないリード端
子4a、4b部分)を押さえ込んでいる。このように押
さえ体の押さえ間隔が小さいのは、LED素子28と他
方のリード端子4bとをダイボンディングする際に、基
板1が超音波振動にともなって共振してワイヤ29の他
方のリード端子4bとの接続強度が弱くなるのを防ぐた
めである。
【0007】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法においては、一対の押さえ体27は、基板
1表面の上記ワイヤボンディング領域の左右両隣部分を
押さえ込んでいるので、その押さえ込む部分を製品製造
のための領域として利用することがでない。このため、
この製品製造できない領域は、製造途中に不良品として
排除されることになる。
【0008】しかも、押さえ体27は、基板1の振動を
防ぐためにその押さえ間隔をできるだけ小さくする必要
があるので、基板1表面の押さえ体27が押さえる領域
は多くなり、これにともない製品製造できない領域は増
加するので、不良率は極めて大きくなり、一枚の基板か
ら製品として製造できる量は少なく、生産効率が著しく
悪い。
【0009】本発明は、以上のような状況下で考え出さ
れたもので、一枚の基板から複数個の半導体装置を製造
するに際して、不良品の発生を減少させ、生産効率が向
上し得る半導体装置の製造方法を提供することを目的と
する。
【0010】
【課題を解決するための手段】本発明は、上記課題を解
決するために、対向状の一対のリード端子が略同一ピッ
チで行方向に沿って形成された基板を、その表面を一対
の押さえ体で対向状に押さえ込んだ状態で、これら押さ
え込んだ間の領域において前記リード端子の一方に搭載
された半導体素子と前記リード端子の他方とをワイヤボ
ンディングにて電気的に接続する工程を含む半導体装置
の製造方法であって、前記一対の押さえ体は、前記リー
ド端子の少なくとも二列ピッチ分を離した状態で、前記
半導体素子およびワイヤボンディングする領域を除く前
記基板の列方向における両端部を押さえていることを特
徴とする半導体装置の製造方法を提供するものである。
【0011】また、本発明は、横方向に伸びる長尺状の
貫通穴が行および/または列方向に沿って複数個形成さ
れており且つ列方向に隣合う貫通穴の間の領域に対向状
の一対のリード端子が略同一ピッチで行方向に沿って形
成された基板を、その表面を一対の押さえ体で対向状に
押さえ込んだ状態で、これら押さえ込んだ間の領域にお
いて前記リード端子の一方に搭載された半導体素子と前
記リード端子の他方とをワイヤボンディングにて電気的
に接続する工程を含む半導体装置の製造方法であって、
前記一対の押さえ体は、前記基板表面の列方向に隣合う
貫通穴の間の領域内において、前記リード端子の少なく
とも二列ピッチ分を離した状態で、前記半導体素子およ
びワイヤボンディングする領域を除く貫通穴近傍部をそ
れぞれ押さえ込むことを特徴とするチップ型半導体装置
の製造方法を提供するものである。
【0012】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の実施の形態を、半導体装置としてチップ型LED
を例にとり、図1を参照しつつ説明するが、本発明はこ
れに限定されるものでない。図1は、チップ型LEDを
製造するためのガラス−エポキシ樹脂からなる略矩形状
の基板1を示す平面図である。
【0013】この基板1の表面には、その行方向に伸び
る長穴形状の貫通穴2が、基板1の列方向および基板1
の行方向に沿ってマトリクス状に複数形成されている。
基板1表裏面の各貫通穴2周縁部および内壁面には、金
からなる配線パターン3が連続した状態で形成されてい
る(図中では裏面を省略)。そして、基板1表面の行方
向に隣合う貫通穴2間の領域には、一対のリード端子4
a、4bが各配線パターン3から連続して列方向に互い
に向かう方向に延設されている。
【0014】また、この基板1のリード端子4a上に
は、予め図示しないLED素子(半導体素子)が銀ペー
ストを介してダイボンディングされている。そして、上
記のような基板1を用いて、各々LED素子とリード端
子4bとを、次のような方法でワイヤボンディングして
電気的に接続していく。まず、基板1を、図2(a)に
示すように、加熱ヒータ(図示せず)を内蔵したヒータ
ブロック6上に従来から用いられる位置決め機構(図示
せず)により位置決め固定した状態で載置する。このヒ
ータブロック6は、図示しないサーボモータ及びボール
ねじに接続されており、このサーボモータの駆動により
基板1の横方向(図中のA方向)に沿って間欠的に移動
可能となっている。
【0015】次いで、ステンレスからなる板状体の先端
部分を鈍角形状に折曲げてなる対向する一対の押さえ体
7を、図示しない空圧式シリンダの伸動により(図中の
矢印B方向に沿って)基板1の上方から下降動させるこ
とにより、基板1の表面を押さえ込む。この押さえ体7
の先端部分には、図2(b)に示すように(図2(a)
中の矢視Cの図面)、凸形状の突起部7aが上記貫通穴
2の行方向の形成ピッチと略同一ピッチで形成されてい
る。この突起部7aの幅寸法は貫通穴2の幅寸法より僅
かに小さくなっている。このため、押さえ体7は、この
突起部7aを貫通穴2内に挿入した状態で、基板1を押
さえ込むことができる。
【0016】また、突起部7a間には、半長穴形状の切
欠き部7bが形成されている。このため、押さえ体7
は、リード端子4a(ここでは図示せず)上のLED素
子8およびリード端子4b上のワイヤボンディングする
べく領域を押さえることなく、基板1を押さえ込むこと
になる。さらに、この押さえ体7は、図2(c)に示す
ように、ワイヤボンディングするべく領域を2行ピッチ
分だけ離した状態で、基板1の表面を押さえ込んでい
る。
【0017】このように基板1を押さえ込んだ状態で、
従来から用いられるワイヤボンディング装置(図示せ
ず)を用いて、図3に示すように、対向する押さえ体7
で押さえられた間の領域のリード端子4a上のLED素
子8と金からなるワイヤ9とをボールボンディングで、
ワイヤ9とリード端子4bとをステッチボンディングで
電気的に接続する。
【0018】上記ステッチボンディングは、ワイヤ9の
接続部分を超音波振動を付加させてリード端子4b上に
圧接することにより行われているので、基板1がこの振
動に共振しようとする。しかし、本発明の方法によれ
ば、押さえ体7は、その突起部7aが基板1の貫通穴2
内に入り込んで基板1を押さえ込んでいるので、基板1
の行方向の振動を強制的に阻止し、基板1を略静止した
状態に保てる。従って、超音波振動時に、ワイヤ9とリ
ード端子4bとの摩擦係数は高くなり、これらの強固な
接続状態を得ることができるのである。
【0019】このような状態でワイヤボンディングを、
基板1の列方向に沿って各々行う。さらに、押さえ体7
を、シリンダの縮動により上昇動させて基板1の押さえ
を開放し、基板1をその行方向に沿って2列ピッチ分移
動させ、再び押さえ体7を、下降動させて基板1の表面
を押さえる。このとき、押さえ体7は、既にワイヤボン
ディングを終えた領域付近を押さえることになるが、本
発明の方法によれば、押さえ体7には、切欠き部7bが
形成されているので、この切欠き部7b内にLED素子
8およびワイヤ9が入り込み、これらと未接触状態で基
板1の表面を押さえ込んでいる。従って、本発明では、
従来押さえ体7の押さえ込み領域としてLED素子8の
搭載やワイヤボンディングできなかった領域において
も、製造可能となり、1枚の基板1から製造することが
可能な数量を大幅に増加することができ、生産効率が著
しく良好になる。
【0020】このような方法を1ピッチづつ間欠移動さ
せつつ繰り返し行うことにより、基板1上のLED素子
8とリード端子4bとをワイヤ9を用いてワイヤボンデ
ィングにて電気的に接続させていくのである。その後
に、図示はしないが基板1上の行方向に並ぶLED素子
8およびワイヤ9を、従来から用いられる樹脂成形装置
を用いて一体的に透明樹脂体で封止し、基板1をその列
方向に沿ってダイヤモンド刃を有する回転ブレードを用
いて、透明樹脂体とともに切断することにより、各LE
D素子8毎に分離してチップ型LEDを得る。
【0021】本実施例においては、一対の押さえ体を二
行ピッチ分間隔を開けて配置させているが、基板の振動
を押さえ込むことが可能な間隔であれば、これを限定す
るものでなく、また、ワイヤボンディング装置のキャピ
ラリが押さえ体間に入り込むことが可能であればよい。
加えて、本実施例の押さえ体の突起部は、貫通穴に挿入
されるようになっているが、これに限定されるものでな
く、下方向に向かって幅狭のテーパ形状となっていても
よく、この場合には、突起部のテーパ面が貫通穴の壁面
と基板表面との角部を押さえるといった方法で基板を押
さえ込むことも可能である。
【0022】さらに、本実施例においては、各突起部の
間に切欠き部を設けているが、この切欠き部のほぼ中央
部に幅狭の切り込みをさらに形成すれば、例えば各突起
部の高さにばらつきがあっても、押さえ体を押さえ込ん
だ時に、突起部が曲がり変形しながらすべての箇所で基
板表面を押さえることになり、押さえ不良がほぼ無くな
る。
【0023】また、本実施例においては、押さえ体は配
線パターン表面を押さえているが、LED素子およびワ
イヤボンディング領域を押さえなければ、これを限定す
るものでない。また、本実施例では、半長穴形状の切欠
き部7bを形成することより、基板を押さえ込んでいる
が、これに限定するものでなく、先端に押さえピンを設
けこれを貫通穴近傍の例えば配線パターン付近を押さえ
るようにして上記領域を押さえない構造にしてもよい。
【0024】さらに、本実施例においては、押さえ体と
して板状体を折曲げたものを使用しているが、これに限
定するものでなく、例えば直方体形状の金属体を削り出
すことにより加工し、これを押さえ体として用いること
も可能である。さらに、本実施例においては、ヒータブ
ロック上の基板を移動させて次のワイヤボンディングを
行っているが、これに限定するものでなく、ワイヤボン
ディング装置自体を上記実施例と同様のサーボモータ駆
動方法等により基板の行方向に沿って間欠的に移動させ
ることも可能である。
【0025】上記実施例では、基板の行列方向に貫通穴
が形成されていたが、これに限定されるものでなく、列
方向のみもしくは貫通穴を縦長形状にして行方向のみに
貫通穴を形成してもよい。また、表面に行方向に沿って
対向する一対のリード端子が形成された長尺状の基板に
対しても、本発明の効果を奏し得ることができる。この
場合には、対向する押さえ体を、リード端子の少なくと
も二列ピッチ分を離した状態で、半導体素子およびワイ
ヤボンディングする領域を除く基板の列方向における両
端部を押さえた状態で、これら押さえ込んだ間の領域に
おいてリード端子の一方に搭載された半導体素子とリー
ド端子の他方とをワイヤボンディングにて電気的に接続
すればよい。
【0026】また、本実施例では、押さえ体としてステ
ンレスを用いているが、これに限定するものでなく、他
の金属でもよく、絶縁性の樹脂等でもよい。
【0027】
【発明の効果】以上のように本発明の製造方法によれ
ば、押さえ体を、その突起部を基板の貫通穴に入り込ま
せた状態で基板を押さえ込んでいるので、例えばワイヤ
とリード端子とを超音波振動で接続させる際の基板の縦
方向の振動を強制的に阻止し、基板を略静止した状態に
保てるため、ワイヤとリード端子との摩擦係数は高くな
り、これらの強固な接続状態を得ることができる。
【0028】しかも、本発明では、押さえ体に切欠き部
が形成されているので、この切欠き部内にLED素子お
よびワイヤが入り込み、これらと未接触状態で基板の表
面を押さえ込んでいる。従って、従来押さえ体の押さえ
込み領域としてワイヤボンディングできなかった領域に
おいても、ワイヤボンディングすることが可能となり、
1枚の基板から製造することが可能な数を大幅に増加す
ることができ、生産効率が著しく良好になる。
【図面の簡単な説明】
【図1】チップ型LEDの製造に用いる基板を示す要部
平面図である。
【図2】本実施例において、基板を押さえ体で押さえる
様子を説明する説明図である。
【図3】本実施例において、基板を押さえ体で押さえる
様子を示す斜視図である。
【図4】従来の半導体素子の製造方法において、基板を
押さえ体で押さえる方法を説明する説明図である。
【図5】従来の半導体素子の製造方法において、基板を
押さえ体で押さえる方法を示す斜視図である。
【符号の説明】
1 基板 2 貫通穴 3 配線パターン 4 リード端子 6 ヒータブロック 7 押さえ体 8 LED素子 9 ワイヤ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 対向状の一対のリード端子が略同一ピッ
    チで行方向に沿って形成された基板を、その表面を一対
    の押さえ体で対向状に押さえ込んだ状態で、これら押さ
    え込んだ間の領域において前記リード端子の一方に搭載
    された半導体素子と前記リード端子の他方とをワイヤボ
    ンディングにて電気的に接続する工程を含む半導体装置
    の製造方法であって、 前記一対の押さえ体は、前記リード端子の少なくとも二
    列ピッチ分を離した状態で、前記半導体素子およびワイ
    ヤボンディングする領域を除く前記基板の列方向におけ
    る両端部を押さえていることを特徴とする半導体装置の
    製造方法。
  2. 【請求項2】 行方向に伸びる長尺状の貫通穴が行およ
    び/または列方向に沿って複数個形成されており且つ列
    方向に隣合う貫通穴の間の領域に対向状の一対のリード
    端子が略同一ピッチで行方向に沿って形成された基板
    を、その表面を一対の押さえ体で対向状に押さえ込んだ
    状態で、これら押さえ込んだ間の領域において前記リー
    ド端子の一方に搭載された半導体素子と前記リード端子
    の他方とをワイヤボンディングにて電気的に接続する工
    程を含む半導体装置の製造方法であって、 前記一対の押さえ体は、前記基板表面の列方向に隣合う
    貫通穴の間の領域内において、前記リード端子の少なく
    とも二列ピッチ分を離した状態で、前記半導体素子およ
    びワイヤボンディングする領域を除く貫通穴近傍部をそ
    れぞれ押さえ込むことを特徴とするチップ型半導体装置
    の製造方法。
  3. 【請求項3】 前記押さえ体を、前記貫通穴の壁面に沿
    うように該貫通穴内に挿入することを特徴とする請求項
    1に記載のチップ型半導体装置の製造方法。
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US8080848B2 (en) 2006-05-11 2011-12-20 Fairchild Semiconductor Corporation High voltage semiconductor device with lateral series capacitive structure
US8193565B2 (en) 2008-04-18 2012-06-05 Fairchild Semiconductor Corporation Multi-level lateral floating coupled capacitor transistor structures

Cited By (4)

* Cited by examiner, † Cited by third party
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US8080848B2 (en) 2006-05-11 2011-12-20 Fairchild Semiconductor Corporation High voltage semiconductor device with lateral series capacitive structure
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US8193565B2 (en) 2008-04-18 2012-06-05 Fairchild Semiconductor Corporation Multi-level lateral floating coupled capacitor transistor structures
JP2011009262A (ja) * 2009-06-23 2011-01-13 Toshiba Mitsubishi-Electric Industrial System Corp 加圧式超音波振動接合方法および加圧式超音波振動接合装置

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