JPH09179899A - レイアウト情報生成装置およびその生成方法 - Google Patents
レイアウト情報生成装置およびその生成方法Info
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- JPH09179899A JPH09179899A JP34164095A JP34164095A JPH09179899A JP H09179899 A JPH09179899 A JP H09179899A JP 34164095 A JP34164095 A JP 34164095A JP 34164095 A JP34164095 A JP 34164095A JP H09179899 A JPH09179899 A JP H09179899A
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Abstract
(57)【要約】
【課題】ＲＯＭアドレスに対応するＲＯＭセルの位置情
報をレイアウトパターンより自動的に抽出して人手によ
る工数を削減し、併せて人為ミスを排除するとともに、
処理時間を短縮することのできるレイアウト情報生成装
置およびその方法を提供する。 【解決手段】本発明は、ＰＲＯＭ読み取り装置１と、Ｒ
ＯＭコード入力制御部２と、画面表示制御部３と、ディ
スプレイ４と、データ処理部５と、レイアウト情報記憶
部６と、キーボード制御部７と、キーボード８と、ＲＯ
Ｍ位置情報抽出部９と、レイアウトパターン解析部１０
とを備えて構成され、レイアウトパターン解析部１０に
より、レイアウトパターン・データ上のＲＯＭ部に付加
される識別子から、各ＲＯＭセルの配置情報および座標
情報が解析され、当該解析結果を基にして、ＲＯＭ位置
情報抽出部９により各ＲＯＭセルの位置情報が抽出され
る。
報をレイアウトパターンより自動的に抽出して人手によ
る工数を削減し、併せて人為ミスを排除するとともに、
処理時間を短縮することのできるレイアウト情報生成装
置およびその方法を提供する。 【解決手段】本発明は、ＰＲＯＭ読み取り装置１と、Ｒ
ＯＭコード入力制御部２と、画面表示制御部３と、ディ
スプレイ４と、データ処理部５と、レイアウト情報記憶
部６と、キーボード制御部７と、キーボード８と、ＲＯ
Ｍ位置情報抽出部９と、レイアウトパターン解析部１０
とを備えて構成され、レイアウトパターン解析部１０に
より、レイアウトパターン・データ上のＲＯＭ部に付加
される識別子から、各ＲＯＭセルの配置情報および座標
情報が解析され、当該解析結果を基にして、ＲＯＭ位置
情報抽出部９により各ＲＯＭセルの位置情報が抽出され
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はレイアウト情報生成
装置およびその生成方法に関し、特にマスクＲＯＭを内
蔵する半導体集積回路に、ＲＯＭコードを書込むための
情報を作成するレイアウト情報生成装置およびその生成
方法に関する。
装置およびその生成方法に関し、特にマスクＲＯＭを内
蔵する半導体集積回路に、ＲＯＭコードを書込むための
情報を作成するレイアウト情報生成装置およびその生成
方法に関する。
【０００２】
【従来の技術】従来技術に関する説明に先行して、図１
１に示される３２ワードのＲＯＭの１ビット分の構成図
を参照して、当該レイアウト生成装置に関する技術の前
提となるＲＯＭコードの構成について説明する。図１１
において、Ａ0 〜Ａ4 の５ビットのアドレス信号の内の
Ａ0 〜Ａ1 がＸデコーダ３２に入力されて、Ｘ座標方向
のセレクト信号線Ｘ0 〜Ｘ3 の内の１本が選択される。
同様に、Ａ0 〜Ａ4 の５ビットのアドレス信号の内のＡ
2 〜Ａ4 がＹデコーダ３１に入力されて、Ｙ座標方向の
セレクト信号線Ｙ0 〜Ｙ7 の内の１本が選択される。こ
のようにして選択されたＸ座標方向およびＹ座標方向の
セレクト信号線の交点に、矩形３３をレイアウトするこ
とによりＲＯＭセルが設定され、この矩形３３即ちＲＯ
Ｍセルの有無をビット出力Ｂ0 として導出することによ
りＲＯＭが構成される。この場合において、論理値
「１」および「０」の何れの場合に矩形３３がレイアウ
トされるかは、回路構成および製造プロセスにより決定
されるが、以下の説明においては、論理値「１」の場合
にはレイアウトされ、論理値「０」の場合にはレイアウ
トされないものとする。
１に示される３２ワードのＲＯＭの１ビット分の構成図
を参照して、当該レイアウト生成装置に関する技術の前
提となるＲＯＭコードの構成について説明する。図１１
において、Ａ0 〜Ａ4 の５ビットのアドレス信号の内の
Ａ0 〜Ａ1 がＸデコーダ３２に入力されて、Ｘ座標方向
のセレクト信号線Ｘ0 〜Ｘ3 の内の１本が選択される。
同様に、Ａ0 〜Ａ4 の５ビットのアドレス信号の内のＡ
2 〜Ａ4 がＹデコーダ３１に入力されて、Ｙ座標方向の
セレクト信号線Ｙ0 〜Ｙ7 の内の１本が選択される。こ
のようにして選択されたＸ座標方向およびＹ座標方向の
セレクト信号線の交点に、矩形３３をレイアウトするこ
とによりＲＯＭセルが設定され、この矩形３３即ちＲＯ
Ｍセルの有無をビット出力Ｂ0 として導出することによ
りＲＯＭが構成される。この場合において、論理値
「１」および「０」の何れの場合に矩形３３がレイアウ
トされるかは、回路構成および製造プロセスにより決定
されるが、以下の説明においては、論理値「１」の場合
にはレイアウトされ、論理値「０」の場合にはレイアウ
トされないものとする。
【０００３】図７は、従来例（註：従来例１）の構成を
示すブロック図であり、また図９は、当該従来例におけ
る処理手順を示すフローチャートである。図７に示され
るように、本従来例は、ＰＲＯＭ読み取り装置１と、Ｒ
ＯＭコード入力制御部２と、画面表示制御部３と、ディ
スプレイ４と、データ処理部５と、レイアウト情報記憶
部６と、キーボード制御部７と、キーボード８とを備え
て構成されている。以下においては、図７のブロック
図、図９のフローチャートおよび図１１のＲＯＭの１ビ
ット分の構成図を参照して、当該従来例の動作について
説明する。
示すブロック図であり、また図９は、当該従来例におけ
る処理手順を示すフローチャートである。図７に示され
るように、本従来例は、ＰＲＯＭ読み取り装置１と、Ｒ
ＯＭコード入力制御部２と、画面表示制御部３と、ディ
スプレイ４と、データ処理部５と、レイアウト情報記憶
部６と、キーボード制御部７と、キーボード８とを備え
て構成されている。以下においては、図７のブロック
図、図９のフローチャートおよび図１１のＲＯＭの１ビ
ット分の構成図を参照して、当該従来例の動作について
説明する。
【０００４】先ず最初に、ＲＯＭセルが全てレイアウト
されるものと仮定して、設計者によって、レイアウト生
成の対象とする回路図およびレイアウトパターン図よ
り、ビット出力ごとにＸデコーダおよびＹデコーダ並び
が解析され、図１３に示されるように、アドレス信号値
として、各ＲＯＭセルのアドレス・ビット配置情報が抽
出される（ステップＳ1 ）。次に、レイアウトパターン
上のＲＯＭセル群の内の１つを基準点３４（図１１参
照）として、図１２に示されるように、基準点３４のレ
イアウト上の座標（Ｘ，Ｙ）と、基準点３４からの距離
をＲＯＭセル間のピッチ３５（ＹP ）およびピッチ３６
（ＸP ）と、配列数より算出された各ＲＯＭセルの相対
位置関係よりレイアウト座標情報が抽出される（ステッ
プＳ2 ）。続いて、設計者により、各ＲＯＭセルごと
に、アドレス・ビット配置情報とレイアウトパターン上
の座標情報との対応付けが行われ、図１４に示されるビ
ット出力を示す表が作成されて、レイアウトしようとす
る矩形のサイズ３７（ＹS ）およびサイズ３８（ＸS ）
とともに、キーボード８によりデータ処理部５に対する
読込みが行われる（ステップＳ3 ）。
されるものと仮定して、設計者によって、レイアウト生
成の対象とする回路図およびレイアウトパターン図よ
り、ビット出力ごとにＸデコーダおよびＹデコーダ並び
が解析され、図１３に示されるように、アドレス信号値
として、各ＲＯＭセルのアドレス・ビット配置情報が抽
出される（ステップＳ1 ）。次に、レイアウトパターン
上のＲＯＭセル群の内の１つを基準点３４（図１１参
照）として、図１２に示されるように、基準点３４のレ
イアウト上の座標（Ｘ，Ｙ）と、基準点３４からの距離
をＲＯＭセル間のピッチ３５（ＹP ）およびピッチ３６
（ＸP ）と、配列数より算出された各ＲＯＭセルの相対
位置関係よりレイアウト座標情報が抽出される（ステッ
プＳ2 ）。続いて、設計者により、各ＲＯＭセルごと
に、アドレス・ビット配置情報とレイアウトパターン上
の座標情報との対応付けが行われ、図１４に示されるビ
ット出力を示す表が作成されて、レイアウトしようとす
る矩形のサイズ３７（ＹS ）およびサイズ３８（ＸS ）
とともに、キーボード８によりデータ処理部５に対する
読込みが行われる（ステップＳ3 ）。
【０００５】一方において、ＰＲＯＭ読み取り装置１に
より、ＲＯＭコード入力制御部２を介して、ＰＲＯＭ
（ＥＰＲＯＭなどを含む）から目的とするＲＯＭコード
が読み取られて（ステップＳ4 ）、データ処理部５にお
いては、読み取られたＲＯＭコードが各ＲＯＭセルのア
ドレス・ビット配置情報の順序に従って並べ変えられ
て、その対応付けが行われる（ステップＳ5 ）。次い
で、アドレス・ビット配置情報の順序に並べ変えられた
ＲＯＭコード論理値の検査が行われて、当該ＲＯＭコー
ド論理値が「１」の場合においてのみ、対応するＲＯＭ
セルのレイアウト座標情報に基づいて指定されたサイズ
の矩形３３が出力されるレイアウトパターンが生成さ
れ、レイアウト情報記憶部６に格納される（ステップＳ
6 ）。そして、ステップＳ6 による処理結果が、画面表
示制御部３を介してディスプレイ４に表示されて確認さ
れる（ステップＳ7 ）。
より、ＲＯＭコード入力制御部２を介して、ＰＲＯＭ
（ＥＰＲＯＭなどを含む）から目的とするＲＯＭコード
が読み取られて（ステップＳ4 ）、データ処理部５にお
いては、読み取られたＲＯＭコードが各ＲＯＭセルのア
ドレス・ビット配置情報の順序に従って並べ変えられ
て、その対応付けが行われる（ステップＳ5 ）。次い
で、アドレス・ビット配置情報の順序に並べ変えられた
ＲＯＭコード論理値の検査が行われて、当該ＲＯＭコー
ド論理値が「１」の場合においてのみ、対応するＲＯＭ
セルのレイアウト座標情報に基づいて指定されたサイズ
の矩形３３が出力されるレイアウトパターンが生成さ
れ、レイアウト情報記憶部６に格納される（ステップＳ
6 ）。そして、ステップＳ6 による処理結果が、画面表
示制御部３を介してディスプレイ４に表示されて確認さ
れる（ステップＳ7 ）。
【０００６】次に、他の従来例（註：従来例２）につい
て説明する。本従来例は、前記従来例を改善したレイア
ウト生成装置例であり、特開平５−３１４２１５号公報
において提案されている。図８は、当該従来例の構成を
示すブロック図であり、また図１０は、その処理手順を
示すフローチャートである。図８に示されるように、本
従来例は、ＰＲＯＭ読み取り装置１と、ＲＯＭコード入
力制御部２と、画面表示制御部３と、ディスプレイ４
と、データ処理部５と、レイアウト情報記憶部６と、キ
ーボード制御部７と、キーボード８と、ＲＯＭ位置情報
抽出部９と、レイアウト検証部１２と、論理シミュレー
ション実行部１３とを備えて構成される。以下において
は、図８のブロック図および図１０のフローチャートを
参照して、当該従来例の動作について説明する。
て説明する。本従来例は、前記従来例を改善したレイア
ウト生成装置例であり、特開平５−３１４２１５号公報
において提案されている。図８は、当該従来例の構成を
示すブロック図であり、また図１０は、その処理手順を
示すフローチャートである。図８に示されるように、本
従来例は、ＰＲＯＭ読み取り装置１と、ＲＯＭコード入
力制御部２と、画面表示制御部３と、ディスプレイ４
と、データ処理部５と、レイアウト情報記憶部６と、キ
ーボード制御部７と、キーボード８と、ＲＯＭ位置情報
抽出部９と、レイアウト検証部１２と、論理シミュレー
ション実行部１３とを備えて構成される。以下において
は、図８のブロック図および図１０のフローチャートを
参照して、当該従来例の動作について説明する。
【０００７】先ず、論理回路図データの読み込みが行わ
れ（ステップＴ1 ）、レイアウトパターン・データが読
み込まれて（ステップＴ2 ）、テストパターン・データ
の読み込みが実行され（ステップＴ3 ）、更にＲＯＭコ
ードの読み込みが行われる（ステップＴ4 ）。次いで、
前記論理回路図データ、テストパターン・データおよび
ＲＯＭコードを用いて、論理シミュレーション実行部１
３において、各ＲＯＭセルのアドレス・ビット配置情報
が作成される（ステップＴ5 ）。そして、前記論理回路
図データと前記レイアウト・パターンを用いて、レイア
ウト検証部１２において各ＲＯＭセルの座標情報が作成
される（ステップＴ6 ）。次に、ＲＯＭ位置情報抽出部
９においては、各ＲＯＭセルのアドレス・ビット配置情
報と座標情報との対応付けが行われ（ステップＴ7 ）、
当該アドレス・ビット配置情報と座標情報との対応付け
は、データ処理部５において、ＲＯＭコードに対応する
ように、アドレス・ビット配置情報の順序に並べ変えら
れる（ステップＴ8 ）。そして、並べ変えられたＲＯＭ
コードの論理値が「１」の場合においてのみ、当該座標
に対して、別途キーボード８およびキーボード制御部７
によるキー入力を介して指定されたサイズの矩形を出力
することにより、データ処理部５を介してレイアウト・
パターンが生成され、レイアウト情報記憶部６に当該レ
イアウト・パターンが格納される（ステップＴ9 ）。
れ（ステップＴ1 ）、レイアウトパターン・データが読
み込まれて（ステップＴ2 ）、テストパターン・データ
の読み込みが実行され（ステップＴ3 ）、更にＲＯＭコ
ードの読み込みが行われる（ステップＴ4 ）。次いで、
前記論理回路図データ、テストパターン・データおよび
ＲＯＭコードを用いて、論理シミュレーション実行部１
３において、各ＲＯＭセルのアドレス・ビット配置情報
が作成される（ステップＴ5 ）。そして、前記論理回路
図データと前記レイアウト・パターンを用いて、レイア
ウト検証部１２において各ＲＯＭセルの座標情報が作成
される（ステップＴ6 ）。次に、ＲＯＭ位置情報抽出部
９においては、各ＲＯＭセルのアドレス・ビット配置情
報と座標情報との対応付けが行われ（ステップＴ7 ）、
当該アドレス・ビット配置情報と座標情報との対応付け
は、データ処理部５において、ＲＯＭコードに対応する
ように、アドレス・ビット配置情報の順序に並べ変えら
れる（ステップＴ8 ）。そして、並べ変えられたＲＯＭ
コードの論理値が「１」の場合においてのみ、当該座標
に対して、別途キーボード８およびキーボード制御部７
によるキー入力を介して指定されたサイズの矩形を出力
することにより、データ処理部５を介してレイアウト・
パターンが生成され、レイアウト情報記憶部６に当該レ
イアウト・パターンが格納される（ステップＴ9 ）。
【０００８】本従来例の前述の従来例と異なる点は、本
従来例においては、前記従来例には含まれていないＲＯ
Ｍ位置情報抽出部９、レイアウト検証部１２および論理
シミュレーション実行部１３が新たに付加されており、
アドレス・ビット配置情報および座標情報が、論理シミ
ュレーションおよびレイアウト検証により、自動的に作
成されるという点において改善が見られる。
従来例においては、前記従来例には含まれていないＲＯ
Ｍ位置情報抽出部９、レイアウト検証部１２および論理
シミュレーション実行部１３が新たに付加されており、
アドレス・ビット配置情報および座標情報が、論理シミ
ュレーションおよびレイアウト検証により、自動的に作
成されるという点において改善が見られる。
【０００９】
【発明が解決しようとする課題】上述した従来のレイア
ウト情報生成装置（従来例１）においては、設計者によ
り、レイアウト・パターン図および論理回路図等を参照
して、ＲＯＭセルの配置情報とその座標情報とを予め作
成して入力することが必要であり、そのために、多大の
工数と時間とを必要とするのみならず、人手による処理
による入力ミス等が発生する危険性があるという欠点が
ある。
ウト情報生成装置（従来例１）においては、設計者によ
り、レイアウト・パターン図および論理回路図等を参照
して、ＲＯＭセルの配置情報とその座標情報とを予め作
成して入力することが必要であり、そのために、多大の
工数と時間とを必要とするのみならず、人手による処理
による入力ミス等が発生する危険性があるという欠点が
ある。
【００１０】また、論理シミュレーションおよびレイア
ウト検証を用いる方法により、上記の欠点を改善する他
の従来例（従来例２）においては、当該上記の欠点が解
消されるものの、レイアウト検証を行うためには、レイ
アウトパターンと論理回路図データとを照合するため
に、ＲＯＭ部をトランジスタ素子により全て表記した論
理回路図データを作成することが必要になる。この場合
に、当該論理回路図におけるＲＯＭ部分は、通常におい
ては論理記号およびトランジスタ素子等により記述され
ずに機能ユニットとして記述されており、また論理シミ
ュレーション時においても、出力ビット数分の長さを持
つアドレス数分の配列（マトリクス）としてメモリ上に
展開して処理が行われることにより、ＲＯＭ部をトラン
ジスタ素子表記した論理回路図データの作成、およびそ
の形態での論理シミュレーションの実行において多大の
工数と時間とを必要とするという欠点がある。
ウト検証を用いる方法により、上記の欠点を改善する他
の従来例（従来例２）においては、当該上記の欠点が解
消されるものの、レイアウト検証を行うためには、レイ
アウトパターンと論理回路図データとを照合するため
に、ＲＯＭ部をトランジスタ素子により全て表記した論
理回路図データを作成することが必要になる。この場合
に、当該論理回路図におけるＲＯＭ部分は、通常におい
ては論理記号およびトランジスタ素子等により記述され
ずに機能ユニットとして記述されており、また論理シミ
ュレーション時においても、出力ビット数分の長さを持
つアドレス数分の配列（マトリクス）としてメモリ上に
展開して処理が行われることにより、ＲＯＭ部をトラン
ジスタ素子表記した論理回路図データの作成、およびそ
の形態での論理シミュレーションの実行において多大の
工数と時間とを必要とするという欠点がある。
【００１１】
【課題を解決するための手段】第１の発明のレイアウト
情報生成装置は、ＰＲＯＭ等により与えられるＲＯＭコ
ードデータをレイアウトするレイアウト情報生成装置に
おいて、基盤となるレイアウトパターン上のＲＯＭ部お
よび当該ＲＯＭ部に対するアドレス信号入力線上および
ビット出力線上に、所定のＲＯＭ部に対応するテキスト
情報を識別子として付加するデータ処理手段と、前記Ｒ
ＯＭ部内のレイアウトパターンにおける論理接続を自動
的に解析するレイアウトパターン解析手段と、前記レイ
アウトパターン解析手段による解析結果を受けて、当該
レイアウトパターンにおける回路接続情報とＲＯＭセル
の座標情報とを自動的に抽出するＲＯＭ位置情報抽出手
段と、を少なくとも備えて構成されることを特徴として
いる。
情報生成装置は、ＰＲＯＭ等により与えられるＲＯＭコ
ードデータをレイアウトするレイアウト情報生成装置に
おいて、基盤となるレイアウトパターン上のＲＯＭ部お
よび当該ＲＯＭ部に対するアドレス信号入力線上および
ビット出力線上に、所定のＲＯＭ部に対応するテキスト
情報を識別子として付加するデータ処理手段と、前記Ｒ
ＯＭ部内のレイアウトパターンにおける論理接続を自動
的に解析するレイアウトパターン解析手段と、前記レイ
アウトパターン解析手段による解析結果を受けて、当該
レイアウトパターンにおける回路接続情報とＲＯＭセル
の座標情報とを自動的に抽出するＲＯＭ位置情報抽出手
段と、を少なくとも備えて構成されることを特徴として
いる。
【００１２】また、第２の発明のレイアウト情報生成装
置は、ＰＲＯＭ等により与えられるＲＯＭコードデータ
をレイアウトするレイアウト情報生成装置において、基
盤となるレイアウトパターン上のＲＯＭ部および当該Ｒ
ＯＭ部に対するアドレス信号入力線上およびビット出力
線上に、所定のＲＯＭ部に対応するテキスト情報を識別
子として付加するデータ処理手段と、前記ＲＯＭ部内の
レイアウトパターンにおける論理接続を自動的に解析す
るレイアウトパターン解析手段と、前記レイアウトパタ
ーン解析手段による解析結果を受けて、当該レイアウト
パターンにおける回路接続情報とＲＯＭセルの座標情報
とを自動的に抽出するＲＯＭ位置情報抽出手段と、隣接
するＲＯＭセル間の座標ピッチとアドレス刻み（増分）
の等しいＲＯＭセル群を抽出し、これらのＲＯＭセル群
を一纏めにしてアレイ形式として表現することにより、
前記配置情報と座標情報とを圧縮・展開処理するＲＯＭ
位置情報圧縮・展開手段と、を少なくとも備えて構成さ
れる。
置は、ＰＲＯＭ等により与えられるＲＯＭコードデータ
をレイアウトするレイアウト情報生成装置において、基
盤となるレイアウトパターン上のＲＯＭ部および当該Ｒ
ＯＭ部に対するアドレス信号入力線上およびビット出力
線上に、所定のＲＯＭ部に対応するテキスト情報を識別
子として付加するデータ処理手段と、前記ＲＯＭ部内の
レイアウトパターンにおける論理接続を自動的に解析す
るレイアウトパターン解析手段と、前記レイアウトパタ
ーン解析手段による解析結果を受けて、当該レイアウト
パターンにおける回路接続情報とＲＯＭセルの座標情報
とを自動的に抽出するＲＯＭ位置情報抽出手段と、隣接
するＲＯＭセル間の座標ピッチとアドレス刻み（増分）
の等しいＲＯＭセル群を抽出し、これらのＲＯＭセル群
を一纏めにしてアレイ形式として表現することにより、
前記配置情報と座標情報とを圧縮・展開処理するＲＯＭ
位置情報圧縮・展開手段と、を少なくとも備えて構成さ
れる。
【００１３】更に、第３の発明のレイアウト情報生成方
法は、ＰＲＯＭ等により与えられるＲＯＭコードデータ
をレイアウトする際に用いられるレイアウト情報生成方
法において、基盤となるレイアウトパターン情報の読み
込みを行う第１のステップと、ＲＯＭ部の範囲指定、レ
イアウトパターン上のアドレス信号名およびビット出力
信号名を含むテキスト情報を、識別子として付加する第
２のステップと、前記識別子として付加されたテキスト
情報に対して重み付けを行う第３のステップと、前記Ｒ
ＯＭ部内のレイアウトパターン・データを解析して、当
該ＲＯＭ部を形成するＲＯＭセルのアドレス・ビット配
置情報および座標情報を抽出する第４のステップと、前
記第３のステップにおいて重み付けされたアドレス信号
と、各ＲＯＭセルの座標情報を介して自動生成されるビ
ット出力のアドレス情報および配置情報により、各ＲＯ
Ｍセルの配置情報と座標情報との対応付けを行う第５の
ステップと、ＰＲＯＭよりＲＯＭコードの読み込みを行
う第６のステップと、ＲＯＭコードと配置情報・座標情
報の対応付けを行う第７のステップと、当該ＲＯＭコー
ドの内容に従って指定された所定の矩形領域をレイアウ
トパターン上にレイアウトする第８のステップと、前記
第８のステップを介して作成されるレイアウトパターン
の確認を行う第９のステップと、を有することを特徴と
している。
法は、ＰＲＯＭ等により与えられるＲＯＭコードデータ
をレイアウトする際に用いられるレイアウト情報生成方
法において、基盤となるレイアウトパターン情報の読み
込みを行う第１のステップと、ＲＯＭ部の範囲指定、レ
イアウトパターン上のアドレス信号名およびビット出力
信号名を含むテキスト情報を、識別子として付加する第
２のステップと、前記識別子として付加されたテキスト
情報に対して重み付けを行う第３のステップと、前記Ｒ
ＯＭ部内のレイアウトパターン・データを解析して、当
該ＲＯＭ部を形成するＲＯＭセルのアドレス・ビット配
置情報および座標情報を抽出する第４のステップと、前
記第３のステップにおいて重み付けされたアドレス信号
と、各ＲＯＭセルの座標情報を介して自動生成されるビ
ット出力のアドレス情報および配置情報により、各ＲＯ
Ｍセルの配置情報と座標情報との対応付けを行う第５の
ステップと、ＰＲＯＭよりＲＯＭコードの読み込みを行
う第６のステップと、ＲＯＭコードと配置情報・座標情
報の対応付けを行う第７のステップと、当該ＲＯＭコー
ドの内容に従って指定された所定の矩形領域をレイアウ
トパターン上にレイアウトする第８のステップと、前記
第８のステップを介して作成されるレイアウトパターン
の確認を行う第９のステップと、を有することを特徴と
している。
【００１４】また、第４の発明のレイアウト情報生成方
法は、ＰＲＯＭ等により与えられるＲＯＭコードデータ
をレイアウトする際に用いられるレイアウト情報生成方
法において、基盤となるレイアウトパターン情報の読み
込みを行う第１のステップと、ＲＯＭ部の範囲指定、レ
イアウトパターン上のアドレス信号名およびビット出力
信号名を含むテキスト情報を、識別子として付加する第
２のステップと、前記識別子として付加されたテキスト
情報に対して重み付けを行う第３のステップと、前記Ｒ
ＯＭ部内のレイアウトパターン・データを解析して、当
該ＲＯＭ部を形成するＲＯＭセルのアドレス・ビット配
置情報および座標情報を抽出する第４のステップと、前
記第３のステップにおいて重み付けされたアドレス信号
と、各ＲＯＭセルの座標情報を介して自動生成されるビ
ット出力のアドレス情報および配置情報により、各ＲＯ
Ｍセルの配置情報と座標情報との対応付けを行う第５の
ステップと、隣接するＲＯＭセル間の座標ピッチとアド
レス刻み（増分）の等しいＲＯＭセル群を抽出して、こ
れらのＲＯＭセル群を一纏めにしたアレイ形式により表
現することにより、前記配置情報と座標情報とを圧縮・
展開処理する第６のステップと、ＰＲＯＭよりＲＯＭコ
ードの読み込みを行う第７のステップと、ＲＯＭコード
と配置情報・座標情報の対応付けを行う第８のステップ
と、当該ＲＯＭコードの内容に従って指定された所定の
矩形領域をレイアウトパターン上にレイアウトする第９
のステップと、前記第８のステップを介して作成される
レイアウトパターンの確認を行う第１０のステップと、
を有することを特徴としている。
法は、ＰＲＯＭ等により与えられるＲＯＭコードデータ
をレイアウトする際に用いられるレイアウト情報生成方
法において、基盤となるレイアウトパターン情報の読み
込みを行う第１のステップと、ＲＯＭ部の範囲指定、レ
イアウトパターン上のアドレス信号名およびビット出力
信号名を含むテキスト情報を、識別子として付加する第
２のステップと、前記識別子として付加されたテキスト
情報に対して重み付けを行う第３のステップと、前記Ｒ
ＯＭ部内のレイアウトパターン・データを解析して、当
該ＲＯＭ部を形成するＲＯＭセルのアドレス・ビット配
置情報および座標情報を抽出する第４のステップと、前
記第３のステップにおいて重み付けされたアドレス信号
と、各ＲＯＭセルの座標情報を介して自動生成されるビ
ット出力のアドレス情報および配置情報により、各ＲＯ
Ｍセルの配置情報と座標情報との対応付けを行う第５の
ステップと、隣接するＲＯＭセル間の座標ピッチとアド
レス刻み（増分）の等しいＲＯＭセル群を抽出して、こ
れらのＲＯＭセル群を一纏めにしたアレイ形式により表
現することにより、前記配置情報と座標情報とを圧縮・
展開処理する第６のステップと、ＰＲＯＭよりＲＯＭコ
ードの読み込みを行う第７のステップと、ＲＯＭコード
と配置情報・座標情報の対応付けを行う第８のステップ
と、当該ＲＯＭコードの内容に従って指定された所定の
矩形領域をレイアウトパターン上にレイアウトする第９
のステップと、前記第８のステップを介して作成される
レイアウトパターンの確認を行う第１０のステップと、
を有することを特徴としている。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１６】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
ＰＲＯＭ読み取り装置１と、ＲＯＭコード入力制御部２
と、画面表示制御部３と、ディスプレイ４と、データ処
理部５と、レイアウト情報記憶部６と、キーボード制御
部７と、キーボード８と、ＲＯＭ位置情報抽出部９と、
レイアウトパターン解析部１０とを備えて構成されてい
る。また、図２は、ＲＯＭ部の位置を示すレイアウトパ
ターン模式図であり、図３は、レイアウトパターン解析
部１０において解析された接続情報の簡略化の具体例を
示す図、図５は、本実施形態の動作フローチャートを示
す図である。以下においては、図１のブロック図、図２
のレイアウトパターン模式図、図５のフローチャートお
よび図１１のＲＯＭの１ビット分の構成図を参照して、
当該実施形態の動作について説明する。
ック図である。図１に示されるように、本実施形態は、
ＰＲＯＭ読み取り装置１と、ＲＯＭコード入力制御部２
と、画面表示制御部３と、ディスプレイ４と、データ処
理部５と、レイアウト情報記憶部６と、キーボード制御
部７と、キーボード８と、ＲＯＭ位置情報抽出部９と、
レイアウトパターン解析部１０とを備えて構成されてい
る。また、図２は、ＲＯＭ部の位置を示すレイアウトパ
ターン模式図であり、図３は、レイアウトパターン解析
部１０において解析された接続情報の簡略化の具体例を
示す図、図５は、本実施形態の動作フローチャートを示
す図である。以下においては、図１のブロック図、図２
のレイアウトパターン模式図、図５のフローチャートお
よび図１１のＲＯＭの１ビット分の構成図を参照して、
当該実施形態の動作について説明する。
【００１７】先ず最初に、基盤となるレイアウトパター
ン情報２１（図２参照）が読み込まれる（ステップ
Ｕ1 ）。次いで、ディスプレイ４によりステップＵ1 の
読み込み状態を確認しながら、キーボード８により、Ｒ
ＯＭ部の範囲指定２２と、アドレス信号（Ａ0 、Ａ1 、
…………、Ａn ）２３が入力されるレイアウトパターン
上にアドレス信号名Ａ0 、Ａ1 、…………、Ａn と、ビ
ット出力（Ｂ0 、Ｂ1 、…………、Ｂn ）２４が導出さ
れるレイアウトパターン上にビット出力信号名Ｂ0、Ｂ
1 、…………、Ｂn とが、それぞれテキスト情報として
付加され、これらが識別子として設定される（ステップ
Ｕ2 ）。なお、このステップＵ2 における処理手順は、
予めレイアウトパターン作成専用装置上において実施し
てもよいものとする。更に、前記ステップＵ2 におい
て、キーボード８により識別子として付加されたテキス
ト情報に対して、Ａ0 ＝２0 、Ａ1 ＝２1 、…………、
Ａn ＝２n として規定されるような重み付け情報と、レ
イアウトする矩形３３のサイズ（ＹS ）３７およびサイ
ズ（ＸS ）３８が入力される（ステップＵ3 ）。次に、
レイアウトパターン解析部１０により、ＲＯＭ部２２内
のレイアウトパターン・データが解析され、回路接続情
報と各トランジスタの座標情報が抽出される。その際に
は、図３（ａ）および（ｂ）に例示されるように、識別
子としてのテキスト情報が付加されていない入力端子
（註：図３において、「？」として示されている入力端
子）に対しては、これを論理動作上無効な入力として処
理し、これらの入力端子に対応する回路素子は回路接続
図上より削除される。また、図３（ｃ）に例示されるよ
うに、インバータ等の信号反転動作を行う回路素子が縦
続接続されている場合には、偶数段ごとに当該回路素子
の事前の削除処理が行われる（ステップＵ4 ）。次に、
ＲＯＭ位置情報抽出部９において、Ｘデコーダ３２およ
びＹデコーダ３１の接続情報と、重み付けされたアドレ
ス信号（Ａ0 、Ａ1 、…………、Ａn ）２３から、図１
２に示されるようなセレクト信号線Ｙ0 、Ｙ1 、………
…、Ｙn およびＸ0 、Ｘ1 、…………、Ｘm におけるア
ドレス信号情報と、各ＲＯＭセルの座標情報より、図１
３および図１４に相当する情報が自動的に作成され、こ
れにより、各ＲＯＭセルの配置情報と座標情報との対応
付けが行われる（ステップＵ5 ）。そして、ＲＯＭコー
ド入力制御部２を介して、ＰＲＯＭ読み取り装置１より
ＲＯＭコードの読み込みが行われ（ステップＵ6 ）、更
にデータ処理部５において、ＲＯＭコードと配置情報・
座標情報の対応付けが行われて（ステップＵ7 ）、当該
ＲＯＭコードの内容に従って指定された矩形３３がレイ
アウトされ、レイアウト情報記憶部６に格納される（ス
テップＵ8 ）。そして、作成されたレイアウトパターン
が、画面表示制御部３を介してディスプレイ４に表示さ
れ、当該レイアウトパターンの確認が行われる（ステッ
プＵ9 ）。
ン情報２１（図２参照）が読み込まれる（ステップ
Ｕ1 ）。次いで、ディスプレイ４によりステップＵ1 の
読み込み状態を確認しながら、キーボード８により、Ｒ
ＯＭ部の範囲指定２２と、アドレス信号（Ａ0 、Ａ1 、
…………、Ａn ）２３が入力されるレイアウトパターン
上にアドレス信号名Ａ0 、Ａ1 、…………、Ａn と、ビ
ット出力（Ｂ0 、Ｂ1 、…………、Ｂn ）２４が導出さ
れるレイアウトパターン上にビット出力信号名Ｂ0、Ｂ
1 、…………、Ｂn とが、それぞれテキスト情報として
付加され、これらが識別子として設定される（ステップ
Ｕ2 ）。なお、このステップＵ2 における処理手順は、
予めレイアウトパターン作成専用装置上において実施し
てもよいものとする。更に、前記ステップＵ2 におい
て、キーボード８により識別子として付加されたテキス
ト情報に対して、Ａ0 ＝２0 、Ａ1 ＝２1 、…………、
Ａn ＝２n として規定されるような重み付け情報と、レ
イアウトする矩形３３のサイズ（ＹS ）３７およびサイ
ズ（ＸS ）３８が入力される（ステップＵ3 ）。次に、
レイアウトパターン解析部１０により、ＲＯＭ部２２内
のレイアウトパターン・データが解析され、回路接続情
報と各トランジスタの座標情報が抽出される。その際に
は、図３（ａ）および（ｂ）に例示されるように、識別
子としてのテキスト情報が付加されていない入力端子
（註：図３において、「？」として示されている入力端
子）に対しては、これを論理動作上無効な入力として処
理し、これらの入力端子に対応する回路素子は回路接続
図上より削除される。また、図３（ｃ）に例示されるよ
うに、インバータ等の信号反転動作を行う回路素子が縦
続接続されている場合には、偶数段ごとに当該回路素子
の事前の削除処理が行われる（ステップＵ4 ）。次に、
ＲＯＭ位置情報抽出部９において、Ｘデコーダ３２およ
びＹデコーダ３１の接続情報と、重み付けされたアドレ
ス信号（Ａ0 、Ａ1 、…………、Ａn ）２３から、図１
２に示されるようなセレクト信号線Ｙ0 、Ｙ1 、………
…、Ｙn およびＸ0 、Ｘ1 、…………、Ｘm におけるア
ドレス信号情報と、各ＲＯＭセルの座標情報より、図１
３および図１４に相当する情報が自動的に作成され、こ
れにより、各ＲＯＭセルの配置情報と座標情報との対応
付けが行われる（ステップＵ5 ）。そして、ＲＯＭコー
ド入力制御部２を介して、ＰＲＯＭ読み取り装置１より
ＲＯＭコードの読み込みが行われ（ステップＵ6 ）、更
にデータ処理部５において、ＲＯＭコードと配置情報・
座標情報の対応付けが行われて（ステップＵ7 ）、当該
ＲＯＭコードの内容に従って指定された矩形３３がレイ
アウトされ、レイアウト情報記憶部６に格納される（ス
テップＵ8 ）。そして、作成されたレイアウトパターン
が、画面表示制御部３を介してディスプレイ４に表示さ
れ、当該レイアウトパターンの確認が行われる（ステッ
プＵ9 ）。
【００１８】次に、本発明の第２の実施形態について説
明する。図４は、当該第２の実施形態を示すブロック図
である。図４に示されるように、本実施形態は、ＰＲＯ
Ｍ読み取り装置１と、ＲＯＭコード入力制御部２と、画
面表示制御部３と、ディスプレイ４と、データ処理部５
と、レイアウト情報記憶部６と、キーボード制御部７
と、キーボード８と、ＲＯＭ位置情報抽出部９と、レイ
アウトパターン解析部１０と、ＲＯＭ位置情報圧縮・展
開部１１とを備えて構成される。また、図６は、本実施
形態の動作フローチャートを示す図である。以下におい
ては、図４のブロック図、図２のレイアウトパターン模
式図、図６のフローチャートおよび図１１のＲＯＭの１
ビット分の構成図を参照して、当該実施形態の動作につ
いて説明する。
明する。図４は、当該第２の実施形態を示すブロック図
である。図４に示されるように、本実施形態は、ＰＲＯ
Ｍ読み取り装置１と、ＲＯＭコード入力制御部２と、画
面表示制御部３と、ディスプレイ４と、データ処理部５
と、レイアウト情報記憶部６と、キーボード制御部７
と、キーボード８と、ＲＯＭ位置情報抽出部９と、レイ
アウトパターン解析部１０と、ＲＯＭ位置情報圧縮・展
開部１１とを備えて構成される。また、図６は、本実施
形態の動作フローチャートを示す図である。以下におい
ては、図４のブロック図、図２のレイアウトパターン模
式図、図６のフローチャートおよび図１１のＲＯＭの１
ビット分の構成図を参照して、当該実施形態の動作につ
いて説明する。
【００１９】先ず最初に、基盤となるレイアウトパター
ン情報２１（図２参照）が読み込まれる（ステップ
Ｕ1 ）。次いで、ディスプレイ４によりステップＵ1 の
読み込み状態を確認しながら、キーボード８により、Ｒ
ＯＭ部の範囲指定２２と、アドレス信号（Ａ0 、Ａ1 、
…………、Ａn ）２３が入力されるレイアウトパターン
上にアドレス信号名Ａ0 、Ａ1 、…………、Ａn と、ビ
ット出力（Ｂ0 、Ｂ1 、…………、Ｂn ）２４が導出さ
れるレイアウトパターン上にビット出力信号名Ｂ0、Ｂ
1 、…………、Ｂn とが、それぞれテキスト情報として
付加され、これらが識別子として設定される（ステップ
Ｕ2 ）。なお、このステップＵ2 における処理手順は、
予めレイアウトパターン作成専用装置上において実施し
てもよいものとする。更に、前記ステップＵ2 におい
て、キーボード８により識別子として付加されたテキス
ト情報に対して、Ａ0 ＝２0 、Ａ1 ＝２1 、…………、
Ａn ＝２n として規定されるような重み付け情報と、レ
イアウトする矩形３３のサイズ（ＹS ）３７およびサイ
ズ（ＸS ）３８が入力される（ステップＵ3 ）。次に、
レイアウトパターン解析部１０により、ＲＯＭ部２２内
のレイアウトパターン・データが解析され、回路接続情
報と各トランジスタの座標情報が抽出される。その際に
は、第１の実施形態の場合と同様に、識別子としてのテ
キスト情報が付加されていない入力端子に対応する回路
素子は回路接続図上より削除され、インバータ等の信号
反転回路素子の縦続回路は、偶数段ごとに当該回路素子
が削除される（ステップＵ4 ）。次に、ＲＯＭ位置情報
抽出部９において、Ｘデコーダ３２およびＹデコーダ３
１の接続情報と、重み付けされたアドレス信号（Ａ0 、
Ａ1 、…………、Ａn ）２３から、図１２に示されるよ
うなセレクト信号線Ｙ0 、Ｙ1、…………、Ｙn および
Ｘ0 、Ｘ1 、…………、Ｘm におけるアドレス信号情報
と、各ＲＯＭセルの座標情報より、図１３および図１４
に相当する情報が自動的に作成され、これにより、各Ｒ
ＯＭセルの配置情報と座標情報との対応付けが行われる
（ステップＵ5 ）。以上のステップＵ1 からステップＵ
5 に至る処理手順内容は、前述の第１の実施形態の場合
と全く同様である。
ン情報２１（図２参照）が読み込まれる（ステップ
Ｕ1 ）。次いで、ディスプレイ４によりステップＵ1 の
読み込み状態を確認しながら、キーボード８により、Ｒ
ＯＭ部の範囲指定２２と、アドレス信号（Ａ0 、Ａ1 、
…………、Ａn ）２３が入力されるレイアウトパターン
上にアドレス信号名Ａ0 、Ａ1 、…………、Ａn と、ビ
ット出力（Ｂ0 、Ｂ1 、…………、Ｂn ）２４が導出さ
れるレイアウトパターン上にビット出力信号名Ｂ0、Ｂ
1 、…………、Ｂn とが、それぞれテキスト情報として
付加され、これらが識別子として設定される（ステップ
Ｕ2 ）。なお、このステップＵ2 における処理手順は、
予めレイアウトパターン作成専用装置上において実施し
てもよいものとする。更に、前記ステップＵ2 におい
て、キーボード８により識別子として付加されたテキス
ト情報に対して、Ａ0 ＝２0 、Ａ1 ＝２1 、…………、
Ａn ＝２n として規定されるような重み付け情報と、レ
イアウトする矩形３３のサイズ（ＹS ）３７およびサイ
ズ（ＸS ）３８が入力される（ステップＵ3 ）。次に、
レイアウトパターン解析部１０により、ＲＯＭ部２２内
のレイアウトパターン・データが解析され、回路接続情
報と各トランジスタの座標情報が抽出される。その際に
は、第１の実施形態の場合と同様に、識別子としてのテ
キスト情報が付加されていない入力端子に対応する回路
素子は回路接続図上より削除され、インバータ等の信号
反転回路素子の縦続回路は、偶数段ごとに当該回路素子
が削除される（ステップＵ4 ）。次に、ＲＯＭ位置情報
抽出部９において、Ｘデコーダ３２およびＹデコーダ３
１の接続情報と、重み付けされたアドレス信号（Ａ0 、
Ａ1 、…………、Ａn ）２３から、図１２に示されるよ
うなセレクト信号線Ｙ0 、Ｙ1、…………、Ｙn および
Ｘ0 、Ｘ1 、…………、Ｘm におけるアドレス信号情報
と、各ＲＯＭセルの座標情報より、図１３および図１４
に相当する情報が自動的に作成され、これにより、各Ｒ
ＯＭセルの配置情報と座標情報との対応付けが行われる
（ステップＵ5 ）。以上のステップＵ1 からステップＵ
5 に至る処理手順内容は、前述の第１の実施形態の場合
と全く同様である。
【００２０】次いで、ステップＵ5 において対応付けら
れた配置情報と座標情報は、全ＲＯＭセル数分のレコー
ドが必要となるために、１６メガビット・レベルのマス
クＲＯＭの場合には、上記のデータ情報を保管するため
に、数百メガバイトの記憶容量が必要となる。そこで、
ＲＯＭ位置情報圧縮・展開部１０により、隣接するＲＯ
Ｍセル間の座標ピッチおよびアドレス刻み（増分）の等
しいＲＯＭセル群を抽出し、これらのＲＯＭセル群を一
纏めにしたアレイ形式により表現することにより、記憶
容量の削減を図る処理が行われる（ステップＵ10）。こ
のステップＵ10の処理においては、例えば、図１１に示
されるＲＯＭの場合には、下記のような形式により表現
されて３２レコードが必要であったＲＯＭセルの配置情
報・座標情報が、３レコードに削減されている。
れた配置情報と座標情報は、全ＲＯＭセル数分のレコー
ドが必要となるために、１６メガビット・レベルのマス
クＲＯＭの場合には、上記のデータ情報を保管するため
に、数百メガバイトの記憶容量が必要となる。そこで、
ＲＯＭ位置情報圧縮・展開部１０により、隣接するＲＯ
Ｍセル間の座標ピッチおよびアドレス刻み（増分）の等
しいＲＯＭセル群を抽出し、これらのＲＯＭセル群を一
纏めにしたアレイ形式により表現することにより、記憶
容量の削減を図る処理が行われる（ステップＵ10）。こ
のステップＵ10の処理においては、例えば、図１１に示
されるＲＯＭの場合には、下記のような形式により表現
されて３２レコードが必要であったＲＯＭセルの配置情
報・座標情報が、３レコードに削減されている。
【００２１】 ［座 標］［アドレス］［ビット］ BASE Ｘ，Ｙ ，０ ，０ （基準点３４の定義） ［レベル］［方向］［ピッチ］［回数］［アドレス刻み］ ARRAY ，０ ，ｘ ，ＸP ，４ ，１（１重目のアレイ定義） ARRAY ，１ ，ｙ ，ＹP ，８ ，４（２重目のアレイ定義） 次いで、第１の実施形態の場合と全く同様に、ＲＯＭコ
ード入力制御装置２を介して、ＰＲＯＭ読み取り装置１
よりＲＯＭコードの読み込みが行われ（ステップ
Ｕ6 ）、更にデータ処理部５において、ＲＯＭコードと
配置情報・座標情報の対応付けが行われて（ステップＵ
7 ）、当該ＲＯＭコードの内容に従って指定された矩形
３３がレイアウトされ、レイアウト情報記憶部６に格納
される（ステップＵ8 ）。そして、作成されたレイアウ
トパターンが、画面表示制御部３を介してディスプレイ
４に表示され、当該レイアウトパターンの確認が行われ
る（ステップＵ9 ）。
ード入力制御装置２を介して、ＰＲＯＭ読み取り装置１
よりＲＯＭコードの読み込みが行われ（ステップ
Ｕ6 ）、更にデータ処理部５において、ＲＯＭコードと
配置情報・座標情報の対応付けが行われて（ステップＵ
7 ）、当該ＲＯＭコードの内容に従って指定された矩形
３３がレイアウトされ、レイアウト情報記憶部６に格納
される（ステップＵ8 ）。そして、作成されたレイアウ
トパターンが、画面表示制御部３を介してディスプレイ
４に表示され、当該レイアウトパターンの確認が行われ
る（ステップＵ9 ）。
【００２２】
【発明の効果】以上説明したように、本発明は、基盤と
なるレイアウトパターンにテキスト情報として識別子を
付加することにより、各ＲＯＭセルの配置情報および座
標情報が自動的に抽出されるように構成されているため
に、従来技術における、人手による配置情報および座標
情報の抽出に要する工数および時間を大幅に削減するこ
とが可能になるとともに、人為的なミスの介入を未然に
防止することができるという効果がある。
なるレイアウトパターンにテキスト情報として識別子を
付加することにより、各ＲＯＭセルの配置情報および座
標情報が自動的に抽出されるように構成されているため
に、従来技術における、人手による配置情報および座標
情報の抽出に要する工数および時間を大幅に削減するこ
とが可能になるとともに、人為的なミスの介入を未然に
防止することができるという効果がある。
【００２３】また、従来採用されている論理シミュレー
ションを行うことが不要となるために、当該シミュレー
ションの実行に対応する準備工数および時間を排除する
ことが可能になるとともに、当該論理シミュレーション
を行わずとも設計品質の高い装置が得られるという効果
がある。
ションを行うことが不要となるために、当該シミュレー
ションの実行に対応する準備工数および時間を排除する
ことが可能になるとともに、当該論理シミュレーション
を行わずとも設計品質の高い装置が得られるという効果
がある。
【００２４】更に、各ＲＯＭセルの配置情報および座標
情報を圧縮して記憶することにより、これらの情報に対
応する所要の記憶容量を数百メガバイトより数キロバイ
ト程度にまで削減することが可能となり、これにより、
当該情報の保管が極めて容易となるとともに、異なるＲ
ＯＭコードにて再処理する場合に、本データから処理を
開始することによって前工程を省略することが可能とな
り、処理時間の短縮を図ることができるという効果があ
る。
情報を圧縮して記憶することにより、これらの情報に対
応する所要の記憶容量を数百メガバイトより数キロバイ
ト程度にまで削減することが可能となり、これにより、
当該情報の保管が極めて容易となるとともに、異なるＲ
ＯＭコードにて再処理する場合に、本データから処理を
開始することによって前工程を省略することが可能とな
り、処理時間の短縮を図ることができるという効果があ
る。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】ＲＯＭ部の位置を示すレイアウトパターン模式
図である。
図である。
【図３】レイアウト解析部において解析された接続情報
の簡略化を示す図である。
の簡略化を示す図である。
【図４】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図５】前記第１の実施形態の動作フローチャートを示
す図である。
す図である。
【図６】前記第２の実施形態の動作フローチャートを示
す図である。
す図である。
【図７】従来例（１）を示すブロック図である。
【図８】他の従来例（２）を示すブロック図である。
【図９】前記従来例（１）の動作フローチャートを示す
図である。
図である。
【図１０】前記従来例（２）の動作フローチャートを示
す図である。
す図である。
【図１１】３２ワードのＲＯＭの１ビット分の構成図で
ある。
ある。
【図１２】セレクト信号線とアドレス信号線およびレイ
アウト上の座標の関係を示す図である。
アウト上の座標の関係を示す図である。
【図１３】ＲＯＭセルとアドレス信号との関係を示す図
である。
である。
【図１４】ＲＯＭセルとレイアウト上の座標との関係を
示す図である。
示す図である。
１ ＰＲＯＭ読み取り装置 ２ ＲＯＭコード入力制御部 ３ 画面表示制御部 ４ ディスプレイ ５ データ処理部 ６ レイアウト情報記憶部 ７ キーボード制御部 ８ キーボード ９ ＲＯＭ位置情報検出部 １０ レイアウトパターン解析部 １１ ＲＯＭ位置情報圧縮・展開部 １２ レイアウト検証部 １３ 論理シミュレーション実行部 ２１ レイアウトパターン情報 ２２ ＲＯＭ部 ２３ アドレス信号 ２４ ビット出力 ３１ Ｙデコーダ ３２ Ｘデコーダ ３３ 矩形 ３４ 基準点 ３５ ピッチ（ＹP ） ３６ ピッチ（ＸP ） ３７ サイズ（ＹS ） ３８ サイズ（ＸS ） Ｕ1 〜Ｕ9 、Ｓ1 〜Ｓ7 、Ｔ1 〜Ｔ10 ステップ
Claims (4)
- 【請求項１】 ＰＲＯＭ等により与えられるＲＯＭコー
ドデータをレイアウトするレイアウト情報生成装置にお
いて、 基盤となるレイアウトパターン上のＲＯＭ部および当該
ＲＯＭ部に対するアドレス信号入力線上およびビット出
力線上に、所定のＲＯＭ部に対応するテキスト情報を識
別子として付加するデータ処理手段と、 前記ＲＯＭ部内のレイアウトパターンにおける論理接続
を自動的に解析するレイアウトパターン解析手段と、 前記レイアウトパターン解析手段による解析結果を受け
て、当該レイアウトパターンにおける回路接続情報とＲ
ＯＭセルの座標情報とを自動的に抽出するＲＯＭ位置情
報抽出手段と、 を少なくとも備えて構成されることを特徴とするレイア
ウト情報生成装置。 - 【請求項２】 ＰＲＯＭ等により与えられるＲＯＭコー
ドデータをレイアウトするレイアウト情報生成装置にお
いて、 基盤となるレイアウトパターン上のＲＯＭ部および当該
ＲＯＭ部に対するアドレス信号入力線上およびビット出
力線上に、所定のＲＯＭ部に対応するテキスト情報を識
別子として付加するデータ処理手段と、 前記ＲＯＭ部内のレイアウトパターンにおける論理接続
を自動的に解析するレイアウトパターン解析手段と、 前記レイアウトパターン解析手段による解析結果を受け
て、当該レイアウトパターンにおける回路接続情報とＲ
ＯＭセルの座標情報とを自動的に抽出するＲＯＭ位置情
報抽出手段と、 隣接するＲＯＭセル間の座標ピッチとアドレス刻み（増
分）の等しいＲＯＭセル群を抽出し、これらのＲＯＭセ
ル群を一纏めにしてアレイ形式として表現することによ
り、前記配置情報と座標情報とを圧縮・展開処理するＲ
ＯＭ位置情報圧縮・展開手段と、 を少なくとも備えて構成されることを特徴とするレイア
ウト情報生成装置。 - 【請求項３】 ＰＲＯＭ等により与えられるＲＯＭコー
ドデータをレイアウトする際に用いられるレイアウト情
報生成方法において、 基盤となるレイアウトパターン情報の読み込みを行う第
１のステップと、 ＲＯＭ部の範囲指定、レイアウトパターン上のアドレス
信号名およびビット出力信号名を含むテキスト情報を、
識別子として付加する第２のステップと、 前記識別子として付加されたテキスト情報に対して重み
付けを行う第３のステップと、 前記ＲＯＭ部内のレイアウトパターン・データを解析し
て、当該ＲＯＭ部を形成するＲＯＭセルのアドレス・ビ
ット配置情報および座標情報を抽出する第４のステップ
と、 前記第３のステップにおいて重み付けされたアドレス信
号と、各ＲＯＭセルの座標情報を介して自動生成される
ビット出力のアドレス情報および配置情報により、各Ｒ
ＯＭセルの配置情報と座標情報との対応付けを行う第５
のステップと、 ＰＲＯＭよりＲＯＭコードの読み込みを行う第６のステ
ップと、 ＲＯＭコードと配置情報・座標情報の対応付けを行う第
７のステップと、 当該ＲＯＭコードの内容に従って指定された所定の矩形
領域をレイアウトパターン上にレイアウトする第８のス
テップと、 前記第８のステップを介して作成されるレイアウトパタ
ーンの確認を行う第９のステップと、 を有することを特徴とするレイアウト情報生成方法。 - 【請求項４】 ＰＲＯＭ等により与えられるＲＯＭコー
ドデータをレイアウトする際に用いられるレイアウト情
報生成方法において、 基盤となるレイアウトパターン情報の読み込みを行う第
１のステップと、 ＲＯＭ部の範囲指定、レイアウトパターン上のアドレス
信号名およびビット出力信号名を含むテキスト情報を、
識別子として付加する第２のステップと、 前記識別子として付加されたテキスト情報に対して重み
付けを行う第３のステップと、 前記ＲＯＭ部内のレイアウトパターン・データを解析し
て、当該ＲＯＭ部を形成するＲＯＭセルのアドレス・ビ
ット配置情報および座標情報を抽出する第４のステップ
と、 前記第３のステップにおいて重み付けされたアドレス信
号と、各ＲＯＭセルの座標情報を介して自動生成される
ビット出力のアドレス情報および配置情報により、各Ｒ
ＯＭセルの配置情報と座標情報との対応付けを行う第５
のステップと、 隣接するＲＯＭセル間の座標ピッチとアドレス刻み（増
分）の等しいＲＯＭセル群を抽出して、これらのＲＯＭ
セル群を一纏めにしたアレイ形式により表現することに
より、前記配置情報と座標情報とを圧縮・展開処理する
第６のステップと、 ＰＲＯＭよりＲＯＭコードの読み込みを行う第７のステ
ップと、 ＲＯＭコードと配置情報・座標情報の対応付けを行う第
８のステップと、 当該ＲＯＭコードの内容に従って指定された所定の矩形
領域をレイアウトパターン上にレイアウトする第９のス
テップと、 前記第８のステップを介して作成されるレイアウトパタ
ーンの確認を行う第１０のステップと、 を有することを特徴とするレイアウト情報生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34164095A JP2798031B2 (ja) | 1995-12-27 | 1995-12-27 | レイアウト情報生成装置およびその生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34164095A JP2798031B2 (ja) | 1995-12-27 | 1995-12-27 | レイアウト情報生成装置およびその生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09179899A true JPH09179899A (ja) | 1997-07-11 |
| JP2798031B2 JP2798031B2 (ja) | 1998-09-17 |
Family
ID=18347663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34164095A Expired - Fee Related JP2798031B2 (ja) | 1995-12-27 | 1995-12-27 | レイアウト情報生成装置およびその生成方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263477B1 (en) | 1997-02-13 | 2001-07-17 | Nec Corporation | Layout information generating apparatus and method thereof |
-
1995
- 1995-12-27 JP JP34164095A patent/JP2798031B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263477B1 (en) | 1997-02-13 | 2001-07-17 | Nec Corporation | Layout information generating apparatus and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798031B2 (ja) | 1998-09-17 |
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