JPH09153072A - 回路データ検証方法 - Google Patents
回路データ検証方法Info
- Publication number
- JPH09153072A JPH09153072A JP7311227A JP31122795A JPH09153072A JP H09153072 A JPH09153072 A JP H09153072A JP 7311227 A JP7311227 A JP 7311227A JP 31122795 A JP31122795 A JP 31122795A JP H09153072 A JPH09153072 A JP H09153072A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- net
- verification
- circuit data
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】一部修正の行われた回路データを再検証する場
合に、高速に少ない記憶容量で検証を行う。 【解決手段】回路データの一部に変更があった場合、変
更のあったセルとそれに影響される部分の検証を行い、
変更の無かった部分の検証を省略して検証を行う。
合に、高速に少ない記憶容量で検証を行う。 【解決手段】回路データの一部に変更があった場合、変
更のあったセルとそれに影響される部分の検証を行い、
変更の無かった部分の検証を省略して検証を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、回路データ検証方
法に関し、特に階層構造をもつ回路データの検証方法に
関する。
法に関し、特に階層構造をもつ回路データの検証方法に
関する。
【０００２】
【従来の技術】従来の回路データの検証方法に関して
は、回路の変更がある度に、全ての回路を検証してい
た。例えば、図２に示す階層構造をもつ既に検証済みの
回路データ２０１の中で、セルＦ（２０３）の部分だけ
が変更された場合、回路データ２０１の全てのセルに対
して検証が行われていた。また、部分的な階層構造の単
位で検証できる方法もあり、セルＦ（２０３）を含む部
分階層（回路データ２０２および回路データ２０４の範
囲）で検証を行っていた。
は、回路の変更がある度に、全ての回路を検証してい
た。例えば、図２に示す階層構造をもつ既に検証済みの
回路データ２０１の中で、セルＦ（２０３）の部分だけ
が変更された場合、回路データ２０１の全てのセルに対
して検証が行われていた。また、部分的な階層構造の単
位で検証できる方法もあり、セルＦ（２０３）を含む部
分階層（回路データ２０２および回路データ２０４の範
囲）で検証を行っていた。
【０００３】
【発明が解決しようとする課題】従来の方法では、一部
の回路変更が全ての回路に影響することを前提に検証が
なされていた。そのため、階層構造をもつ既に検証済み
の回路データの中で一部の変更があった場合、変更の無
かった回路も含めて全ての回路検証を行うので、検証時
間が多くかかり、全回路データを扱うので検証を行う計
算機の記憶装置も多く必要とした。部分的な階層構造の
単位で検証した場合は、検証時間は比較的短くなり、計
算機のメモリ装置も少なくなるが、回路データ変更によ
る全体での影響が考慮されていないため、全体としての
検証がやはり必要になっていた。
の回路変更が全ての回路に影響することを前提に検証が
なされていた。そのため、階層構造をもつ既に検証済み
の回路データの中で一部の変更があった場合、変更の無
かった回路も含めて全ての回路検証を行うので、検証時
間が多くかかり、全回路データを扱うので検証を行う計
算機の記憶装置も多く必要とした。部分的な階層構造の
単位で検証した場合は、検証時間は比較的短くなり、計
算機のメモリ装置も少なくなるが、回路データ変更によ
る全体での影響が考慮されていないため、全体としての
検証がやはり必要になっていた。
【０００４】
【課題を解決するための手段】本発明の回路データ検証
方法は、回路素子情報および前記回路素子間を接続する
ネット情報ならびにこれらネット情報を識別するネット
名称の複数個を備え前記回路素子、前記ネット情報およ
び前記ネット名称のそれぞれが階層構造を有し複数個の
セルを具備する回路データを変更して、その後前記回路
データを検証する回路データ検証方法において、前記一
のセルに対応して前記回路データの一部が変更されたか
否かを判定するステップと、変更のない前記セルに対応
する前記回路データの検証を実施しないステップとを有
する構成である。
方法は、回路素子情報および前記回路素子間を接続する
ネット情報ならびにこれらネット情報を識別するネット
名称の複数個を備え前記回路素子、前記ネット情報およ
び前記ネット名称のそれぞれが階層構造を有し複数個の
セルを具備する回路データを変更して、その後前記回路
データを検証する回路データ検証方法において、前記一
のセルに対応して前記回路データの一部が変更されたか
否かを判定するステップと、変更のない前記セルに対応
する前記回路データの検証を実施しないステップとを有
する構成である。
【０００５】
【発明の実施の形態】次に本発明の一実施形態について
図面を参照して説明する。本方法では、あらかじめ全体
に対して検証されている回路データに、部分的な修正が
あった場合の部分検証が前提となる。修正のあったセル
を判別するために、全体回路検証を行った場合にはその
検証日時の情報をまた、回路に部分修正があった場合は
その修正日時の情報を、回路データとともにセル単位に
保持しておく。
図面を参照して説明する。本方法では、あらかじめ全体
に対して検証されている回路データに、部分的な修正が
あった場合の部分検証が前提となる。修正のあったセル
を判別するために、全体回路検証を行った場合にはその
検証日時の情報をまた、回路に部分修正があった場合は
その修正日時の情報を、回路データとともにセル単位に
保持しておく。
【０００６】部分検証を行う前にまず初めに、回路デー
タは、セル単位に記憶装置に格納される。例えば、図３
の回路は図６に示すようなデータ構造に格納される。セ
ル情報６０１において対象セル単位に名前と、このデー
タを最後に変更した日時と、最後に検証した日時の情報
をもつ。また、対象セルが何のセルから参照されている
のかという情報は参照セルリスト６０２に、どのような
素子を含むかは素子リスト６０３に、どのようなネット
を含むかはネット情報リスト６０４に、どのような階層
間端子を含むかは階層間端子リスト６０５に格納され
る。素子リスト６０３は、対象セルが含む素子の情報を
もつ。各素子の情報は、その素子がどのような種類か表
す素子種類と、その素子のもつ端子と、それに接続され
るネットからなる。その素子がさらに構造をもつセルな
らば、素子種類の情報からさらに同様に図６のようなデ
ータを参照できる。対象セルに含まれる素子数と、その
素子のもつ端子とネットの数は不定数ある。ネット情報
リスト６０４は、対象セルが含むネットの情報をもつ。
各ネットの情報は、そのネットがどの素子のどの端子に
接続するかの情報からなる。対象セルに含まれるネット
数と、そのネットに接続される素子と端子数は不定数あ
る。階層間端子リスト６０５は、対象セルが含む階層間
端子の情報を持つ。各階層間端子の情報は、その端子が
どのネットに接続するかの情報をもつ。対象セルに含ま
れる階層間端子の数は不定数ある。
タは、セル単位に記憶装置に格納される。例えば、図３
の回路は図６に示すようなデータ構造に格納される。セ
ル情報６０１において対象セル単位に名前と、このデー
タを最後に変更した日時と、最後に検証した日時の情報
をもつ。また、対象セルが何のセルから参照されている
のかという情報は参照セルリスト６０２に、どのような
素子を含むかは素子リスト６０３に、どのようなネット
を含むかはネット情報リスト６０４に、どのような階層
間端子を含むかは階層間端子リスト６０５に格納され
る。素子リスト６０３は、対象セルが含む素子の情報を
もつ。各素子の情報は、その素子がどのような種類か表
す素子種類と、その素子のもつ端子と、それに接続され
るネットからなる。その素子がさらに構造をもつセルな
らば、素子種類の情報からさらに同様に図６のようなデ
ータを参照できる。対象セルに含まれる素子数と、その
素子のもつ端子とネットの数は不定数ある。ネット情報
リスト６０４は、対象セルが含むネットの情報をもつ。
各ネットの情報は、そのネットがどの素子のどの端子に
接続するかの情報からなる。対象セルに含まれるネット
数と、そのネットに接続される素子と端子数は不定数あ
る。階層間端子リスト６０５は、対象セルが含む階層間
端子の情報を持つ。各階層間端子の情報は、その端子が
どのネットに接続するかの情報をもつ。対象セルに含ま
れる階層間端子の数は不定数ある。
【０００７】図３に示す対象セルのデータ構造は、参照
セル３０１，３０２，３０３から参照されている。対象
セルは、素子３１０，素子３１１，…，素子３１８を含
み、素子３１０は端子ａにネット３２２が、端子ｂにネ
ット３２３が接続されている。対象セルは、ネット３２
０，ネット３２１，…，ネット３２８を含み、ネット３
２０は素子３１２の端子ｅと素子３１３の端子ｆに接続
されている。対象セルは、階層間端子３４０，階層間端
子３４１，…，階層間端子３４２を含み、階層間端子３
４０は、ネット３２９に接続されている。
セル３０１，３０２，３０３から参照されている。対象
セルは、素子３１０，素子３１１，…，素子３１８を含
み、素子３１０は端子ａにネット３２２が、端子ｂにネ
ット３２３が接続されている。対象セルは、ネット３２
０，ネット３２１，…，ネット３２８を含み、ネット３
２０は素子３１２の端子ｅと素子３１３の端子ｆに接続
されている。対象セルは、階層間端子３４０，階層間端
子３４１，…，階層間端子３４２を含み、階層間端子３
４０は、ネット３２９に接続されている。
【０００８】部分検証は、図１に示すフローでセル単位
に行われる。ステップ１０２において回路データが含む
各々のセルに対して修正が行われたか判別するために、
前に行われた検証日時とセルが変更された日時を比較す
る。その時、検証された日時のほうが古かった場合は、
その対象となるセルの検証を行う。検証は大別して、２
種類に分けられる。ステップ１０３の素子の検証とステ
ップ１０４のネットの検証である。素子の検証１０３
は、セルに含まれる素子に関して、名前の重複チェック
や、使用禁止素子のチェックや、素子にどの端子がオー
プンになっているかのチェック等を行う。また、ネット
の検証１０４は、対象となるセル内とそのセルに接続す
るネットに関して、禁止接続や強制接続チェックやファ
インファンアウトチェックや入出力整合チェック等を行
う。
に行われる。ステップ１０２において回路データが含む
各々のセルに対して修正が行われたか判別するために、
前に行われた検証日時とセルが変更された日時を比較す
る。その時、検証された日時のほうが古かった場合は、
その対象となるセルの検証を行う。検証は大別して、２
種類に分けられる。ステップ１０３の素子の検証とステ
ップ１０４のネットの検証である。素子の検証１０３
は、セルに含まれる素子に関して、名前の重複チェック
や、使用禁止素子のチェックや、素子にどの端子がオー
プンになっているかのチェック等を行う。また、ネット
の検証１０４は、対象となるセル内とそのセルに接続す
るネットに関して、禁止接続や強制接続チェックやファ
インファンアウトチェックや入出力整合チェック等を行
う。
【０００９】具体的な素子の検証は、図６の素子リスト
６０３より、対象セルに含まれるセルに関して情報を取
り出し、名前の重複チェックや、使用禁止素子のチェッ
クや、素子にの端子がオープンになっているかどうかの
チェック等を行う。また、具体的なネットの検証は図４
のように行う。ネットの検証は、対象セルに変更があっ
て影響があると考えられるネットとそのネットに接続さ
れている素子を調べるために、対象となるセルに含まれ
る全てのネットに対し図４に示すフローを行う。
６０３より、対象セルに含まれるセルに関して情報を取
り出し、名前の重複チェックや、使用禁止素子のチェッ
クや、素子にの端子がオープンになっているかどうかの
チェック等を行う。また、具体的なネットの検証は図４
のように行う。ネットの検証は、対象セルに変更があっ
て影響があると考えられるネットとそのネットに接続さ
れている素子を調べるために、対象となるセルに含まれ
る全てのネットに対し図４に示すフローを行う。
【００１０】まず対象となるセルの図６のネット情報リ
スト６０４より、ネット接続する情報を１つ取り出す。
そのネットが接続するものが分岐ステップ４０２で階層
間短資であったなら、このネットは上位階層につながる
ので、参照セルリスト６０２から、いま検証している階
層セルを記憶して、ステップ４０３で上位階層セルを１
つ選ぶ。上位階層セルはやはり、図６のような構造に情
報があるので、階層間端子リスト６０５より、接続され
るネットを探し求める。そのネットに対し、再帰的に図
４のフロー実行を行う。ステップ４０４でセルの端子で
ないと判断されたら、ステップ４０６で下位階層を持た
ないプリミティブセルとして、接続されている素子と端
子を作業記憶部に記録する。ステップ４０７でまだ他に
何かが接続されている場合はステップ４０２に戻り、ネ
ットに接続されるものが無くなるまで繰り返す。また、
その階層に接続されるものが無い場合でも、ステップ４
０３やステップ４０５で別階層のセルを選択していた場
合、ステップ４０９でもとの階層にもどり、やはり接続
されるものが無くなるまで繰り返す。全ての接続されて
いる素子を作業記憶部に記録した後、ステップ４１０に
おいて、接続されている素子と端子の組合せより、禁止
接続や強制接続チェックやファインファンアウトチェッ
クや入出力整合チェック等を行う。検証の後に、もし、
ステップ４０３で上位セルが複数あった中の１つを選ん
でいた場合、ステップ４１２でセルを他のセルをもう一
度選択して、作業記憶部を消去して、再選択したセルに
対してもう一度、ネットの検証を行う。他に選択可能な
上位セルが無い場合、検証を修了する。
スト６０４より、ネット接続する情報を１つ取り出す。
そのネットが接続するものが分岐ステップ４０２で階層
間短資であったなら、このネットは上位階層につながる
ので、参照セルリスト６０２から、いま検証している階
層セルを記憶して、ステップ４０３で上位階層セルを１
つ選ぶ。上位階層セルはやはり、図６のような構造に情
報があるので、階層間端子リスト６０５より、接続され
るネットを探し求める。そのネットに対し、再帰的に図
４のフロー実行を行う。ステップ４０４でセルの端子で
ないと判断されたら、ステップ４０６で下位階層を持た
ないプリミティブセルとして、接続されている素子と端
子を作業記憶部に記録する。ステップ４０７でまだ他に
何かが接続されている場合はステップ４０２に戻り、ネ
ットに接続されるものが無くなるまで繰り返す。また、
その階層に接続されるものが無い場合でも、ステップ４
０３やステップ４０５で別階層のセルを選択していた場
合、ステップ４０９でもとの階層にもどり、やはり接続
されるものが無くなるまで繰り返す。全ての接続されて
いる素子を作業記憶部に記録した後、ステップ４１０に
おいて、接続されている素子と端子の組合せより、禁止
接続や強制接続チェックやファインファンアウトチェッ
クや入出力整合チェック等を行う。検証の後に、もし、
ステップ４０３で上位セルが複数あった中の１つを選ん
でいた場合、ステップ４１２でセルを他のセルをもう一
度選択して、作業記憶部を消去して、再選択したセルに
対してもう一度、ネットの検証を行う。他に選択可能な
上位セルが無い場合、検証を修了する。
【００１１】具体的に図２の階層構造をもつ回路データ
で、セルＦ２０３が部分修正された場合の部分憲章を行
った場合は以下のようになる。実際の回路情報が図５の
ようであり、セルＦ５０３は、セルＢ５０１とセルＣ５
０２によって参照され、セルＪ５０４とセルＫ５０５を
含んでいる。また、全体検証が終った後にセルＦ５０３
だけ修正されたとする。まず、ステップ１０２において
全てのセルに対して、セル情報６０１の最終検証日時と
最終変更日時を比較して、最終検証日時の方が古いセル
を調べる。セルＦ５０３が選び出され、ステップ１０３
の素子の検証を行う。セルＦ５０３の素子リスト６０３
の情報から、セルＦ５０３は、セル（５０６，５０７，
５０８，５０９，５１０，５１１）等の素子が含まれて
いることがわかる。これらの素子の名前と種類のチェッ
クや、素子の端子に接続されるネットのチェック等を行
う。次にステップ１０４においてネットの検証をセルＦ
５０３に関して行う。チェックすべきネットは、図５に
太線で示されたネットである。細線で示されたネット
は、チェックしない。セルＦ５０３のネット情報リスト
６０４より、セルＦ５０３に含まれるネット情報を得
て、それぞれのネットに対しネットの検証を行う。例え
ばネット５１２の場合、外部端子ｃがつながっているの
でステップ４０３にて上位セルを選択する。セルＦは、
セルＢ５０１とセルＣ５０２によって参照されているの
で、最初にセルＢ５０１を選択する。セルＢ５０１の回
路データの階層間端子リスト６０５より、外部端子ｃは
ネット５１９に接続されることを調べ、ネット情報リス
ト６０４よりそのネットに関してさらに接続チェックを
行う。ネット５１９は、セルＦ以外に接続されている素
子は、プリミティブセルだけなので、ステップ４０６に
てプリミティブセル（５１３，５１６）を作業記憶部に
記録する。ネット５１９の検索が終ったので、ステップ
４０９においてもとの階層セルＦに戻る。ステップ４０
７にて他にネット５１２に接続される素子を調べると、
プリミティブセル５０７が見つかり、作業記憶部に記録
する。記録された情報より、このネットには、プリミテ
ィブセル（５１３，５１４，５０７）が接続されてお
り、ステップ４１０において接続関係より禁止接続や強
制接続チェックやファインファンアウトチェックや入出
力整合チェック等を行う。
で、セルＦ２０３が部分修正された場合の部分憲章を行
った場合は以下のようになる。実際の回路情報が図５の
ようであり、セルＦ５０３は、セルＢ５０１とセルＣ５
０２によって参照され、セルＪ５０４とセルＫ５０５を
含んでいる。また、全体検証が終った後にセルＦ５０３
だけ修正されたとする。まず、ステップ１０２において
全てのセルに対して、セル情報６０１の最終検証日時と
最終変更日時を比較して、最終検証日時の方が古いセル
を調べる。セルＦ５０３が選び出され、ステップ１０３
の素子の検証を行う。セルＦ５０３の素子リスト６０３
の情報から、セルＦ５０３は、セル（５０６，５０７，
５０８，５０９，５１０，５１１）等の素子が含まれて
いることがわかる。これらの素子の名前と種類のチェッ
クや、素子の端子に接続されるネットのチェック等を行
う。次にステップ１０４においてネットの検証をセルＦ
５０３に関して行う。チェックすべきネットは、図５に
太線で示されたネットである。細線で示されたネット
は、チェックしない。セルＦ５０３のネット情報リスト
６０４より、セルＦ５０３に含まれるネット情報を得
て、それぞれのネットに対しネットの検証を行う。例え
ばネット５１２の場合、外部端子ｃがつながっているの
でステップ４０３にて上位セルを選択する。セルＦは、
セルＢ５０１とセルＣ５０２によって参照されているの
で、最初にセルＢ５０１を選択する。セルＢ５０１の回
路データの階層間端子リスト６０５より、外部端子ｃは
ネット５１９に接続されることを調べ、ネット情報リス
ト６０４よりそのネットに関してさらに接続チェックを
行う。ネット５１９は、セルＦ以外に接続されている素
子は、プリミティブセルだけなので、ステップ４０６に
てプリミティブセル（５１３，５１６）を作業記憶部に
記録する。ネット５１９の検索が終ったので、ステップ
４０９においてもとの階層セルＦに戻る。ステップ４０
７にて他にネット５１２に接続される素子を調べると、
プリミティブセル５０７が見つかり、作業記憶部に記録
する。記録された情報より、このネットには、プリミテ
ィブセル（５１３，５１４，５０７）が接続されてお
り、ステップ４１０において接続関係より禁止接続や強
制接続チェックやファインファンアウトチェックや入出
力整合チェック等を行う。
【００１２】次にステップ４１１においてセルＦは更に
セルＣからも接続されているので、ステップ４１２にて
上位セルを再選択して、作業記憶部に記録された情報を
消去して、もう一度検索を行う。セルＢの回路データの
階層間端子リスト６０５より、外部端子ｃはネット５２
０に接続されることを調べ、同様にプリミティブセル５
１５が接続されていることを作業記憶部に記録する。ま
た、ネット５１２にプリミティブセル５０７が接続され
ていることから、このネットには、５１５，５０７のプ
リミティブセル（５１５，５０７）が接続されているこ
とが調べられた。この接続情報より、再びステップ４１
０にて検証を行う。セルＦは、セルＢとセルＣ以外から
参照されていないので、ネット５１２に関する検証を完
了する。また、同様にネット５１６に関して検証例を示
す。ネット５１６に関しては、セルの端子ｈに接続され
ているので、ステップ４０５にて下位階層を選択する。
下位階層はセルＫ５０５なので、セルＫの回路データの
階層間端子リスト６０５より、外部端子ｈはネット５２
１に接続されることを調べ、ネット情報リスト６０４よ
りそのネットに関してさらに接続チェックを行う。ネッ
ト５２１は、外部端子ｈ以外に接続されている素子は、
プリミティブセルだけなので、プリミティブセル５１７
を作業記憶部に記録する。ネット５２１の検索が終った
ので、ステップ４０９においてもとの階層のセルＦに戻
る。ステップ４０７にて他にネット５１６に接続される
素子を調べると、プリミティブセル５１１が見つかり、
作業記憶部に記録する。記録された情報より、このネッ
トには、プリミティブセル（５１７，５１１）が接続さ
れており、ステップ４１０において検証を行う。こうし
て、全てのネットの検証が済んだ後、セルＦの最終検証
日時を更新して終了する。
セルＣからも接続されているので、ステップ４１２にて
上位セルを再選択して、作業記憶部に記録された情報を
消去して、もう一度検索を行う。セルＢの回路データの
階層間端子リスト６０５より、外部端子ｃはネット５２
０に接続されることを調べ、同様にプリミティブセル５
１５が接続されていることを作業記憶部に記録する。ま
た、ネット５１２にプリミティブセル５０７が接続され
ていることから、このネットには、５１５，５０７のプ
リミティブセル（５１５，５０７）が接続されているこ
とが調べられた。この接続情報より、再びステップ４１
０にて検証を行う。セルＦは、セルＢとセルＣ以外から
参照されていないので、ネット５１２に関する検証を完
了する。また、同様にネット５１６に関して検証例を示
す。ネット５１６に関しては、セルの端子ｈに接続され
ているので、ステップ４０５にて下位階層を選択する。
下位階層はセルＫ５０５なので、セルＫの回路データの
階層間端子リスト６０５より、外部端子ｈはネット５２
１に接続されることを調べ、ネット情報リスト６０４よ
りそのネットに関してさらに接続チェックを行う。ネッ
ト５２１は、外部端子ｈ以外に接続されている素子は、
プリミティブセルだけなので、プリミティブセル５１７
を作業記憶部に記録する。ネット５２１の検索が終った
ので、ステップ４０９においてもとの階層のセルＦに戻
る。ステップ４０７にて他にネット５１６に接続される
素子を調べると、プリミティブセル５１１が見つかり、
作業記憶部に記録する。記録された情報より、このネッ
トには、プリミティブセル（５１７，５１１）が接続さ
れており、ステップ４１０において検証を行う。こうし
て、全てのネットの検証が済んだ後、セルＦの最終検証
日時を更新して終了する。
【００１３】この例においてセルＦのみの検証では、記
憶装置に格納する回路データは、セルＢ，Ｃ，Ｆ，Ｊ，
Ｋだけであり、他のセルＡ，Ｄ，Ｅ，Ｇ，Ｈ，Ｉ，Ｌ，
Ｍ等の回路データを格納する必要なく検証することがで
きる。
憶装置に格納する回路データは、セルＢ，Ｃ，Ｆ，Ｊ，
Ｋだけであり、他のセルＡ，Ｄ，Ｅ，Ｇ，Ｈ，Ｉ，Ｌ，
Ｍ等の回路データを格納する必要なく検証することがで
きる。
【００１４】
【発明の効果】この発明によれば、部分的な修正のあっ
た回路データの検証を、変更のあったセルとそれに影響
される部分のみの検証を行い、変更の無かった部分の検
証を省略するので、短い時間で行うことができ、また、
全ての回路データを参照しないので、必要とする記憶装
置が少なく済むという効果がある。
た回路データの検証を、変更のあったセルとそれに影響
される部分のみの検証を行い、変更の無かった部分の検
証を省略するので、短い時間で行うことができ、また、
全ての回路データを参照しないので、必要とする記憶装
置が少なく済むという効果がある。
【図１】部分検証を表したフローチャートである。
【図２】回路階層を表した回路データ例である。
【図３】回路データを表した例である。
【図４】ネットの検証を表したフローチャートである。
【図５】図２に示す回路階層の具体的な回路データ例で
ある。
ある。
【図６】図３の回路データを入力した時のデータ構造を
表した例である。
表した例である。
１０１ 部分検証の開始 １０２ 部分修正の判定分岐ステップ １０３ 素子の検証ステップ １０４ ネットの検証ステップ １０５ 部分検証の完了 ２０１ 回路データ全体を表す範囲 ２０２ 最上位階層をＢとしたときの部分回路データ ２０３ 変更のあったセルＦ ２０４ 最上位階層をＦとしたときの部分回路データ ３０１，３０２，３０３ 対象となるセルを参照する
セル ３０４ 対象セル ３１０，３１１，３１２，３１３，３１４，３１５，３
１６，３１７，３１８素子 ３２０，３２１，３２２，３２３，３２４，３２５，３
２６，３２７，３２８，３２９，３３０，３３１ ネ
ット ３４０，３４１，３４２ 階層間素子 ４０１ ネットの検証開始 ４０２ 階層間端子接続による分岐ステップ ４０３ 上位セルの選択ステップ ４０４ セルの端子接続による分岐ステップ ４０５ 下位セルの選択ステップ ４０６ プリミティブセルの記憶ステップ ４０７ 他素子の接続による分岐ステップ ４０８ 他の素子からの検索かどうかによる分岐ステ
ップ ４０９ もとの階層セルへ戻るステップ ４１０ 接続情報の検証ステップ ４１１ 他の上位セルの存在による分岐ステップ ４１２ 上位セルの再選択と記憶部の消去ステップ ４１３ ネットの検証完了 ５０１ セルＢ ５０２ セルＣ ５０３ セルＦ ５０４，５０８ セルＪ ５０５，５１０ セルＫ ５０６，５０７，５０９，５１１，５１３，５１４，５
１５，５１７ 素子 ５１２，５１６，５１９，５２０，５２１ ネット ６０１ セル情報 ６０２ 参照セルリスト ６０３ 素子リスト ６０４ ネット情報リスト ６０５ 階層間端子リスト
セル ３０４ 対象セル ３１０，３１１，３１２，３１３，３１４，３１５，３
１６，３１７，３１８素子 ３２０，３２１，３２２，３２３，３２４，３２５，３
２６，３２７，３２８，３２９，３３０，３３１ ネ
ット ３４０，３４１，３４２ 階層間素子 ４０１ ネットの検証開始 ４０２ 階層間端子接続による分岐ステップ ４０３ 上位セルの選択ステップ ４０４ セルの端子接続による分岐ステップ ４０５ 下位セルの選択ステップ ４０６ プリミティブセルの記憶ステップ ４０７ 他素子の接続による分岐ステップ ４０８ 他の素子からの検索かどうかによる分岐ステ
ップ ４０９ もとの階層セルへ戻るステップ ４１０ 接続情報の検証ステップ ４１１ 他の上位セルの存在による分岐ステップ ４１２ 上位セルの再選択と記憶部の消去ステップ ４１３ ネットの検証完了 ５０１ セルＢ ５０２ セルＣ ５０３ セルＦ ５０４，５０８ セルＪ ５０５，５１０ セルＫ ５０６，５０７，５０９，５１１，５１３，５１４，５
１５，５１７ 素子 ５１２，５１６，５１９，５２０，５２１ ネット ６０１ セル情報 ６０２ 参照セルリスト ６０３ 素子リスト ６０４ ネット情報リスト ６０５ 階層間端子リスト
Claims (1)
- 【請求項１】 回路素子情報および前記回路素子間を接
続するネット情報ならびにこれらネット情報を識別する
ネット名称の複数個を備え前記回路素子、前記ネット情
報および前記ネット名称のそれぞれが階層構造を有し複
数個のセルを具備する回路データを変更して、その後前
記回路データを検証する回路データ検証方法において、
前記一のセルに対応して前記回路データの一部が変更さ
れたか否かを判定するステップと、変更のない前記セル
に対応する前記回路データの検証を実施しないステップ
とを有することを特徴とする回路データ検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311227A JP2996160B2 (ja) | 1995-11-29 | 1995-11-29 | 回路データ検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311227A JP2996160B2 (ja) | 1995-11-29 | 1995-11-29 | 回路データ検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153072A true JPH09153072A (ja) | 1997-06-10 |
| JP2996160B2 JP2996160B2 (ja) | 1999-12-27 |
Family
ID=18014632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311227A Expired - Lifetime JP2996160B2 (ja) | 1995-11-29 | 1995-11-29 | 回路データ検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996160B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013175559A1 (ja) * | 2012-05-21 | 2013-11-28 | 富士通株式会社 | 検証支援プログラム、検証支援方法、および検証支援装置 |
| JP2016524254A (ja) * | 2013-06-27 | 2016-08-12 | ジパログ・インコーポレイテッドＺｉｐａｌｏｇ， Ｉｎｃ． | 検証確認のための電子的設計の変更評価方法およびシステム |
-
1995
- 1995-11-29 JP JP7311227A patent/JP2996160B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013175559A1 (ja) * | 2012-05-21 | 2013-11-28 | 富士通株式会社 | 検証支援プログラム、検証支援方法、および検証支援装置 |
| JP2016524254A (ja) * | 2013-06-27 | 2016-08-12 | ジパログ・インコーポレイテッドＺｉｐａｌｏｇ， Ｉｎｃ． | 検証確認のための電子的設計の変更評価方法およびシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2996160B2 (ja) | 1999-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6606735B1 (en) | Method and system for using error and filter layers in each DRC rule | |
| US8051400B2 (en) | Modifying integrated circuit layout | |
| EP0848342A2 (en) | Intergrated circuit design method, database apparatus for designing integrated circuit and integrated circuit design support apparatus | |
| US6301685B1 (en) | Error propagation path extraction system, error propagation path extraction method, and recording medium recording error propagation path extraction control program | |
| CN107341100A (zh) | 摄像头参数的配置方法及装置 | |
| CN108829903B (zh) | 判定fpga冗余设计的代码与综合后电路一致性的方法和系统 | |
| JP2000242672A (ja) | 形式的論理検証装置および形式的論理検証方法 | |
| US6321173B1 (en) | System and method for efficient verification of functional equivalence between design models | |
| JPH09153072A (ja) | 回路データ検証方法 | |
| JP3529290B2 (ja) | Ｉ／ｏバッファ動作電源自動チェックシステム | |
| US6735751B2 (en) | False path detecting apparatus and a false path detecting method in which a usage amount of memories is smaller and a process is carried out at higher speed, and that program | |
| JP2872216B1 (ja) | マクロの設計方法 | |
| US20030093504A1 (en) | Method for processing data containing information about an electronic circuit having a plurality of hierarchically organized networks, computer readable storage medium and data processing system containing computer-executable instructions for performing the method | |
| US20040002831A1 (en) | Method for verifying cross-sections | |
| JP2000150659A (ja) | 半導体集積回路装置のレイアウト設計方法 | |
| JP3652220B2 (ja) | 論理回路検証装置及び論理回路検証方法及び論理回路検証プログラムを格納した記録媒体 | |
| US6948148B2 (en) | System for automated generation of data path macro cells | |
| US6526560B1 (en) | Macro cell creating method, apparatus and library thereof, and recording medium | |
| JP2000241514A (ja) | テストパターンの並列生成方法およびテストパターン生成装置 | |
| JPH0574943A (ja) | 集積回路レイアウトパターン設計用ｃａｄ装置 | |
| JP2625361B2 (ja) | 論理回路分割結果照合装置 | |
| JP2892722B2 (ja) | 図形データの検証方法 | |
| CN116911589A (zh) | 审核流程的生成方法、审核流程的生成装置及存储介质 | |
| JP3018886B2 (ja) | プローブ設定方法 | |
| CN118535472A (zh) | 适用于rpa测试场景的辅助技术模拟方法和装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990928 |