WO2013175559A1 - 検証支援プログラム、検証支援方法、および検証支援装置 - Google Patents

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WO2013175559A1
WO2013175559A1 PCT/JP2012/062970 JP2012062970W WO2013175559A1 WO 2013175559 A1 WO2013175559 A1 WO 2013175559A1 JP 2012062970 W JP2012062970 W JP 2012062970W WO 2013175559 A1 WO2013175559 A1 WO 2013175559A1
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WO
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verification
module
circuit
information
character string
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Application number
PCT/JP2012/062970
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English (en)
French (fr)
Inventor
正志 荒山
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Definitions

  • the present invention relates to a verification support program, a verification support method, and a verification support apparatus.
  • a conventional technology is disclosed in which a macro change date and a verification date are compared, and a macro that has a newer change date is re-executed to verify the inside of the macro and the net connected to the macro. Further, there is disclosed a conventional technique in which a physical verification error displayed in the past is compared with an error that has been physically verified again, and only a portion having a difference is displayed.
  • the upper layer modules include the lower layer modules.
  • the change in the lower layer module may affect the connection relationship and operation of the upper layer module. Therefore, if only the lower-level module is verified, a verification failure may occur.
  • the present invention aims to improve verification accuracy.
  • circuit information of a circuit to be verified configured by a layered module group is acquired, and any module other than the highest layer among the module groups of the acquired circuit information is updated. It is determined whether or not the date and time is a date and time that is newer than the update date and time of the upper layer module of any one of the modules.
  • the module is updated to the update date and time of the module, and as a result of the change, a verification support program, a verification support method for determining a module whose update date and time is newer than the verification date and time of execution of the verification among the module group, a verification support method, And a verification support device is proposed.
  • FIG. 1 is an explanatory diagram illustrating an example of verification support by the verification support apparatus according to the present embodiment.
  • FIG. 2 is an explanatory diagram (part 1) illustrating a modification example of the verification result.
  • FIG. 3 is an explanatory diagram (part 2) of a modification example of the verification result.
  • FIG. 4 is a block diagram illustrating a hardware configuration example of the verification support apparatus.
  • FIG. 5 is a block diagram of a functional configuration example of the verification support apparatus 400 according to the first embodiment.
  • FIG. 6 is a circuit diagram showing an example of the old circuit 100a.
  • FIG. 7 is a circuit diagram showing an example of the current circuit 100b.
  • FIG. 8 is an explanatory diagram illustrating an example of a data structure serving as circuit information of the old circuit 100a.
  • FIG. 9 is an explanatory diagram showing an example of a data structure that is circuit information of the current circuit 100b.
  • FIG. 10 is an explanatory diagram showing a data structure example of the macro information M1 of the circuit information 800a of the old circuit 100a.
  • FIG. 11 is an explanatory diagram showing a data structure example of the macro information M1 of the circuit information 800b of the current circuit 100b.
  • FIG. 12 is an explanatory diagram showing a data structure example of the macro information M2 of the circuit information 800a of the old circuit 100a.
  • FIG. 13 is an explanatory diagram showing a data structure example of the macro information M2 of the circuit information 800b of the current circuit 100b.
  • FIG. 10 is an explanatory diagram showing a data structure example of the macro information M1 of the circuit information 800a of the old circuit 100a.
  • FIG. 11 is an explanatory diagram showing a data structure example of the macro information M1 of the circuit information 800b of the current circuit 100b.
  • FIG. 12 is an explanatory
  • FIG. 14 is an explanatory diagram illustrating a data structure example of the macro information M3 of the circuit information 800a and 800b of the old circuit 100a and the current circuit 100b.
  • FIG. 15 is an explanatory diagram illustrating an example of changing the update date and time.
  • FIG. 16 is an explanatory diagram showing an example of character string information of the old circuit 100a.
  • FIG. 17 is an explanatory diagram showing an example of character string information of the current circuit 100b.
  • FIG. 18 is an explanatory diagram illustrating an extraction example using the character string information L1a and the character string information L1b.
  • FIG. 19 is an explanatory diagram illustrating an extraction example using the character string information L2a and the character string information L2b.
  • FIG. 20 is a circuit diagram showing a verification target portion in the current circuit 100b.
  • FIG. 21 is a flowchart of an exemplary verification support processing procedure performed by the verification support apparatus 400 according to the first embodiment.
  • FIG. 22 is a flowchart illustrating a detailed processing procedure example of the verification candidate extraction process (step S2101) illustrated in FIG.
  • FIG. 23 is a flowchart showing a detailed processing procedure example of the character string conversion processing (step S2102) shown in FIG.
  • FIG. 24 is a flowchart showing a detailed processing procedure example of the difference extraction processing (step S2103) shown in FIG.
  • FIG. 25 is a flowchart showing a detailed processing procedure example of the verification target location setting processing (step S2104) shown in FIG.
  • FIG. 26 is a flowchart showing a detailed processing procedure example of the verification result correction process (step S2105) of the old circuit 100a shown in FIG.
  • FIG. 27 is a flowchart showing a detailed processing procedure example of the verification result generation processing (step S2106) of the current circuit 100b shown in FIG.
  • FIG. 28 is a block diagram of a functional configuration example of the verification support apparatus 400 according to the second embodiment.
  • FIG. 29 is an explanatory diagram of an example of logical compression.
  • FIG. 30 is an explanatory diagram illustrating a logical compression example of the module “topmod: TOP” in the first layer of the old circuit 100a.
  • FIG. 31 is an explanatory diagram illustrating a logical compression example of the module “topmod: TOP” in the first layer of the current circuit 100b.
  • FIG. 29 is an explanatory diagram of an example of logical compression.
  • FIG. 30 is an explanatory diagram illustrating a logical compression example of the module “topmod: TOP” in the first layer of the old circuit 100a.
  • FIG. 31 is an explanatory diagram illustrating a logical compression example of the module “topmod: TOP” in the first layer of the
  • FIG. 32 is an explanatory diagram showing a logical compression example of the first module “low1: LOW_A” in the second layer of the current circuit 100b.
  • FIG. 33 is an explanatory diagram of an example of character string information of the old circuit 100a.
  • FIG. 34 is an explanatory diagram showing an example of character string information of the current circuit 100b.
  • FIG. 35 is an explanatory diagram showing an extraction example using the character string information L3a and the character string information L3b.
  • FIG. 36 is an explanatory diagram showing an extraction example using the character string information L4a and the character string information L4b.
  • FIG. 37 is a flowchart of an exemplary verification support processing procedure performed by the verification support apparatus 400 according to the second embodiment.
  • FIG. 38 is a flowchart showing a detailed processing procedure example of the second character string conversion processing (step S3705) shown in FIG.
  • FIG. 39 is a flowchart illustrating a detailed processing procedure example of the second difference extraction processing (step S3706) illustrated in FIG.
  • the circuit to be verified is expressed by circuit information composed of hierarchized modules. By assembling the module group from the lower hierarchy to the upper hierarchy, circuit information of the verification target circuit is constructed.
  • a verification target circuit configured by a first hierarchy that is an upper hierarchy and a second hierarchy that is a lower hierarchy
  • the verification may be executed by the verification support apparatus or may be executed by a simulator outside the verification support apparatus.
  • the current circuit showing the current structure of the circuit to be verified and the old circuit showing the structure older than the current circuit will be described as an example, but if there is a difference in the update of both circuits, One need not be the current circuit.
  • FIG. 1 is an explanatory diagram illustrating an example of verification support by the verification support apparatus according to the present embodiment.
  • FIG. 1 shows an old circuit 100a and a current circuit 100b for the same circuit 100 to be verified.
  • “update date / time” in each hierarchy is the date / time when the module of that hierarchy was updated.
  • the “verification date / time” in each hierarchy is the date / time when the module of that hierarchy was verified.
  • the old circuit 100a is the verification target circuit 100 that has been updated to “2011/07/10” and verified to “2011/08/10”.
  • the current circuit 100b updates the first layer module “topmod: TOP” of the old circuit 100a to “2011/08/20”, and changes the second module first module “low1: LOW_A” of the old circuit 100a.
  • the verification target circuit 100 is updated to “2011/1510”.
  • the second module “low2: LOW_B” in the second layer of the old circuit 100a is not updated.
  • the verification support apparatus compares the update date / time of the lower layer module and the update date / time of the upper layer module, and if the update date / time of the lower layer module is newer, the update date / time of the upper layer module Is changed to the update date and time of the lower-level module.
  • the update date “2011/08/20” of the first layer module “topmod: TOP” is updated to the update date “2011/09” of the first module “low1: LOW_A” of the second layer. / 10 ".
  • the change in the lower layer module may affect the connection relationship and operation of the upper layer module that is the assembly destination.
  • the upper layer module as the assembly destination is also substantially updated. Therefore, it is possible to suppress omission of verification that occurs when only the lower-level module is verified.
  • the verification support apparatus compares the update date and time with the verification date and time for each module of the current circuit 100b.
  • the update date / time is newer, the verification support apparatus determines that the module with the new update date / time is to be checked because verification is not executed after the update.
  • the first layer module “topmod: TOP” and the second layer first module “low1: LOW_A” are to be checked.
  • the second module “low2: LOW_B” in the second layer is not checked.
  • the verification support apparatus compares the check target of the current circuit 100b with the module of the old circuit 100a for the same module, and extracts a difference.
  • the first layer module “topmod: TOP” and the second layer first module “low1: LOW_A” are compared between the current circuit 100 b and the old circuit 100 a.
  • the second module “low2: LOW_B” in the second layer is not compared because it is not checked.
  • a verification assistance apparatus makes the location traced to the back
  • FIG. 2 is an explanatory diagram (part 1) showing a modification example of the verification result.
  • the verification result V1 is a verification result before correction.
  • the verification result V1 is a verification result in the old circuit 100a.
  • the verification result is, for example, electronic data having a macro name item, a verification type item, a verification target item, and a verification content item, and the value of each item is stored for each macro.
  • the macro name item stores a macro name of a macro indicating a module.
  • the macro name is a name that identifies a module. For example, in the case of the module “topmod: TOP”, “topmod: TOP” is stored as the macro name.
  • the verification type is stored in the verification type item.
  • the verification type indicates the type of verification.
  • the verification type includes “shape”, “load”, and “logic”.
  • Shape means shape verification. In shape verification, the correctness of connection between a connection source circuit and a connection destination circuit is verified.
  • Load means load verification. In load verification, it is verified whether a load from a connection source circuit to a connection destination circuit is within an allowable range.
  • Logic means logic verification. In logic verification, correctness of a logical value output from a circuit is verified.
  • the verification target location item stores a character string that combines a circuit to be verified and a terminal. In FIG.
  • a character string before “.” Indicates a circuit name
  • a character string after “.” Indicates a terminal name.
  • “buf1.A” means the terminal A of the circuit buf1.
  • the verification content item stores verification content.
  • the verification content stores a character string indicating a verification rule in the verification type at the verification target location.
  • the verification result V10 is a verification result obtained by removing the verification target portion traced from the difference obtained in FIG. 1 from the verification result V1 in the old circuit 100a. That is, since the verification target part obtained in FIG. 1 needs to be re-verified, the verification support apparatus deletes it from the verification result V1. On the other hand, the verification support apparatus diverts the portions other than the verification target portions obtained in FIG. 1 without deleting them. Thereby, the efficiency of verification work can be achieved.
  • FIG. 3 is an explanatory diagram (part 2) showing a modification example of the verification result.
  • the verification result V2 is a verification result V2 obtained by adding the record R obtained by the verification of the verification target portion obtained in FIG. 1 to the verification result V10 after deletion.
  • the verification support apparatus can obtain the verification result V2 of the entire current circuit 100b.
  • FIG. 4 is a block diagram illustrating a hardware configuration example of the verification support apparatus.
  • the verification support apparatus 400 is a computer configured by connecting a processor 401, a storage device 402, an input device 403, an output device 404, and a communication device 405 to a bus 406.
  • the processor 401 controls the entire verification support apparatus 400. Further, the processor 401 executes various programs (OS (Operating System) and the verification support program according to the present embodiment) stored in the storage device 402, thereby reading data in the storage device 402 and executing results. Or the like is written in the storage device 402.
  • OS Operating System
  • the storage device 402 may be a ROM (Read Only Memory), a RAM (Random Access Memory), a flash memory, a magnetic disk drive, or the like. Further, the storage device 402 becomes a work area of the processor 401. Further, the storage device 402 stores various programs (the OS and the verification support program of the present embodiment) and various data (including data obtained by executing each program).
  • the input device 403 is an interface for inputting various data by user operations such as a keyboard, a mouse, and a touch panel.
  • the output device 404 is an interface that outputs data in accordance with an instruction from the processor 401. Examples of the output device 404 include a display and a printer.
  • the communication device 405 is an interface that receives data from the outside via a network and transmits data to the outside.
  • FIG. 5 is a block diagram of a functional configuration example of the verification support apparatus 400 according to the first embodiment.
  • the verification support apparatus 400 includes an acquisition unit 501, a determination unit 502, a change unit 503, a determination unit 504, a specification unit 505, a conversion unit 506, an extraction unit 507, a setting unit 508, and a deletion unit 509. And an adding unit 510.
  • the acquisition unit 501, the determination unit 502, the change unit 503, the determination unit 504, the identification unit 505, the conversion unit 506, the extraction unit 507, the setting unit 508, the deletion unit 509, and the addition unit 510 are specifically illustrated in FIG.
  • the function is realized by causing the processor 401 to execute the program stored in the storage device 402 shown in FIG.
  • the acquisition unit 501 acquires circuit information of the verification target circuit 100 configured by a layered module group. Specifically, for example, the acquisition unit 501 acquires circuit information by reading from the storage device 402, receiving from an input device, or receiving from a communication device. The acquisition unit 501 acquires circuit information of the old circuit 100a and circuit information of the current circuit 100b illustrated in FIG. Here, the circuit information will be specifically described.
  • FIG. 6 is a circuit diagram showing an example of the old circuit 100a.
  • FIG. 7 is a circuit diagram showing an example of the current circuit 100b.
  • the first layer module “topmod: TOP” of the old circuit 100a and the current circuit 100b has input terminals IN1 to IN4, output terminals OUT1 and OUT2, buffers buf1: BUF, and macro ma4: MAC_C.
  • the module “topmod: TOP” in the first layer of the current circuit 100b has the input terminal IN5 and the inverter inv4: INV, but does not exist in the module “topmod: TOP” in the first layer of the old circuit 100a.
  • the first module “low1: LOW_A” in the second hierarchy of the old circuit 100a and the current circuit 100b includes input terminals I1, I2, output terminals O1, O2, NAND circuit nand1: NAND, macro ma1: MAC_A, and macro ma2: MAC_A.
  • the first module “low1: LOW_A” in the second layer of the current circuit 100b includes inverters inv1: INV to inv3: INV and a buffer buf2: BUF, but the first module “low1” in the second layer of the old circuit 100a. : LOW_A ”does not exist.
  • the second module “low2: LOW_B” in the second hierarchy of the old circuit 100a and the current circuit 100b has input terminals I1, I2, an output terminal O1, a NAND circuit nand2: NAND, and a macro ma3: MAC_B.
  • the second module “low2: LOW_B” in the second layer has the same configuration in the old circuit 100a and the current circuit 100b.
  • FIG. 8 is an explanatory diagram showing an example of a data structure that is circuit information of the old circuit 100a.
  • FIG. 9 is an explanatory diagram showing an example of a data structure that is circuit information of the current circuit 100b.
  • the circuit information 800a and 800b includes macro No. An item, a hierarchy item, a macro name item, an upper link item, an update date / time item, a verification date / time item, a macro information item, and a verification result item.
  • the value of each item is stored for each module as a macro.
  • a hierarchy number is stored.
  • the hierarchy number is a number that identifies the hierarchy of modules constituting the verification target circuit 100.
  • the macro name is stored in the macro name item.
  • the macro name is a name that identifies a module. For example, in the case of the module “topmod: TOP”, “topmod: TOP” is stored as the macro name.
  • the upper link is stored.
  • An upper link is a hierarchy number of an upper hierarchy of the macro. For example, macro No. In the record “2”, since the upper layer in which the first module “low1: LOW_A” of the second layer is incorporated is the first layer, “1” is stored as the upper link. For the highest layer, that is, the first layer module, there is no higher layer macro, so the macro No. indicating the first layer module “topmod: TOP” is displayed. In a record with “1”, “ ⁇ 1” is stored as the upper link.
  • the update date / time item stores the update date / time.
  • the verification support apparatus 400 updates the update date and time for the updated macro.
  • the verification support apparatus 400 acquires the update date / time from the external device and updates it with the acquired update date / time. Further, the verification support apparatus 400 may update the update date and time when the user operates the input device of the verification support apparatus 400.
  • the verification date / time item stores the verification date / time when the verification was executed.
  • the verification support apparatus 400 verifies the verification date and time with respect to the verified macro.
  • the verification support device 400 acquires the verification date and time from the external device and verifies the acquired verification date and time. Further, the verification support apparatus 400 may verify the verification date and time by the user operating the input device of the verification support apparatus 400.
  • Macro information is stored in the macro information item.
  • the macro information is information for specifying the structure of the macro, and includes, for example, information indicating a circuit constituting the inside of the macro and a connection relationship between the macro and the outside.
  • the macro information will be described later with reference to FIGS.
  • the verification result item stores a verification result or a pointer to the verification result.
  • the verification result V1 shown in FIGS. 2 and 3 or a pointer to the verification result V1 is stored.
  • FIG. 10 is an explanatory diagram showing a data structure example of the macro information M1 of the circuit information 800a of the old circuit 100a.
  • FIG. 11 is an explanatory diagram showing a data structure example of the macro information M1 of the circuit information 800b of the current circuit 100b.
  • FIG. 12 is an explanatory diagram showing a data structure example of the macro information M2 of the circuit information 800a of the old circuit 100a.
  • FIG. 13 is an explanatory diagram showing a data structure example of the macro information M2 of the circuit information 800b of the current circuit 100b.
  • FIG. 14 is an explanatory diagram illustrating a data structure example of the macro information M3 of the circuit information 800a and 800b of the old circuit 100a and the current circuit 100b.
  • the macro information M1 to M3 are the terminal numbers. There are items, own macro information items, and connection destination information items, and a value is stored for each item.
  • Terminal No. The item includes a terminal No. Is stored. Terminal No. Is a number assigned to a terminal specified by its own macro information and lower macro information.
  • the own macro information item information on terminals in the macro specified by the macro information is stored.
  • the own macro information item has an IO attribute item, an IO terminal item, and a terminal link item.
  • An IO attribute is stored in the IO attribute item.
  • the IO attribute is the terminal number.
  • the information indicating the attribute of the IO terminal specified by is stored.
  • An IO terminal is a terminal provided in a macro. For example, “IN” is stored if the IO terminal is an input terminal, and “OUT” is stored if the IO terminal is an output terminal.
  • An IO terminal name is stored in the IO terminal item.
  • the terminal link item stores the terminal link.
  • the terminal link is the terminal number of the terminal that is the link destination in the connection destination information. It is.
  • the input terminal IN2 is the buffer buf1: BUF input terminal buf1. Connected to A.
  • the macro information M1 of the old circuit 100a in FIG. The terminal link of the input terminal “IN2” of “2” is “5”. Therefore, the input terminal “IN2” is the terminal No. in the connection destination information.
  • the buffer “buf1: BUF” specified by “buf1: BUF”, the IO attribute “IN”, the IO terminal “A” of the record “5” is input. It can be seen that it is connected to A.
  • connection destination information item information indicating the connection destination of each IO terminal of the macro specified by the own macro information is stored.
  • the connection destination information item includes a connection destination item, an IO attribute item, an IO terminal item, and a terminal link item.
  • a macro name to be a connection destination is stored.
  • the connection partner of the connection destination corresponds to the macro in the connection destination item in addition to the own macro.
  • An IO attribute is stored in the IO attribute item.
  • the IO attribute is the terminal number.
  • the information indicating the attribute of the IO terminal specified by is stored.
  • An IO terminal is a terminal provided in a macro. For example, “IN” is stored if the IO terminal is an input terminal, and “OUT” is stored if the IO terminal is an output terminal.
  • An IO terminal name is stored in the IO terminal item.
  • the terminal link item stores the terminal link.
  • the terminal link is the terminal number of the terminal to be linked in the own macro information. It is. If the terminal link has a negative value, its absolute value is the terminal number of the IO terminal of its own macro information. Indicates. When the terminal link is a positive value, the terminal number of the IO terminal of the connection destination information. Indicates.
  • the buffer buf1 BUF input terminal buf1. A is connected to the input terminal IN2.
  • the terminal link of the input terminal “buf1.A” of “5” is “ ⁇ 2”. Therefore, the input terminal “buf1.A” has the terminal No. It can be seen that the input terminal IN2 specified by the IO terminal “IN2” of the record “2” is connected.
  • the buffer buf1 the output terminal buf1.
  • X is connected to the input terminal I2 of the first module “low1: LOW_A”.
  • the terminal link of the output terminal “buf1.X” of “6” is “2”. Therefore, the output terminal “buf1.X” has the terminal No. in the connection destination information. It can be seen that the first module “low1: LOW_A” of the record “2” is connected to the input terminal I2 specified by the IO terminal “I2”.
  • the determination unit 502 uses a date and time when the update date and time of any module other than the highest layer in the circuit information module group acquired by the acquisition unit 501 is newer than the update date and time of the upper layer module of any module. Judge whether there is.
  • the highest hierarchy is the first hierarchy.
  • the determination unit 502 updates the update date / time “2011.08.20” of the first layer module “topmod: TOP” and the update date / time “1: LOW1: LOW_A” of the second layer. Compared to 2011.09.10. Then, the determination unit 502 determines whether or not the update date / time “2011.09.10” of the first module “low1: LOW_A” in the second hierarchy is newer.
  • the determination unit 502 updates the update date “2011.08.20” of the first layer module “topmod: TOP” and the update date “2011.07.10” of the second layer “low2: LOW_B”. ". Then, the determination unit 502 determines whether or not the update date and time “2011.07.10” of the second module “low2: LOW_B” in the second hierarchy is newer.
  • the change unit 503 changes the update date / time of the upper layer module to the update date / time of any module. Specifically, for example, the update date / time “2011.09.10” of the first module “low1: LOW_A” in the second layer is updated to “2011.08.20” in the module “topmod: TOP” of the first layer. Newer date and time. Therefore, the changing unit 503 updates the update date “2011.08.20” of the first layer module “topmod: TOP” and the update date “2011.09.10” of the first module “low1: LOW_A” of the second layer. Change to
  • the change in the lower layer module may affect the connection and operation of the upper layer module that is the assembly destination. Therefore, by changing the update date / time of the upper layer module to the lower layer module, the upper layer module as the assembly destination is also substantially updated. Thereby, it is possible to suppress omission of verification that occurs when only the lower-level module is verified.
  • the update date “2011.08.20” of the module “topmod: TOP” in the first layer and the update date “2011.07.10” of the second module “low2: LOW_B” in the second layer are the first.
  • the update date “2011.08.20” of the module “topmod: TOP” in the hierarchy is the newer date. Therefore, the update date “2011.08.20” of the module “topmod: TOP” in the first layer is not changed to the update date “2011.07.10” of the second module “low2: LOW_B” in the second layer.
  • FIG. 15 is an explanatory diagram showing an example of changing the update date and time.
  • the macro No. The update date / time of the record “1” is changed from “2011.08.20” to “2011.09.10”.
  • the determination unit 504 determines, as a verification candidate module, a module whose update date / time is newer than the verification date / time when the verification is performed, as a result of the change by the change unit 503. Specifically, for example, the determination unit 504 compares the update date / time and the verification date / time for each module in the circuit information 800b of the current circuit 100b. Then, the determination unit 504 determines a module whose update date / time is newer than the verification date / time as a verification candidate module.
  • the verification candidate module is a module to be checked in FIG. Specifically, for example, the determination unit 504 sets a flag indicating a verification candidate in a record that is a verification candidate module in the circuit information 800b of the current circuit 100b.
  • the first layer module “topmod: TOP” and the second layer first module “low1: LOW_A” in the current circuit 100b are verification candidate modules.
  • the second module “low2: LOW_B” in the second layer is not verified.
  • verification candidates that have expanded due to a change in the update date and time of the upper hierarchy can be suppressed, and modules that are not affected even if they are not verified can be excluded from verification targets.
  • the identifying unit 505 identifies the comparison target module, which is the same identification information as the verification candidate module determined by the determination unit 504, from the old module group hierarchized in the old circuit information of the verification target circuit 100.
  • the old circuit information is circuit information 800a of the old circuit 100a.
  • the specifying unit 505 for example, has the same identification information as the verification candidate module “topmod: TOP” in the current circuit 100b, that is, the same macro No.
  • the module “topmod: TOP” in the first layer of the old circuit 100a that is “1” is specified as the comparison target module.
  • the specifying unit 505 has the same identification information as the verification candidate module “low1: LOW_A” in the current circuit 100b, that is, the same macro No.
  • the first module “low1: LOW_A” in the second layer of the old circuit 100a that is “2” is specified as the comparison target module.
  • the extraction unit 507 extracts a difference between the verification candidate module and the comparison target module specified by the specifying unit 505. Specifically, for example, the extraction unit 507 compares the circuit information 800a of the old circuit 100a and the circuit information 800b of the current circuit 100b, and does not exist in the comparison target module but exists in the verification candidate module. A circuit that is in the verification candidate module but not in the comparison target module is extracted as a difference. When extracting the difference, it is preferable to execute the conversion into a character string by the conversion unit 506 because it takes time for the arithmetic processing when circuit information is compared.
  • the conversion unit 506 converts the verification candidate module into the first character string information indicating the connection relation between the circuits in the verification candidate module, and converts the comparison target module into the connection relation between the circuits in the comparison target module. It converts into the 2nd character string information shown.
  • the character string conversion which is the conversion to the character string information will be described.
  • the character string conversion is executed using macro information corresponding to the verification candidate module and the comparison target module among the macro information shown in FIGS.
  • the conversion unit 506 identifies the record of the connection destination information by following the terminal link for each record of the own macro information. Further, the conversion unit 506 identifies the connection destination information record by tracing the terminal link for each connection destination information record.
  • the character string information is generated by combining the link source terminal name and the link destination terminal name.
  • the character string information is expressed as “aaa.bbb_ccc.ddd” as an example.
  • “Aaa” is the instance name of the circuit on the driver side that is the link source
  • “bbb” is the terminal name on the driver side
  • “ccc” is the instance name of the circuit on the receiver side that is the link destination
  • “ddd” is the terminal of the link destination Name.
  • the character string corresponding to “aaa” is the instance name “topmod” of “topmod: TOP”.
  • the character string corresponding to “bbb” is “IN1” of “topmod: TOP”.
  • the conversion unit 506 displays the terminal No. in the connection destination information.
  • the input terminal I1 of “low1: LOW_A” is specified. Therefore, the character string corresponding to “ccc” is the instance name “low1” of “low1: LOW_A”.
  • the character string corresponding to “ddd” is “I1” of “low1: LOW_A”. Thereby, the character string data “topmod.IN1_low1.I1” is obtained.
  • connection destination information of “2” is the input terminal I2 of “low1: LOW_A”.
  • link destination is the buffer buf1: BUF on the driver side
  • character string conversion is not executed. That is, in the connection destination information, the record having the IO attribute “IN” is not selected because it is on the driver side.
  • the connection destination information of “3” is the output terminal O1 of “low1: LOW_A”. Therefore, the character string corresponding to “aaa” is the instance name “low1” of “low1: LOW_A”. The character string corresponding to “bbb” is “O1” of “low1: LOW_A”.
  • the conversion unit 506 displays the terminal No. in the connection destination information.
  • the input terminal A of “ma4: MAC_C” is specified as the terminal of “7”. Therefore, the character string corresponding to “ccc” is the instance name “ma4” of “ma4: MAC_C”.
  • the character string corresponding to “ddd” is “A” in “ma4: MAC_C”. Thereby, the character string data “low1.O1_ma4.A” is obtained.
  • FIG. 16 is an explanatory diagram showing an example of character string information of the old circuit 100a.
  • the character string information L1a of “topmod: TOP” is character string information converted from the macro information M1 of FIG.
  • the character string information L2a of “low1: LOW_A” is character string information converted from the macro information M2 of FIG.
  • FIG. 17 is an explanatory diagram showing an example of character string information of the current circuit 100b.
  • the character string information L1b of “topmod: TOP” is character string information converted from the macro information M1 in FIG.
  • the character string information L2b of “low1: LOW_A” is character string information converted from the macro information M2 of FIG.
  • the extraction unit 507 extracts a difference between the first character string information converted by the conversion unit 506 and the second character string information. Specifically, in the same module, the extraction unit 507 compares the character string information obtained from the current circuit 100b with the character string information obtained from the old circuit 100a, and extracts a difference.
  • FIG. 18 is an explanatory diagram showing an extraction example using the character string information L1a and the character string information L1b.
  • character string data different from the character string information L1a is “topmod.IN5_inv4.A” and “inv4.X_ma4.C”. Therefore, the extraction unit 507 extracts the instance names “inv4” and “ma4” indicating the circuit from the different character string data “topmod.IN5_inv4.A” and “inv4.X_ma4.C” as differences.
  • FIG. 19 is an explanatory diagram showing an extraction example using the character string information L2a and the character string information L2b.
  • character string data different from the character string information L2a are “nand1.X_inv1.A”, “nand1.X_buf.A”, “buf2.X_inv3.A”, “inv1.X_inv2. A ”,“ inv2.X_ma1.A ”,“ inv3.X_ma2.A ”. Therefore, the extraction unit 507 includes the instance names “nand1”, “inv1”, “buf”, “buf2”, “inv3”, “inv2”, “ma1”, and “Ma2” is extracted as a difference.
  • the setting unit 508 sets the verification target portion of the verification target circuit 100 in the circuit information by tracing to the output side of the verification target circuit 100 in the circuit information based on the difference extracted by the extraction unit 507. Specifically, the setting unit 508 sets a verification target location in the current circuit 100b by tracing from the circuit that is the difference in the current circuit 100b to the output side, that is, the signal propagation direction.
  • FIG. 20 is a circuit diagram showing a verification target portion in the current circuit 100b.
  • a circuit group surrounded by a dotted line is a verification target portion.
  • the verification target portion includes the difference extracted in FIGS. 18 and 19 and a circuit traced from the difference to the output side. The verification efficiency can be improved by performing verification again by limiting to the verification target portions set in this way.
  • the deletion unit 509 deletes the verification information corresponding to the verification target location set by the setting unit 508 from the verification result of the verification target circuit 100 based on the old circuit 100a. Specifically, for example, as illustrated in FIG. 2, the deletion unit 509 deletes the record including the verification target portion from the verification result V1 of the old circuit 100a and sets the result as the verification result V10.
  • the addition unit 510 adds the verification result based on the verification target location to the verification result after deletion by the deletion unit 509. Specifically, for example, as illustrated in FIG. 3, the adding unit 510 generates the verification result V2 by adding the verification result R based on the verification target location to the verification result V10 after deletion.
  • FIG. 21 is a flowchart of an exemplary verification support processing procedure performed by the verification support apparatus 400 according to the first embodiment.
  • the verification support apparatus 400 includes a verification candidate extraction process (step S2101), a character string conversion process (step S2102), a difference extraction process (step S2103), a verification target location setting process (step S2104), and a verification result correction process for the old circuit 100a. (Step S2105), verification result generation processing (Step S2106) of the current circuit 100b is executed.
  • FIG. 22 is a flowchart showing a detailed processing procedure example of the verification candidate extraction process (step S2101) shown in FIG.
  • the verification support apparatus 400 determines whether there is a module in the (i-1) th layer with respect to the selected module (step S2205). If there is no module on the i-1th layer (step S2205: NO), the process returns to step S2203. On the other hand, if there is a module in the i-1th layer (step S2205: Yes), the verification support apparatus 400 determines whether the update date / time of the selected module is newer than the update date / time of the module in the i-1th layer. (Step S2206). If not new (step S2206: NO), the process returns to step S2203.
  • step S2206 Yes
  • step S2209: Yes the verification support apparatus 400 extracts an unextracted module (step S2210). Then, the verification support apparatus 400 determines whether or not the update date and time is newer than the verification date and time in the extraction module (step S2211). If it is new (step S2211: Yes), the verification support apparatus 400 determines the extraction module as a verification candidate module (step S2212), and returns to step S2209. On the other hand, if it is not new (step S2211: NO), the process returns to step S2209. If there is no unextracted module in step S2209 (step S2209: No), the verification candidate extraction process (step S2101) ends.
  • FIG. 23 is a flowchart showing a detailed processing procedure example of the character string conversion processing (step S2102) shown in FIG.
  • the verification support apparatus 400 determines whether there is an unselected module in the verification candidate module group (step S2301). When there is an unselected module (step S2301: Yes), the verification support apparatus 400 selects an unselected module (step S2302). Then, the verification support apparatus 400 determines whether or not there is a pair of an unselected driver-side instance name and terminal name in the selection module (step S2303).
  • step S2303 If there is a pair of driver-side instance name and terminal name that has not been selected (step S2303: Yes), the verification support apparatus 400 selects a pair of driver-side instance name and terminal name that has not been selected (step S2304). The verification support apparatus 400 traces the terminal link of the selected driver-side instance name and terminal name set (step S2305), and acquires the receiver-side instance name and terminal name set (step S2306).
  • step S2307 the verification support apparatus 400 generates character string data using the selected driver-side instance name and terminal name pair and the acquired receiver-side instance name and terminal name pair (step S2307), and returns to step S2303.
  • step S2303 if there is no unselected driver-side instance name and terminal name pair (step S2303: No), the process returns to step S2301.
  • step S2301 determines whether there is an unselected module having the same identification information as the verification target module from the module group of the old circuit 100a. Judgment is made (step S2308). When there is an unselected module (step S2308: Yes), the verification support apparatus 400 selects the unselected module as a comparison target module (step S2309). Then, the verification support apparatus 400 determines whether or not there is a pair of an unselected driver side instance name and terminal name in the comparison target module (step S2310).
  • step S2310 When there is an unselected driver side instance name and terminal name pair (step S2310: Yes), the verification support apparatus 400 selects an unselected driver side instance name and terminal name pair (step S2311). The verification support apparatus 400 traces the terminal link of the selected driver-side instance name and terminal name set (step S2312), and acquires the receiver-side instance name and terminal name set (step S2313). Thereafter, the verification support apparatus 400 generates character string data using the selected driver-side instance name and terminal name pair and the acquired receiver-side instance name and terminal name pair (step S2314), and returns to step S2310.
  • step S2310 if there is no unselected driver-side instance name and terminal name pair (step S2310: No), the process returns to step S2308. If there is no unselected module in step S2308 (step S2308: No), the character string conversion process (step S2102) ends. Thereby, character string information is generated for each of the verification candidate module of the current circuit 100b and the comparison target module of the old circuit 100a.
  • FIG. 24 is a flowchart showing a detailed processing procedure example of the difference extraction processing (step S2103) shown in FIG.
  • the verification support apparatus 400 determines whether there is character string information of the current circuit 100b that has not been selected (step S2401). If there is character string information on the unselected current circuit 100b (step S2401: Yes), the verification support apparatus 400 selects character string information on the unselected current circuit 100b (step S2402). Next, the verification support apparatus 400 acquires character string information of the old circuit 100a corresponding to the character string information of the selected current circuit 100b (step S2403).
  • the verification support apparatus 400 determines whether there is unselected character string data in the character string information of the selected current circuit 100b (step S2404). When there is unselected character string data (step S2404: Yes), the verification support apparatus 400 selects one unselected character string data (step S2405). The verification support apparatus 400 determines whether the selected character string data is in the character string information of the old circuit 100a acquired in step S2403 (step S2406). Here, it is determined whether or not there is character string data that completely matches.
  • step S2406: Yes If the selected character string data is in the character string information of the old circuit 100a acquired in step S2403 (step S2406: Yes), the process returns to step S2404. On the other hand, if not present (step S2406: NO), the verification support apparatus 400 temporarily stores the selected character string data in the storage device 402 (step S2407), and returns to step S2404. If there is no unselected character string data in step S2404 (step S2404: No), the verification support apparatus 400 determines whether there is the selected character string data stored in step S2407 (step S2408).
  • step S2408: Yes If there is stored selected character string data (step S2408: Yes), the verification support apparatus 400 extracts the instance name of the circuit that becomes a difference from the selected character string data and stores it in the storage device 402 (step S2409). . Then, the process returns to step S2401. On the other hand, if there is no stored selected character string data (step S2408: No), the process returns to step S2401. In step S2401, if there is no character string information of the unselected current circuit 100b (step S2401: No), the difference extraction process (step S2103) ends.
  • FIG. 25 is a flowchart showing a detailed processing procedure example of the verification target location setting process (step S2104) shown in FIG.
  • the verification support apparatus 400 determines whether there is an unselected difference from the differences extracted in the difference extraction process (step S2103) (step S2501). If there is an unselected difference (step S2501: Yes), the verification support apparatus 400 selects an unselected difference (step S2502), and traces from the selected difference in the current circuit 100b to the output terminal (step S2503). Then, the verification support apparatus 400 adds the selected difference and the instance passed through the trace to the verification target location (step S2504). Then, the process returns to step S2501. If there is no unselected difference in step S2501 (step S2501: No), the verification target location setting process (step S2104) ends.
  • FIG. 26 is a flowchart showing a detailed processing procedure example of the verification result correction process (step S2105) of the old circuit 100a shown in FIG.
  • the verification support apparatus 400 acquires the verification result V1 of the old circuit 100a (step S2601), and deletes the verification information including the verification target portion from the verification result V1 of the old circuit 100a (step S2602).
  • the verification assistance apparatus 400 outputs the verification result V10 after deletion (step S2603).
  • Examples of the output format include storage in the storage device 402, display output and print output from the output device 404, and transmission from the communication device 405. Thereby, the verification result correction process (step S2105) of the old circuit 100a is completed.
  • FIG. 27 is a flowchart showing a detailed processing procedure example of the verification result generation processing (step S2106) of the current circuit 100b shown in FIG.
  • the verification support apparatus 400 acquires the verification result of the verification target part (step S2701).
  • the verification support apparatus 400 adds the verification result of the verification target location to the verification result V10 after deleting the old circuit 100a (step S2702).
  • a verification result V2 of the current circuit 100b is generated.
  • the verification assistance apparatus 400 outputs the verification result V2 after addition (step S2703).
  • Examples of the output format include storage in the storage device 402, display output and print output from the output device 404, and transmission from the communication device 405. Thereby, the verification result generation process (step S2106) of the current circuit 100b is completed.
  • the upper layer module as the assembly destination is also substantially updated. Therefore, it is possible to suppress omission of verification that occurs when only the lower-level module is verified.
  • modules that do not have an effect even if they are not verified can be excluded from the verification range expanded by changing the update date and time of the upper hierarchy. As a result, the verification speed can be increased.
  • the circuit information into simple character string data consisting of the driver-side instance name and terminal name and the receiver-side instance name and terminal name, the information necessary for differential extraction can be obtained, and the differential extraction speeded up. Can be achieved.
  • the verification information can be used as it is for a module that has not been changed. Further, since the verification can be performed on the verification target portion, the waste of the verification process can be reduced and the speed of the verification process can be increased. Further, the verification result of the current circuit 100b can be obtained simply by adding the verification result obtained by the verification of the verification target portion to the verification result after deleting the old circuit 100a. Therefore, the efficiency of the verification result generation process of the current circuit 100b can be improved.
  • the verification support apparatus 400 performs logic compression on each of the module including the difference in the module group of the current circuit 100b and the module of the old circuit 100a having the same identification information as the module. .
  • the logic configuration simplifies the circuit configuration of the module compared to before the logic compression. For example, when two inverters are added in series, the configuration is substantially the same as when no circuit is added by logical compression. Therefore, the accuracy of difference extraction is improved by comparing the modules after logical compression.
  • FIG. 28 is a block diagram of a functional configuration example of the verification support apparatus 400 according to the second embodiment.
  • a compression unit 2800 is added to the verification support apparatus 400 according to the first embodiment.
  • the compression unit 2800 realizes its function by causing the processor 401 to execute a program stored in the storage device 402 illustrated in FIG. 4, for example. Since the functional configuration other than the compression unit 2800 is the same as that of the first embodiment, the same reference numerals are given, and only functions related to the compression unit 2800 will be described.
  • the compression unit 2800 logically compresses the verification candidate module and the comparison target module from which the difference is extracted by the extraction unit 507, respectively.
  • the circuit information is also updated after the logical compression.
  • logical compression an example of logical compression will be described.
  • FIG. 29 is an explanatory diagram showing an example of logical compression.
  • the compression unit 2800 for example, a logical compression pattern as shown in FIG. 29 is stored, and when the corresponding logical compression pattern is in the verification candidate module or the comparison target module from which the difference is extracted, logical compression is executed. To do. Further, the compression unit 2800 may perform logical compression by performing a logical operation on the circuit configuration in the module.
  • FIG. 30 is an explanatory diagram showing a logical compression example of the module “topmod: TOP” in the first layer of the old circuit 100a.
  • the module “topmod: TOP” in the first layer of the old circuit 100a before logical compression is a module 3001
  • the module “topmod: TOP” in the first layer of the old circuit 100a after logical compression is a module 3002.
  • the buffer buf1: BUF in the module 3001 is deleted by logical compression and becomes the module 3002.
  • FIG. 31 is an explanatory diagram showing an example of logical compression of the first layer module “topmod: TOP” of the current circuit 100b.
  • the module “topmod: TOP” of the first layer of the current circuit 100b before logical compression is a module 3101
  • the module “topmod: TOP” of the first circuit of the current circuit 100b after logical compression is a module 3102.
  • the buffer buf1: BUF of the module 3101 is deleted by logical compression and becomes the module 3102.
  • FIG. 32 is an explanatory diagram showing a logical compression example of the first module “low1: LOW_A” in the second layer of the current circuit 100b.
  • the first module “low1: LOW_A” in the second layer of the current circuit 100b before logical compression is referred to as a module 3201
  • the first module “low1: LOW_A” in the second layer of the current circuit 100b after logical compression is used.
  • a module 3202 is assumed.
  • the buffer buf2: BUF of the module 3201 is deleted by the logical compression
  • the inverters inv1: INV and inv2: INV of the module 3201 are deleted by the logical compression to become the module 3202.
  • the conversion unit 506 converts the module after logical compression into character string information.
  • the conversion process itself is the same as that of the first embodiment, except that the conversion target is changed to a module after logical compression.
  • FIG. 33 is an explanatory diagram showing an example of character string information of the old circuit 100a.
  • the character string information L3a of “topmod: TOP” is character string information converted from the macro information after logical compression of the macro information M1 in FIG.
  • the character string information L4a of “low1: LOW_A” is character string information converted from the macro information after logical compression of the macro information M2 in FIG.
  • FIG. 34 is an explanatory diagram showing an example of character string information of the current circuit 100b.
  • the character string information L3b of “topmod: TOP” is character string information converted from the macro information after logical compression of the macro information M1 in FIG.
  • the character string information L4b of “low1: LOW_A” is character string information converted from the macro information after the logical compression of the macro information M2 in FIG.
  • FIG. 35 is an explanatory diagram showing an example of extraction using character string information L3a and character string information L3b.
  • character string data different from the character string information L3a is “topmod.IN5_inv4.A” and “inv4.X_ma4.C”. Therefore, the extraction unit 507 extracts the instance names “inv4” and “ma4” indicating the circuit from the different character string data “topmod.IN5_inv4.A” and “inv4.X_ma4.C” as differences.
  • the extraction unit 507 extracts the instance names “inv4” and “ma4” indicating the circuit from the different character string data “topmod.IN5_inv4.A” and “inv4.X_ma4.C” as differences.
  • the efficiency of the difference extraction can be improved.
  • FIG. 36 is an explanatory diagram showing an extraction example using the character string information L4a and the character string information L4b.
  • character string data different from the character string information L4a is “nand1.X_inv3.A” and “inv3.X_ma2.A”. Therefore, the extraction unit 507 extracts the instance names “nand1”, “inv3”, and “ma2” indicating the circuit from the different character string data as differences.
  • the efficiency of the difference extraction can be improved.
  • FIG. 37 is a flowchart of an exemplary verification support processing procedure performed by the verification support apparatus 400 according to the second embodiment.
  • the verification support apparatus 400 includes a verification candidate extraction process (step S3701), a first character string conversion process (step S3702), a first difference extraction process (step S3703), a logical compression process (step S3704) by the compression unit 2800, Second character string conversion processing (step S3705), second difference extraction processing (step S3706), verification target location setting processing (step S3707), verification result correction processing of old circuit 100a (step S3708), current circuit 100b Verification result generation processing (step S3709) is executed.
  • step S3701 Since the verification candidate extraction process (step S3701) is the same process as the verification candidate extraction process (step S2101), the description thereof is omitted. Since the first character string conversion process (step S3702) is the same process as the character string conversion process (step S2102), description thereof is omitted. Since the first difference extraction process (step S3703) is the same process as the difference extraction process (step S2103), the description thereof is omitted. Since the verification target location setting process (step S3707) is the same as the verification target location setting process (step S2104), the description thereof is omitted. Since the verification result correction process (step S3708) of the old circuit 100a is the same process as the verification result correction process (step S2105) of the old circuit 100a, description thereof is omitted. Since the verification result generation process (step S3709) of the current circuit 100b is the same process as the verification result generation process (step S2106) of the current circuit 100b, description thereof is omitted.
  • FIG. 38 is a flowchart showing a detailed processing procedure example of the second character string conversion processing (step S3705) shown in FIG.
  • the verification support apparatus 400 determines whether or not there is an unselected module in the logically compressed verification candidate module group (step S3801). If there is an unselected logically compressed module (step S3801: YES), the verification support apparatus 400 selects an unselected logically compressed module (step S3802). Then, the verification support apparatus 400 determines whether or not there is a pair of an unselected driver side instance name and terminal name in the selected logically compressed module (step S3803).
  • step S3803 If there is a pair of driver-side instance name and terminal name that has not been selected (step S3803: Yes), the verification support apparatus 400 selects a pair of driver-side instance name and terminal name that has not been selected (step S3804). The verification support apparatus 400 traces the terminal link of the selected driver-side instance name and terminal name set (step S3805), and acquires the receiver-side instance name and terminal name set (step S3806).
  • step S3807 the verification support apparatus 400 generates character string data using the selected combination of the driver-side instance name and terminal name and the acquired combination of the receiver-side instance name and terminal name (step S3807), and returns to step S3803.
  • step S3803 if there is no unselected driver-side instance name and terminal name pair (step S3803: No), the process returns to step S3801.
  • step S3801 if there is no unselected logically compressed module (step S3801: No), the verification support apparatus 400 has not selected the same identification information as the verification target module from the logically compressed module group of the old circuit 100a. It is determined whether there is any logically compressed module (step S3808). When there is an unselected logically compressed module (step S3808: Yes), the verification support apparatus 400 selects an unselected logically compressed module as a comparison target module (step S3809). Then, the verification support apparatus 400 determines whether or not there is a pair of an unselected driver-side instance name and terminal name in the comparison target module (step S3810).
  • step S3810 If there is a pair of an unselected driver side instance name and terminal name (step S3810: Yes), the verification support apparatus 400 selects a pair of an unselected driver side instance name and terminal name (step S3811). The verification support apparatus 400 traces the terminal link of the selected driver-side instance name and terminal name set (step S3812), and acquires the receiver-side instance name and terminal name set (step S3813). Thereafter, the verification support apparatus 400 generates character string data using the selected set of the driver side instance name and terminal name and the acquired set of the receiver side instance name and terminal name (step S3814), and returns to step S3810.
  • step S3810 if there is no unselected driver-side instance name and terminal name pair (step S3810: No), the process returns to step S3808.
  • step S3808 if there is no unselected logically compressed module (step S3808: No), the second character string conversion process (step S3705) ends. Thereby, after logical compression, character string information is generated for each of the verification candidate module of the current circuit 100b and the comparison target module of the old circuit 100a.
  • FIG. 39 is a flowchart showing a detailed processing procedure example of the second difference extraction processing (step S3706) shown in FIG.
  • the verification support apparatus 400 determines whether there is character string conversion information of the unselected logically compressed current circuit 100b (step S3901). If there is character string information of the unselected logically compressed current circuit 100b (step S3901: Yes), the verification support apparatus 400 selects character string information of the unselected logically compressed current circuit 100b (step S3901: Yes). Step S3902). Next, the verification support apparatus 400 acquires the character string information of the old circuit 100a that has been logically compressed and corresponds to the character string information of the selected current circuit 100b (step S3903).
  • the verification support apparatus 400 determines whether there is unselected character string data in the character string information of the selected logically compressed current circuit 100b (step S3904). If there is unselected character string data (step S3904: Yes), the verification support apparatus 400 selects one non-selected character string data (step S3905). Then, the verification support apparatus 400 determines whether or not the selected character string data is in the character string information of the old circuit 100a after logical compression acquired in step S3903 (step S3906). Here, it is determined whether or not there is character string data that completely matches.
  • step S3906 If the selected character string data is in the character string information of the logically compressed old circuit 100a acquired in step S3903 (step S3906: YES), the process returns to step S3904. On the other hand, if not present (step S3906: NO), the verification support apparatus 400 temporarily stores the selected character string data in the storage device 402 (step S3907), and returns to step S3904. If there is no unselected character string data in step S3904 (step S3904: No), the verification support apparatus 400 determines whether there is the selected character string data stored in step S3907 (step S3908).
  • step S3908: Yes If there is stored selected character string data (step S3908: Yes), the verification support apparatus 400 extracts the instance name of the circuit that becomes a difference from the selected character string data and stores it in the storage device 402 (step S3909). . Then, the process returns to step S3901. On the other hand, if there is no stored selected character string data (step S3908: No), the process returns to step S3901. In step S3901, when there is no character string information of the unselected logically compressed current circuit 100b (step S3901: No), the second difference extraction process (step S3716) ends.
  • the circuit configuration of the module is simplified by logical compression compared with that before logical compression. Therefore, it is possible to increase the accuracy of the difference extraction by comparing the modules after logical compression. Further, since the amount of difference to be extracted is suppressed by logical compression, the amount of trace at the verification target portion is also reduced. Therefore, the tracing process can be speeded up. In addition, since the amount of difference is suppressed, the number of verification target locations is equal to or less than the number of verification target locations in the first embodiment. Therefore, the efficiency of the verification work can be improved by suppressing the verification range.
  • the upper layer module as the assembly destination is substantially updated by changing the update date / time of the upper layer module to the lower layer module. To do. Thereby, it is possible to suppress omission of verification that occurs when only the lower-level module is verified.
  • modules that do not have an effect even if they are not verified can be excluded from the verification range expanded by changing the update date and time of the upper hierarchy. As a result, the verification speed can be increased.
  • the circuit information into simple character string data consisting of the driver-side instance name and terminal name and the receiver-side instance name and terminal name, the information necessary for differential extraction can be obtained, and the differential extraction speeded up. Can be achieved.
  • the verification information can be used as it is for a module that has not been changed. Further, since the verification can be performed on the verification target portion, the waste of the verification process can be reduced and the speed of the verification process can be increased. Further, the verification result of the current circuit 100b can be obtained simply by adding the verification result obtained by the verification of the verification target portion to the verification result after deleting the old circuit 100a. Therefore, the efficiency of the verification result generation process of the current circuit 100b can be improved.

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Abstract

　検証支援装置（４００）は、下位階層のモジュールの更新日時とその上位階層のモジュールの更新日時を比較して、下位階層のモジュールの更新日時の方が新しい場合は、上位階層のモジュールの更新日時を下位階層のモジュールの更新日時に変更する。検証支援装置（４００）は、現回路（１００ｂ）のモジュールごとに、更新日時と検証日時を比較する。更新日時の方が新しい場合、検証支援装置（４００）は、更新後に検証が実行されていないことになるため、更新日時の方が新しいモジュールをチェック対象に決定する。そして、検証支援装置（４００）は、同一モジュールについて、現回路（１００ｂ）のチェック対象と旧回路（１００ａ）のモジュールとを比較して、差分を抽出する。

Description

検証支援プログラム、検証支援方法、および検証支援装置
　本発明は、検証支援プログラム、検証支援方法、および検証支援装置に関する。
　マクロの変更日時と検証日時とを比較し、変更日時の方が新しいマクロについて、マクロの内部およびマクロに接続しているネットの検証を再実行する従来技術が開示されている。また、過去に表示した物理検証エラーと再度物理検証したエラーとを比較して、差分のあった箇所のみを表示する従来技術が開示されている。
特開平９－１５３０７２号公報 特開平３－２５０２６３号公報
　開発においては、下位階層のモジュールを組み上げて上位階層を構築するため、上位階層のモジュールには下位階層のモジュールが含まれることになる。そして、下位階層のモジュールに変更が生じた場合、下位階層のモジュールの変更が上位階層のモジュールの接続関係や動作に影響を与える場合がある。したがって、下位階層のモジュールのみ検証をおこなうと検証漏れが発生することがある。
　本発明は、検証精度の向上を図ることを目的とする。
　本発明の一側面によれば、階層化されたモジュール群により構成される検証対象回路の回路情報を取得し、取得された回路情報のモジュール群のうち最上位階層以外のいずれかのモジュールの更新日時が、前記いずれかのモジュールの上位階層のモジュールの更新日時よりも新しい日時であるか否かを判断し、新しい日時であると判断された場合、前記上位階層のモジュールの更新日時を前記いずれかのモジュールの更新日時に変更し、変更された結果、前記モジュール群のうち、検証を実行した検証日時よりも更新日時が新しいモジュールを、検証候補モジュールに決定する検証支援プログラム、検証支援方法、および検証支援装置が提案される。
　本発明の一側面によれば、検証効率の向上を図ることができるという効果を奏する。
図１は、本実施の形態にかかる検証支援装置による検証支援例を示す説明図である。 図２は、検証結果の修正例を示す説明図（その１）である。 図３は、検証結果の修正例を示す説明図（その２）である。 図４は、検証支援装置のハードウェア構成例を示すブロック図である。 図５は、実施の形態１にかかる検証支援装置４００の機能的構成例を示すブロック図である。 図６は、旧回路１００ａの一例を示す回路図である。 図７は、現回路１００ｂの一例を示す回路図である。 図８は、旧回路１００ａの回路情報となるデータ構造例を示す説明図である。 図９は、現回路１００ｂの回路情報となるデータ構造例を示す説明図である。 図１０は、旧回路１００ａの回路情報８００ａのマクロ情報Ｍ１のデータ構造例を示す説明図である。 図１１は、現回路１００ｂの回路情報８００ｂのマクロ情報Ｍ１のデータ構造例を示す説明図である。 図１２は、旧回路１００ａの回路情報８００ａのマクロ情報Ｍ２のデータ構造例を示す説明図である。 図１３は、現回路１００ｂの回路情報８００ｂのマクロ情報Ｍ２のデータ構造例を示す説明図である。 図１４は、旧回路１００ａおよび現回路１００ｂの回路情報８００ａ，８００ｂのマクロ情報Ｍ３のデータ構造例を示す説明図である。 図１５は、更新日時の変更例を示す説明図である。 図１６は、旧回路１００ａの文字列化情報の一例を示す説明図である。 図１７は、現回路１００ｂの文字列化情報の一例を示す説明図である。 図１８は、文字列化情報Ｌ１ａと文字列化情報Ｌ１ｂとを用いた抽出例を示す説明図である。 図１９は、文字列化情報Ｌ２ａと文字列化情報Ｌ２ｂとを用いた抽出例を示す説明図である。 図２０は、現回路１００ｂでの検証対象箇所を示す回路図である。 図２１は、実施の形態１にかかる検証支援装置４００による検証支援処理手順例を示すフローチャートである。 図２２は、図２１に示した検証候補抽出処理（ステップＳ２１０１）の詳細な処理手順例を示すフローチャートである。 図２３は、図２１に示した文字列化処理（ステップＳ２１０２）の詳細な処理手順例を示すフローチャートである。 図２４は、図２１に示した差分抽出処理（ステップＳ２１０３）の詳細な処理手順例を示すフローチャートである。 図２５は、図２１に示した検証対象箇所設定処理（ステップＳ２１０４）の詳細な処理手順例を示すフローチャートである。 図２６は、図２１に示した旧回路１００ａの検証結果修正処理（ステップＳ２１０５）の詳細な処理手順例を示すフローチャートである。 図２７は、図２１に示した現回路１００ｂの検証結果生成処理（ステップＳ２１０６）の詳細な処理手順例を示すフローチャートである。 図２８は、実施の形態２にかかる検証支援装置４００の機能的構成例を示すブロック図である。 図２９は、論理圧縮例を示す説明図である。 図３０は、旧回路１００ａの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の論理圧縮例を示す説明図である。 図３１は、現回路１００ｂの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の論理圧縮例を示す説明図である。 図３２は、現回路１００ｂの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の論理圧縮例を示す説明図である。 図３３は、旧回路１００ａの文字列化情報の一例を示す説明図である。 図３４は、現回路１００ｂの文字列化情報の一例を示す説明図である。 図３５は、文字列化情報Ｌ３ａと文字列化情報Ｌ３ｂとを用いた抽出例を示す説明図である。 図３６は、文字列化情報Ｌ４ａと文字列化情報Ｌ４ｂとを用いた抽出例を示す説明図である。 図３７は、実施の形態２にかかる検証支援装置４００による検証支援処理手順例を示すフローチャートである。 図３８は、図３７に示した第２の文字列化処理（ステップＳ３７０５）の詳細な処理手順例を示すフローチャートである。 図３９は、図３７に示した第２の差分抽出処理（ステップＳ３７０６）の詳細な処理手順例を示すフローチャートである。
　以下に添付図面を参照して、この発明にかかる検証支援プログラム、検証支援方法、および検証支援装置の実施の形態を詳細に説明する。検証対象回路は、階層化されたモジュール群で構成された回路情報により表現される。モジュール群の下位階層から上位階層に組み上げることにより、検証対象回路の回路情報が構築される。
　以下、本実施の形態では、上位階層である第１階層とその下位階層である第２階層により構成された検証対象回路を例に挙げて説明する。なお、検証は、検証支援装置で実行してもよく、検証支援装置外のシミュレータで実行してもよい。また、本実施の形態では、検証対象回路の現在の構造を示す現回路と、現回路よりも古い構造を示す旧回路を例に挙げて説明するが、両回路の更新に差があれば、一方が現回路である必要はない。
＜検証支援例＞
　図１は、本実施の形態にかかる検証支援装置による検証支援例を示す説明図である。図１では同一の検証対象回路１００についての旧回路１００ａと現回路１００ｂとを示している。図１において、各階層における「更新日時」とは、その階層のモジュールが更新された日時である。また、各階層における「検証日時」とは、その階層のモジュールの検証が実行された日時である。図１では、旧回路１００ａは、「２０１１／０７／１０」に更新され、「２０１１／０８／１０」に検証が実行された検証対象回路１００である。また、現回路１００ｂは、旧回路１００ａの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」を「２０１１／０８／２０」に更新し、旧回路１００ａの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」を「２０１１／０９／１０」に更新した検証対象回路１００である。旧回路１００ａの第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」は、更新されていない。
　（１）検証支援装置は、下位階層のモジュールの更新日時とその上位階層のモジュールの更新日時を比較して、下位階層のモジュールの更新日時の方が新しい場合は、上位階層のモジュールの更新日時を下位階層のモジュールの更新日時に変更する。図１では、現回路１００ｂにおいて、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１／０８／２０」が、第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の更新日時「２０１１／０９／１０」に変更される。下位階層のモジュールに変更が生じた場合、下位階層のモジュールの変更が組み上げ先となる上位階層のモジュールの接続関係や動作に影響を与える場合がある。
　したがって、上位階層のモジュールの更新日時を下位階層のモジュールに変更することにより、組み上げ先となる上位階層のモジュールも実質的に更新されたことにする。これにより、下位階層のモジュールのみ検証をおこなう場合に発生する検証漏れを抑制することができる。
　（２）つぎに、検証支援装置は、現回路１００ｂのモジュールごとに、更新日時と検証日時を比較する。更新日時の方が新しい場合、検証支援装置は、更新後に検証が実行されていないことになるため、更新日時の方が新しいモジュールをチェック対象に決定する。図１では、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」と第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」がチェック対象となる。第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」はチェック対象外となる。これにより、上記（１）によるチェック対象の拡大を抑制することができ、検証しなくても影響のないモジュールをチェック対象外とすることができる。
　（３）そして、検証支援装置は、同一モジュールについて、現回路１００ｂのチェック対象と旧回路１００ａのモジュールとを比較して、差分を抽出する。図１では、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」と第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」とが、現回路１００ｂと旧回路１００ａとの間で比較される。第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」はチェック対象外であるため比較されない。これにより、無駄な比較処理を防止することができ、検証支援処理の高速化を図ることができる。そして、検証支援装置は、チェック対象のモジュールごとに、差分から後段にトレースした箇所を検証対象箇所とする。これにより、検証対象箇所について検証が実行される。
　図２は、検証結果の修正例を示す説明図（その１）である。検証結果Ｖ１は、修正前の検証結果である。検証結果Ｖ１は、旧回路１００ａでの検証結果である。検証結果は、一例として、マクロ名項目、検証種別項目、検証対象箇所項目、検証内容項目を有し、マクロごとに各項目の値が格納される電子データである。マクロ名項目には、モジュールを示すマクロのマクロ名が格納される。マクロ名とは、モジュールを特定する名称である。たとえば、モジュール「ｔｏｐｍｏｄ：ＴＯＰ」の場合、マクロ名として「ｔｏｐｍｏｄ：ＴＯＰ」が格納される。
　検証種別項目には、検証種別が格納される。検証種別は、検証の種類を示す。検証種別には、「形状」、「負荷」、「論理」がある。「形状」は形状検証を意味しており、形状検証では接続元回路と接続先回路との接続の正しさが検証される。「負荷」は負荷検証を意味しており、負荷検証では接続元回路から接続先回路に対する負荷が許容範囲内にあるかが検証される。「論理」は論理検証を意味しており、論理検証では回路から出力される論理値の正しさが検証される。検証対象箇所項目には、検証対象箇所となる回路と端子とを組み合わせた文字列が格納される。図２では、「．」の手前の文字列が回路名を指し、「．」以降の文字列が端子名を指す。たとえば、「ｂｕｆ１．Ａ」は、回路ｂｕｆ１の端子Ａを意味する。検証内容項目には、検証内容が格納される。検証内容には、検証対象箇所における検証種別での検証ルールを示す文字列が格納される。
　検証結果Ｖ１０は、旧回路１００ａでの検証結果Ｖ１から、図１で得られた差分からトレースされた検証対象箇所を除いた検証結果である。すなわち、図１で得られた検証対象箇所については、再検証が必要であるため、検証支援装置は、検証結果Ｖ１から削除する。一方、図１で得られた検証対象箇所以外の箇所については、検証支援装置は、削除せずに流用する。これにより、検証作業の効率化を図ることができる。
　図３は、検証結果の修正例を示す説明図（その２）である。検証結果Ｖ２は、削除後の検証結果Ｖ１０に、図１で得られた検証対象箇所の検証で得られたレコードＲを追加した検証結果Ｖ２である。これにより、現回路１００ｂの部分的な検証結果であるレコードＲを検証結果Ｖ１０に反映することで、検証支援装置は、現回路１００ｂ全体の検証結果Ｖ２を得ることができる。
＜検証支援装置のハードウェア構成例＞
　図４は、検証支援装置のハードウェア構成例を示すブロック図である。図４において、検証支援装置４００は、プロセッサ４０１、記憶装置４０２、入力装置４０３、出力装置４０４、および通信装置４０５が、バス４０６に接続されて構成されるコンピュータである。
　プロセッサ４０１は、検証支援装置４００の全体の制御を司る。また、プロセッサ４０１は、記憶装置４０２に記憶されている各種プログラム（ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）や本実施の形態の検証支援プログラム）を実行することで、記憶装置４０２内のデータを読み出したり、実行結果となるデータを記憶装置４０２に書き込んだりする。
　記憶装置４０２は、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリ、磁気ディスクドライブなどが採用される。また、記憶装置４０２は、プロセッサ４０１のワークエリアになる。また、記憶装置４０２は、各種プログラム（ＯＳや本実施の形態の検証支援プログラム）や各種データ（各プログラムの実行により得られたデータを含む）を記憶する。
　入力装置４０３は、キーボード、マウス、タッチパネルなどユーザの操作により、各種データの入力をおこなうインターフェースである。出力装置４０４は、プロセッサ４０１の指示により、データを出力するインターフェースである。出力装置４０４には、ディスプレイやプリンタが挙げられる。通信装置４０５は、ネットワークを介して外部からデータを受信したり、外部にデータを送信したりするインターフェースである。
（実施の形態１）
＜検証支援装置４００の機能的構成例＞
　図５は、実施の形態１にかかる検証支援装置４００の機能的構成例を示すブロック図である。検証支援装置４００は、取得部５０１と、判断部５０２と、変更部５０３と、決定部５０４と、特定部５０５と、変換部５０６と、抽出部５０７と、設定部５０８と、削除部５０９と、追加部５１０と、を有する。取得部５０１、判断部５０２、変更部５０３、決定部５０４、特定部５０５、変換部５０６、抽出部５０７、設定部５０８、削除部５０９、および追加部５１０は、具体的には、たとえば、図４に示した記憶装置４０２に記憶されたプログラムをプロセッサ４０１に実行させることにより、その機能を実現する。
　取得部５０１は、階層化されたモジュール群により構成される検証対象回路１００の回路情報を取得する。具体的には、たとえば、取得部５０１は、記憶装置４０２から読み出したり、入力装置からの入力により受け付けたり、通信装置から受信することにより、回路情報を取得する。また、取得部５０１は、図１に示した旧回路１００ａの回路情報や現回路１００ｂの回路情報を取得する。ここで、回路情報について具体的に説明する。
　図６は、旧回路１００ａの一例を示す回路図である。また、図７は、現回路１００ｂの一例を示す回路図である。旧回路１００ａおよび現回路１００ｂの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」は、入力端子ＩＮ１～ＩＮ４、出力端子ＯＵＴ１，ＯＵＴ２、バッファｂｕｆ１：ＢＵＦ、およびマクロｍａ４：ＭＡＣ＿Ｃを有する。現回路１００ｂの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」には、入力端子ＩＮ５およびインバータｉｎｖ４：ＩＮＶが存在するが、旧回路１００ａの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」には、存在しない。
　旧回路１００ａおよび現回路１００ｂの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」は、入力端子Ｉ１，Ｉ２、出力端子Ｏ１，Ｏ２、ＮＡＮＤ回路ｎａｎｄ１：ＮＡＮＤ、マクロｍａ１：ＭＡＣ＿Ａ、およびマクロｍａ２：ＭＡＣ＿Ａを有する。現回路１００ｂの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」には、インバータｉｎｖ１：ＩＮＶ～ｉｎｖ３：ＩＮＶおよびバッファｂｕｆ２：ＢＵＦが存在するが、旧回路１００ａの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」には、存在しない。
　旧回路１００ａおよび現回路１００ｂの第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」は、入力端子Ｉ１，Ｉ２、出力端子Ｏ１、ＮＡＮＤ回路ｎａｎｄ２：ＮＡＮＤ、およびマクロｍａ３：ＭＡＣ＿Ｂを有する。第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」は、旧回路１００ａと現回路１００ｂとで同一構成である。
　図８は、旧回路１００ａの回路情報となるデータ構造例を示す説明図である。また、図９は、現回路１００ｂの回路情報となるデータ構造例を示す説明図である。図８および図９において、回路情報８００ａ，８００ｂは、マクロＮｏ．項目と、階層項目と、マクロ名項目と、上位リンク項目と、更新日時項目と、検証日時項目と、マクロ情報項目と、検証結果項目と、を有する。回路情報８００ａ，８００ｂには、マクロとなるモジュールごとに各項目の値が格納される。
　マクロＮｏ．項目には、マクロＮｏ．が格納される。マクロＮｏ．とは、マクロを一意に特定する識別情報である。階層項目には、階層番号が格納される。階層番号とは、検証対象回路１００を構成するモジュールの階層を特定する番号である。マクロ名項目には、マクロ名が格納される。マクロ名とは、モジュールを特定する名称である。たとえば、モジュール「ｔｏｐｍｏｄ：ＴＯＰ」の場合、マクロ名として「ｔｏｐｍｏｄ：ＴＯＰ」が格納される。
　上位リンク項目には、上位リンクが格納される。上位リンクとは、そのマクロの上位階層の階層番号である。たとえば、マクロＮｏ．が「２」のレコードにおいて、第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」が組み込まれる上位階層は第１階層であるため、上位リンクとして「１」が格納される。最上位階層、すなわち、第１階層のモジュールについては、上位階層のマクロが存在しないため、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」を示すマクロＮｏ．が「１」のレコードでは、上位リンクとして「－１」が格納される。
　更新日時項目には、更新日時が格納される。回路情報８００ａ，８００ｂの更新処理が検証支援装置４００で実行できる場合には、検証支援装置４００が、更新されたマクロに対して、更新日時を更新する。一方、回路情報８００ａ，８００ｂの更新処理が外部の装置で実行される場合には、検証支援装置４００が、外部の装置から更新日時を取得して、取得した更新日時で更新する。また、検証支援装置４００は、検証支援装置４００の入力装置をユーザが操作することにより、更新日時を更新してもよい。
　検証日時項目には、検証が実行された検証日時が格納される。回路情報８００ａ，８００ｂの検証処理が検証支援装置４００で実行できる場合には、検証支援装置４００が、検証されたマクロに対して、検証日時を検証する。一方、回路情報８００ａ，８００ｂの検証処理が外部の装置で実行される場合には、検証支援装置４００が、外部の装置から検証日時を取得して、取得した検証日時で検証する。また、検証支援装置４００は、検証支援装置４００の入力装置をユーザが操作することにより、検証日時を検証してもよい。
　マクロ情報項目には、マクロ情報が格納される。マクロ情報とは、マクロの構造を特定する情報であり、たとえば、マクロの内部を構成する回路やマクロとその外部との接続関係を示す情報が含まれる。マクロ情報については、図１０～図１４で後述する。検証結果項目には、検証結果または検証結果へのポインタが格納される。本例では、図２および図３に示した検証結果Ｖ１または検証結果Ｖ１へのポインタが格納される。
　図１０は、旧回路１００ａの回路情報８００ａのマクロ情報Ｍ１のデータ構造例を示す説明図である。図１１は、現回路１００ｂの回路情報８００ｂのマクロ情報Ｍ１のデータ構造例を示す説明図である。図１２は、旧回路１００ａの回路情報８００ａのマクロ情報Ｍ２のデータ構造例を示す説明図である。図１３は、現回路１００ｂの回路情報８００ｂのマクロ情報Ｍ２のデータ構造例を示す説明図である。図１４は、旧回路１００ａおよび現回路１００ｂの回路情報８００ａ，８００ｂのマクロ情報Ｍ３のデータ構造例を示す説明図である。
　図１０～図１４において、マクロ情報Ｍ１～Ｍ３は、端子Ｎｏ．項目と、自マクロ情報項目と、接続先情報項目と、を有し、項目ごとに値が格納される。端子Ｎｏ．項目には、端子Ｎｏ．が格納される。端子Ｎｏ．とは、自マクロ情報および下位マクロ情報で特定される端子に割当てられる番号である。自マクロ情報項目には、マクロ情報により特定されるマクロ内の端子の情報が格納される。具体的には、自マクロ情報項目は、ＩＯ属性項目と、ＩＯ端子項目と、端子リンク項目と、を有する。ＩＯ属性項目には、ＩＯ属性が格納される。ＩＯ属性とは、端子Ｎｏ．で特定されるＩＯ端子の属性を示す情報が格納される。ＩＯ端子とは、マクロに設けられた端子である。たとえば、ＩＯ端子が入力端子であれば「ＩＮ」、出力端子であれば「ＯＵＴ」が格納される。ＩＯ端子項目には、ＩＯ端子名が格納される。
　端子リンク項目には、端子リンクが格納される。端子リンクとは、接続先情報における、リンク先となる端子の端子Ｎｏ．である。図６の旧回路１００ａの回路情報において、入力端子ＩＮ２は、バッファｂｕｆ１：ＢＵＦの入力端子ｂｕｆ１．Ａに接続される。図１０の旧回路１００ａのマクロ情報Ｍ１では、端子Ｎｏ．「２」の入力端子「ＩＮ２」の端子リンクは「５」である。したがって、入力端子「ＩＮ２」は、接続先情報において、端子Ｎｏ．「５」のレコードの「ｂｕｆ１：ＢＵＦ」、ＩＯ属性「ＩＮ」、ＩＯ端子「Ａ」により特定されるバッファｂｕｆ１：ＢＵＦの入力端子ｂｕｆ１．Ａに接続されることがわかる。
　また、接続先情報項目には、自マクロ情報で特定されるマクロの各ＩＯ端子の接続先を示す情報が格納される。具体的には、接続先情報項目は、接続先項目と、ＩＯ属性項目と、ＩＯ端子項目と、端子リンク項目と、を有する。接続先項目には、接続先となるマクロ名が格納される。接続先の接続相手は、自マクロのほか、接続先項目内のマクロも該当する。ＩＯ属性項目には、ＩＯ属性が格納される。ＩＯ属性とは、端子Ｎｏ．で特定されるＩＯ端子の属性を示す情報が格納される。ＩＯ端子とは、マクロに設けられた端子である。たとえば、ＩＯ端子が入力端子であれば「ＩＮ」、出力端子であれば「ＯＵＴ」が格納される。ＩＯ端子項目には、ＩＯ端子名が格納される。
　端子リンク項目には、端子リンクが格納される。端子リンクとは、自マクロ情報における、リンク先となる端子の端子Ｎｏ．である。端子リンクが負値の場合は、その絶対値が自マクロ情報のＩＯ端子の端子Ｎｏ．を示す。端子リンクが正値の場合は、接続先情報のＩＯ端子の端子Ｎｏ．を示す。
　図６の旧回路１００ａにおいて、バッファｂｕｆ１：ＢＵＦの入力端子ｂｕｆ１．Ａは、入力端子ＩＮ２に接続される。図１０の旧回路１００ａのマクロ情報Ｍ１では、端子Ｎｏ．「５」の入力端子「ｂｕｆ１．Ａ」の端子リンクは「－２」である。したがって、入力端子「ｂｕｆ１．Ａ」は、自マクロ情報において、端子Ｎｏ．「２」のレコードのＩＯ端子「ＩＮ２」により特定される入力端子ＩＮ２に接続されることがわかる。
　また、図６の旧回路１００ａにおいて、バッファｂｕｆ１：ＢＵＦの出力端子ｂｕｆ１．Ｘは、第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の入力端子Ｉ２に接続される。図１０の旧回路１００ａのマクロ情報Ｍ１では、端子Ｎｏ．「６」の出力端子「ｂｕｆ１．Ｘ」の端子リンクは「２」である。したがって、出力端子「ｂｕｆ１．Ｘ」は、接続先情報において、端子Ｎｏ．「２」のレコードの第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」のＩＯ端子「Ｉ２」により特定される入力端子Ｉ２に接続されることがわかる。図５に戻る。
　判断部５０２は、取得部５０１によって取得された回路情報のモジュール群のうち最上位階層以外のいずれかのモジュールの更新日時が、いずれかのモジュールの上位階層のモジュールの更新日時よりも新しい日時であるか否かを判断する。最上位階層とは、第１階層である。図９の現回路１００ｂにおいて、判断部５０２は、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１．０８．２０」と第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の更新日時「２０１１．０９．１０」とを比較する。そして、判断部５０２は、第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の更新日時「２０１１．０９．１０」の方が新しい日時か否かを判断する。
　同様に、判断部５０２は、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１．０８．２０」と第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」の更新日時「２０１１．０７．１０」とを比較する。そして、判断部５０２は、第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」の更新日時「２０１１．０７．１０」の方が新しい日時か否かを判断する。
　変更部５０３は、判断部５０２によって新しい日時であると判断された場合、上位階層のモジュールの更新日時をいずれかのモジュールの更新日時に変更する。具体的には、たとえば、第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の更新日時「２０１１．０９．１０」が第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１．０８．２０」よりも新しい日時である。したがって、変更部５０３は、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１．０８．２０」を、第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の更新日時「２０１１．０９．１０」に変更する。
　下位階層のモジュールに変更が生じた場合、下位階層のモジュールの変更が組み上げ先となる上位階層のモジュールの接続関係や動作に影響を与える場合がある。したがって、上位階層のモジュールの更新日時を下位階層のモジュールに変更することにより、組み上げ先となる上位階層のモジュールも実質的に更新されたことにする。これにより、下位階層のモジュールのみ検証をおこなう場合に発生する検証漏れを抑制することができる。
　また、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１．０８．２０」と第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」の更新日時「２０１１．０７．１０」とでは、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１．０８．２０」の方が新しい日時である。したがって、第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の更新日時「２０１１．０８．２０」は、第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」の更新日時「２０１１．０７．１０」に変更されない。
　図１５は、更新日時の変更例を示す説明図である。現回路１００ｂの回路情報８００ｂにおいて、マクロＮｏ．「１」のレコードの更新日時が、「２０１１．０８．２０」から「２０１１．０９．１０」に変更される。図５に戻る。
　決定部５０４は、変更部５０３によって変更された結果、モジュール群のうち、検証を実行した検証日時よりも更新日時が新しいモジュールを、検証候補モジュールに決定する。具体的には、たとえば、決定部５０４は、現回路１００ｂの回路情報８００ｂにおいて、モジュールごとに、更新日時と検証日時とを比較する。そして、決定部５０４は、検証日時よりも更新日時が新しいモジュールを、検証候補モジュールに決定する。検証候補モジュールとは、図１のチェック対象となったモジュールである。具体的には、たとえば、決定部５０４は、現回路１００ｂの回路情報８００ｂにおいて検証候補モジュールとなるレコードに検証候補であることを示すフラグを設定する。本例では、現回路１００ｂにおける第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」と第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」が、検証候補モジュールとなる。
　一方、第２階層の第２モジュール「ｌｏｗ２：ＬＯＷ＿Ｂ」は検証対象外となる。これにより、上位階層の更新日時の変更により拡大した検証候補を抑制することができ、検証しなくても影響のないモジュールを検証対象外とすることができる。
　特定部５０５は、決定部５０４によって決定された検証候補モジュールと同一識別情報である比較対象モジュールを、検証対象回路１００の旧回路情報において階層化された旧モジュール群から特定する。旧回路情報とは、旧回路１００ａの回路情報８００ａである。特定部５０５は、具体的には、たとえば、現回路１００ｂ内の検証候補モジュール「ｔｏｐｍｏｄ：ＴＯＰ」と同一識別情報、すなわち、同一マクロＮｏ．「１」である旧回路１００ａの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」を比較対象モジュールとして特定する。同様に、特定部５０５は、現回路１００ｂ内の検証候補モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」と同一識別情報、すなわち、同一マクロＮｏ．「２」である旧回路１００ａの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」を比較対象モジュールとして特定する。
　抽出部５０７は、検証候補モジュールと特定部５０５によって特定された比較対象モジュールとの差分を抽出する。具体的には、たとえば、抽出部５０７は、旧回路１００ａの回路情報８００ａと現回路１００ｂの回路情報８００ｂとを比較して、比較対象モジュールにはなくて、検証候補モジュールには存在する回路や、検証候補モジュールにはあるが比較対象モジュールにはない回路を、差分として抽出する。差分を抽出する場合、回路情報同士を比較すると演算処理に時間がかかるため、変換部５０６による文字列化を実行するのが好ましい。
　変換部５０６は、検証候補モジュールを、検証候補モジュール内の回路間の接続関係を示す第１の文字列化情報に変換するとともに、比較対象モジュールを、比較対象モジュール内の回路間の接続関係を示す第２の文字列化情報に変換する。ここで文字列化情報への変換である文字列化について説明する。文字列化は、図１０～図１４に示したマクロ情報のうち、検証候補モジュールおよび比較対象モジュールに該当するマクロ情報を用いて実行される。
　変換部５０６は、自マクロ情報のレコードごとに端子リンクを辿ることにより、接続先情報のレコードを特定する。また、変換部５０６は、接続先情報のレコードごとに端子リンクを辿ることにより、接続先情報のレコードを特定する。そして、リンク元の端子名とリンク先の端子名とを結合することにより、文字列化情報が生成される。
　文字列化情報は、一例として「ａａａ．ｂｂｂ＿ｃｃｃ．ｄｄｄ」で表現される。「ａａａ」はリンク元であるドライバ側の回路のインスタンス名、「ｂｂｂ」はドライバ側の端子名、「ｃｃｃ」はリンク先であるレシーバ側の回路のインスタンス名、「ｄｄｄ」はリンク先の端子名である。
　たとえば、図１１の現回路１００ｂのマクロ情報Ｍ１において、端子Ｎｏ．「１」の自マクロ情報は、「ｔｏｐｍｏｄ：ＴＯＰ」の入力端子ＩＮ１である。したがって、「ａａａ」に相当する文字列は、「ｔｏｐｍｏｄ：ＴＯＰ」のインスタンス名「ｔｏｐｍｏｄ」である。また、「ｂｂｂ」に相当する文字列は、「ｔｏｐｍｏｄ：ＴＯＰ」の「ＩＮ１」である。
　また、端子リンクは「１」であるため、変換部５０６は、接続先情報における端子Ｎｏ．「１」の端子として、「ｌｏｗ１：ＬＯＷ＿Ａ」の入力端子Ｉ１を特定する。したがって、「ｃｃｃ」に相当する文字列は、「ｌｏｗ１：ＬＯＷ＿Ａ」のインスタンス名「ｌｏｗ１」である。また、「ｄｄｄ」に相当する文字列は、「ｌｏｗ１：ＬＯＷ＿Ａ」の「Ｉ１」である。これにより、文字列化データ「ｔｏｐｍｏｄ．ＩＮ１＿ｌｏｗ１．Ｉ１」が得られる。
　また、図１１の現回路１００ｂのマクロ情報Ｍ１において、端子Ｎｏ．「２」の接続先情報は、「ｌｏｗ１：ＬＯＷ＿Ａ」の入力端子Ｉ２である。この場合、リンク先は、ドライバ側となるバッファｂｕｆ１：ＢＵＦであるため、文字列化は実行されない。すなわち、接続先情報において、ＩＯ属性が「ＩＮ」のレコードはドライバ側となるため選択されない。
　また、図１１の現回路１００ｂのマクロ情報Ｍ１において、端子Ｎｏ．「３」の接続先情報は、「ｌｏｗ１：ＬＯＷ＿Ａ」の出力端子Ｏ１である。したがって、「ａａａ」に相当する文字列は、「ｌｏｗ１：ＬＯＷ＿Ａ」のインスタンス名「ｌｏｗ１」である。また、「ｂｂｂ」に相当する文字列は、「ｌｏｗ１：ＬＯＷ＿Ａ」の「Ｏ１」である。
　また、端子リンクは「７」であるため、変換部５０６は、接続先情報における端子Ｎｏ．「７」の端子として、「ｍａ４：ＭＡＣ＿Ｃ」の入力端子Ａを特定する。したがって、「ｃｃｃ」に相当する文字列は、「ｍａ４：ＭＡＣ＿Ｃ」のインスタンス名「ｍａ４」である。また、「ｄｄｄ」に相当する文字列は、「ｍａ４：ＭＡＣ＿Ｃ」の「Ａ」である。これにより、文字列化データ「ｌｏｗ１．Ｏ１＿ｍａ４．Ａ」が得られる。
　図１６は、旧回路１００ａの文字列化情報の一例を示す説明図である。図１６において、「ｔｏｐｍｏｄ：ＴＯＰ」の文字列化情報Ｌ１ａは、図１０のマクロ情報Ｍ１から変換された文字列化情報である。また、「ｌｏｗ１：ＬＯＷ＿Ａ」の文字列化情報Ｌ２ａは、図１２のマクロ情報Ｍ２から変換された文字列化情報である。
　図１７は、現回路１００ｂの文字列化情報の一例を示す説明図である。図１７において、「ｔｏｐｍｏｄ：ＴＯＰ」の文字列化情報Ｌ１ｂは、図１１のマクロ情報Ｍ１から変換された文字列化情報である。また、「ｌｏｗ１：ＬＯＷ＿Ａ」の文字列化情報Ｌ２ｂは、図１３のマクロ情報Ｍ２から変換された文字列化情報である。図５に戻る。
　変換部５０６により文字列化が実行された場合、抽出部５０７は、変換部５０６によって変換された第１の文字列化情報と第２の文字列化情報との差分を抽出する。具体的には、抽出部５０７は、同一モジュールにおいて、現回路１００ｂから得られた文字列化情報と旧回路１００ａから得られた文字列化情報を比較して差分を抽出する。
　図１８は、文字列化情報Ｌ１ａと文字列化情報Ｌ１ｂとを用いた抽出例を示す説明図である。文字列化情報Ｌ１ｂのうち文字列化情報Ｌ１ａと相違する文字列化データは、「ｔｏｐｍｏｄ．ＩＮ５＿ｉｎｖ４．Ａ」および「ｉｎｖ４．Ｘ＿ｍａ４．Ｃ」である。したがって、抽出部５０７は、相違する文字列化データ「ｔｏｐｍｏｄ．ＩＮ５＿ｉｎｖ４．Ａ」および「ｉｎｖ４．Ｘ＿ｍａ４．Ｃ」のうち回路を示すインスタンス名「ｉｎｖ４」および「ｍａ４」を差分として抽出する。
　図１９は、文字列化情報Ｌ２ａと文字列化情報Ｌ２ｂとを用いた抽出例を示す説明図である。文字列化情報Ｌ２ｂのうち文字列化情報Ｌ２ａと相違する文字列化データは、「ｎａｎｄ１．Ｘ＿ｉｎｖ１．Ａ」，「ｎａｎｄ１．Ｘ＿ｂｕｆ．Ａ」，「ｂｕｆ２．Ｘ＿ｉｎｖ３．Ａ」，「ｉｎｖ１．Ｘ＿ｉｎｖ２．Ａ」，「ｉｎｖ２．Ｘ＿ｍａ１．Ａ」，「ｉｎｖ３．Ｘ＿ｍａ２．Ａ」である。したがって、抽出部５０７は、これらの文字列化データのうち、回路を示すインスタンス名「ｎａｎｄ１」，「ｉｎｖ１」，「ｂｕｆ」，「ｂｕｆ２」，「ｉｎｖ３」，「ｉｎｖ２」，「ｍａ１」，および「ｍａ２」を差分として抽出する。図５に戻る。
　設定部５０８は、抽出部５０７によって抽出された差分に基づいて回路情報における検証対象回路１００の出力側にトレースすることにより、回路情報における検証対象回路１００の検証対象箇所を設定する。具体的には、設定部５０８は、現回路１００ｂ内の差分となる回路から出力側、すなわち、信号の伝播方向にトレースすることにより、現回路１００ｂにおいて検証対象箇所を設定する。
　図２０は、現回路１００ｂでの検証対象箇所を示す回路図である。図２０において、点線で囲まれた回路群が検証対象箇所である。検証対象箇所には、図１８および図１９で抽出された差分と、当該差分から出力側にトレースされた回路が含まれる。このように設定された検証対象箇所に限定して、再度検証をおこなうことにより、検証効率の向上を図ることができる。図５に戻る。
　削除部５０９は、旧回路１００ａに基づく検証対象回路１００の検証結果から、設定部５０８によって設定された検証対象箇所に該当する検証情報を削除する。具体的には、たとえば、削除部５０９は、図２に示したように、旧回路１００ａの検証結果Ｖ１から、検証対象箇所を含むレコードを削除して、検証結果Ｖ１０とする。
　追加部５１０は、検証対象箇所に基づく検証結果を、削除部５０９による削除後の検証結果に追加する。具体的には、たとえば、追加部５１０は、図３に示したように、削除後の検証結果Ｖ１０に、検証対象箇所に基づく検証結果Ｒを追加することにより、検証結果Ｖ２を生成する。
＜検証支援処理手順＞
　図２１は、実施の形態１にかかる検証支援装置４００による検証支援処理手順例を示すフローチャートである。検証支援装置４００は、検証候補抽出処理（ステップＳ２１０１）、文字列化処理（ステップＳ２１０２）、差分抽出処理（ステップＳ２１０３）、検証対象箇所設定処理（ステップＳ２１０４）、旧回路１００ａの検証結果修正処理（ステップＳ２１０５）、現回路１００ｂの検証結果生成処理（ステップＳ２１０６）を実行する。
　図２２は、図２１に示した検証候補抽出処理（ステップＳ２１０１）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、階層番号のインデックスｉをｉ＝Ｎに設定する（ステップＳ２２０１）。Ｎは、現回路１００ｂの最下層の階層番号である。検証支援装置４００は、ｉ＝１であるか否か、すなわち、注目する階層が第１階層であるか否かを判断する（ステップＳ２２０２）。ｉ＝１でない場合（ステップＳ２２０２：Ｎｏ）、検証支援装置４００は、第ｉ階層において未選択モジュールがあるか否かを判断する（ステップＳ２２０３）。未選択モジュールがある場合（ステップＳ２２０３：Ｙｅｓ）、検証支援装置４００は、第ｉ階層の未選択モジュールを選択する（ステップＳ２２０４）。
　そして、検証支援装置４００は、選択モジュールに対し第ｉ－１階層のモジュールがあるか否かを判断する（ステップＳ２２０５）。第ｉ－１階層のモジュールがない場合（ステップＳ２２０５：Ｎｏ）、ステップＳ２２０３に戻る。一方、第ｉ－１階層のモジュールがある場合（ステップＳ２２０５：Ｙｅｓ）、検証支援装置４００は、選択モジュールの更新日時が、第ｉ－１階層のモジュールの更新日時よりも新しいか否かを判断する（ステップＳ２２０６）。新しくない場合（ステップＳ２２０６：Ｎｏ）、ステップＳ２２０３に戻る。
　一方、新しい場合（ステップＳ２２０６：Ｙｅｓ）、検証支援装置４００は、第ｉ－１階層のモジュールの更新日時を、選択モジュールの更新日時に変更する（ステップＳ２２０７）。そして、ステップＳ２２０３に戻る。ステップＳ２２０３において、第ｉ階層の未選択モジュールがない場合（ステップＳ２２０３：Ｎｏ）、検証支援装置４００は、ｉを１つデクリメントし（ステップＳ２２０８）、ステップＳ２２０２に戻る。ステップＳ２２０２において、ｉ＝１になった場合（ステップＳ２２０２：Ｙｅｓ）、検証支援装置４００は、現回路１００ｂのモジュール群から未抽出モジュールがあるか否かを判断する（ステップＳ２２０９）。
　未抽出モジュールがある場合（ステップＳ２２０９：Ｙｅｓ）、検証支援装置４００は、未抽出モジュールを抽出する（ステップＳ２２１０）。そして、検証支援装置４００は、抽出モジュールにおいて更新日時が検証日時より新しいか否かを判断する（ステップＳ２２１１）。新しい場合（ステップＳ２２１１：Ｙｅｓ）、検証支援装置４００は、抽出モジュールを検証候補モジュールに決定して（ステップＳ２２１２）、ステップＳ２２０９に戻る。一方、新しくない場合（ステップＳ２２１１：Ｎｏ）、ステップＳ２２０９に戻る。ステップＳ２２０９において、未抽出モジュールがない場合（ステップＳ２２０９：Ｎｏ）、検証候補抽出処理（ステップＳ２１０１）が終了する。
　図２３は、図２１に示した文字列化処理（ステップＳ２１０２）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、検証候補モジュール群に未選択モジュールがあるか否かを判断する（ステップＳ２３０１）。未選択モジュールがある場合（ステップＳ２３０１：Ｙｅｓ）、検証支援装置４００は、未選択モジュールを選択する（ステップＳ２３０２）。そして、検証支援装置４００は、選択モジュールにおいて、未選択のドライバ側インスタンス名および端子名の組があるか否かを判断する（ステップＳ２３０３）。
　未選択のドライバ側インスタンス名および端子名の組がある場合（ステップＳ２３０３：Ｙｅｓ）、検証支援装置４００は、未選択のドライバ側インスタンス名および端子名の組を選択する（ステップＳ２３０４）。そして、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組の端子リンクをトレースして（ステップＳ２３０５）、レシーバ側インスタンス名および端子名の組を取得する（ステップＳ２３０６）。
　このあと、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組と取得したレシーバ側インスタンス名および端子名の組で文字列化データを生成し（ステップＳ２３０７）、ステップＳ２３０３に戻る。また、ステップＳ２３０３において、未選択のドライバ側インスタンス名および端子名の組がない場合（ステップＳ２３０３：Ｎｏ）、ステップＳ２３０１に戻る。
　ステップＳ２３０１において、未選択モジュールがない場合（ステップＳ２３０１：Ｎｏ）、検証支援装置４００は、旧回路１００ａのモジュール群の中から、検証対象モジュールと同一識別情報の未選択モジュールがあるか否かを判断する（ステップＳ２３０８）。未選択モジュールがある場合（ステップＳ２３０８：Ｙｅｓ）、検証支援装置４００は、未選択モジュールを比較対象モジュールとして選択する（ステップＳ２３０９）。そして、検証支援装置４００は、比較対象モジュールにおいて、未選択のドライバ側インスタンス名および端子名の組があるか否かを判断する（ステップＳ２３１０）。
　未選択のドライバ側インスタンス名および端子名の組がある場合（ステップＳ２３１０：Ｙｅｓ）、検証支援装置４００は、未選択のドライバ側インスタンス名および端子名の組を選択する（ステップＳ２３１１）。そして、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組の端子リンクをトレースして（ステップＳ２３１２）、レシーバ側インスタンス名および端子名の組を取得する（ステップＳ２３１３）。このあと、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組と取得したレシーバ側インスタンス名および端子名の組で文字列化データを生成し（ステップＳ２３１４）、ステップＳ２３１０に戻る。
　また、ステップＳ２３１０において、未選択のドライバ側インスタンス名および端子名の組がない場合（ステップＳ２３１０：Ｎｏ）、ステップＳ２３０８に戻る。ステップＳ２３０８において、未選択モジュールがない場合（ステップＳ２３０８：Ｎｏ）、文字列化処理（ステップＳ２１０２）が終了する。これにより、現回路１００ｂの検証候補モジュールと旧回路１００ａの比較対象モジュールのそれぞれについて文字列化情報が生成される。
　図２４は、図２１に示した差分抽出処理（ステップＳ２１０３）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、未選択の現回路１００ｂの文字列化情報があるか否かを判断する（ステップＳ２４０１）。未選択の現回路１００ｂの文字列化情報がある場合（ステップＳ２４０１：Ｙｅｓ）、検証支援装置４００は、未選択の現回路１００ｂの文字列化情報を選択する（ステップＳ２４０２）。つぎに、検証支援装置４００は、選択した現回路１００ｂの文字列化情報に対応する旧回路１００ａの文字列化情報を取得する（ステップＳ２４０３）。
　そして、検証支援装置４００は、選択した現回路１００ｂの文字列化情報に未選択の文字列化データがあるか否かを判断する（ステップＳ２４０４）。未選択の文字列化データがある場合（ステップＳ２４０４：Ｙｅｓ）、検証支援装置４００は、未選択の文字列化データを１つ選択する（ステップＳ２４０５）。そして、検証支援装置４００は、選択文字列化データが、ステップＳ２４０３で取得した旧回路１００ａの文字列化情報にあるか否かを判断する（ステップＳ２４０６）。ここでは完全一致する文字列化データがあるか否かを判断する。
　選択文字列化データが、ステップＳ２４０３で取得した旧回路１００ａの文字列化情報にある場合（ステップＳ２４０６：Ｙｅｓ）、ステップＳ２４０４に戻る。一方、ない場合（ステップＳ２４０６：Ｎｏ）、検証支援装置４００は、選択文字列化データを記憶装置４０２に一時的に保存し（ステップＳ２４０７）、ステップＳ２４０４に戻る。ステップＳ２４０４において、未選択の文字列化データがない場合（ステップＳ２４０４：Ｎｏ）、検証支援装置４００は、ステップＳ２４０７で保存した選択文字列化データがあるか否かを判断する（ステップＳ２４０８）。
　保存した選択文字列化データがある場合（ステップＳ２４０８：Ｙｅｓ）、検証支援装置４００は、選択文字列化データから差分となる回路のインスタンス名を抽出して記憶装置４０２に保存する（ステップＳ２４０９）。そして、ステップＳ２４０１に戻る。一方、保存した選択文字列化データがない場合（ステップＳ２４０８：Ｎｏ）、ステップＳ２４０１に戻る。ステップＳ２４０１において、未選択の現回路１００ｂの文字列化情報がない場合（ステップＳ２４０１：Ｎｏ）、差分抽出処理（ステップＳ２１０３）が終了する。
　図２５は、図２１に示した検証対象箇所設定処理（ステップＳ２１０４）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、差分抽出処理（ステップＳ２１０３）で抽出した差分から未選択の差分があるか否かを判断する（ステップＳ２５０１）。未選択の差分がある場合（ステップＳ２５０１：Ｙｅｓ）、検証支援装置４００は、未選択の差分を選択し（ステップＳ２５０２）、現回路１００ｂにおいて選択した差分から出力端子までトレースする（ステップＳ２５０３）。そして、検証支援装置４００は、選択した差分およびトレースで通過したインスタンスを検証対象箇所に追加する（ステップＳ２５０４）。そして、ステップＳ２５０１に戻る。ステップＳ２５０１において、未選択の差分がない場合（ステップＳ２５０１：Ｎｏ）、検証対象箇所設定処理（ステップＳ２１０４）が終了する。
　図２６は、図２１に示した旧回路１００ａの検証結果修正処理（ステップＳ２１０５）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、旧回路１００ａの検証結果Ｖ１を取得して（ステップＳ２６０１）、旧回路１００ａの検証結果Ｖ１から検証対象箇所を含む検証情報を削除する（ステップＳ２６０２）。そして、検証支援装置４００は、削除後の検証結果Ｖ１０を出力する（ステップＳ２６０３）。出力形式としては、記憶装置４０２への保存、出力装置４０４からの表示出力や印刷出力、通信装置４０５からの送信が挙げられる。これにより、旧回路１００ａの検証結果修正処理（ステップＳ２１０５）が終了する。
　図２７は、図２１に示した現回路１００ｂの検証結果生成処理（ステップＳ２１０６）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、検証対象箇所の検証結果を取得する（ステップＳ２７０１）。つぎに、検証支援装置４００は、検証対象箇所の検証結果を旧回路１００ａの削除後の検証結果Ｖ１０に追加する（ステップＳ２７０２）。これにより、現回路１００ｂの検証結果Ｖ２が生成される。そして、検証支援装置４００は、追加後の検証結果Ｖ２を出力する（ステップＳ２７０３）。出力形式としては、記憶装置４０２への保存、出力装置４０４からの表示出力や印刷出力、通信装置４０５からの送信が挙げられる。これにより、現回路１００ｂの検証結果生成処理（ステップＳ２１０６）が終了する。
　このように、実施の形態１によれば、上位階層のモジュールの更新日時を下位階層のモジュールに変更することにより、組み上げ先となる上位階層のモジュールも実質的に更新されたことにする。これにより、下位階層のモジュールのみ検証をおこなう場合に発生する検証漏れを抑制することができる。
　また、上位階層の更新日時の変更により拡大した検証範囲から検証しなくても影響のないモジュールを除外することができる。これにより、検証速度の高速化を図ることができる。また、回路情報を、ドライバ側インスタンス名および端子名とレシーバ側インスタンス名および端子名という簡素な文字列化データとすることにより、差分抽出に必要な情報を得ることができ、差分抽出の高速化を図ることができる。
　また、旧回路１００ａの検証結果から検証対象箇所の検証情報だけを削除することにより、変更のないモジュールについては検証情報をそのまま流用することができる。また、検証対象箇所について検証を実行することができるため、検証処理の無駄を削減でき、検証処理の高速化を図ることができる。また、検証対象箇所の検証で得られた検証結果を、旧回路１００ａの削除後の検証結果に追加するだけで、現回路１００ｂの検証結果を得ることができる。したがって、現回路１００ｂの検証結果の生成処理の効率化を図ることができる。
（実施の形態２）
　つぎに、実施の形態２について説明する。実施の形態２では、検証支援装置４００は、差分を抽出したあと、現回路１００ｂのモジュール群のうち差分を含むモジュールと当該モジュールと同一識別情報の旧回路１００ａのモジュールのそれぞれについて論理圧縮をおこなう。論理圧縮によりモジュールは論理圧縮前と比較して回路構成が簡素化される。たとえば、インバータを２段直列に追加した場合には、論理圧縮により実質的に回路が追加されていないのと同じ構成となる。したがって、論理圧縮後のモジュール同士を比較することにより、差分抽出の高精度化を図る。
　図２８は、実施の形態２にかかる検証支援装置４００の機能的構成例を示すブロック図である。実施の形態２では、実施の形態１にかかる検証支援装置４００に、圧縮部２８００が追加される。圧縮部２８００は、具体的には、たとえば、図４に示した記憶装置４０２に記憶されたプログラムをプロセッサ４０１に実行させることにより、その機能を実現する。また、圧縮部２８００以外の機能的構成は、実施の形態１と同一構成であるため、同一符号を付し、圧縮部２８００と関連のある機能についてのみ説明する。
　圧縮部２８００は、抽出部５０７によって差分が抽出された検証候補モジュールおよび比較対象モジュールをそれぞれ論理圧縮する。論理圧縮されたモジュールについては、回路情報も論理圧縮後に更新される。ここで、論理圧縮例について説明する。
　図２９は、論理圧縮例を示す説明図である。圧縮部２８００では、たとえば、図２９に示したような論理圧縮パターンを記憶しておき、該当する論理圧縮パターンが、差分が抽出された検証候補モジュールや比較対象モジュールにある場合、論理圧縮を実行する。また、圧縮部２８００は、モジュール内の回路構成について論理演算を実行することにより論理圧縮を実行してもよい。
　図３０は、旧回路１００ａの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の論理圧縮例を示す説明図である。図３０において、論理圧縮前の旧回路１００ａの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」をモジュール３００１とし、論理圧縮後の旧回路１００ａの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」をモジュール３００２とする。モジュール３００１のバッファｂｕｆ１：ＢＵＦは、論理圧縮により削除され、モジュール３００２となる。
　図３１は、現回路１００ｂの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」の論理圧縮例を示す説明図である。図３１において、論理圧縮前の現回路１００ｂの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」をモジュール３１０１とし、論理圧縮後の現回路１００ｂの第１階層のモジュール「ｔｏｐｍｏｄ：ＴＯＰ」をモジュール３１０２とする。モジュール３１０１のバッファｂｕｆ１：ＢＵＦは、論理圧縮により削除され、モジュール３１０２となる。
　図３２は、現回路１００ｂの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」の論理圧縮例を示す説明図である。図３２において、論理圧縮前の現回路１００ｂの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」をモジュール３２０１とし、論理圧縮後の現回路１００ｂの第２階層の第１モジュール「ｌｏｗ１：ＬＯＷ＿Ａ」をモジュール３２０２とする。モジュール３２０１のバッファｂｕｆ２：ＢＵＦは、論理圧縮により削除され、また、モジュール３２０１のインバータｉｎｖ１：ＩＮＶ，ｉｎｖ２：ＩＮＶは、論理圧縮により削除され、モジュール３２０２となる。図２８に戻る。
　図２８において、変換部５０６は、論理圧縮後のモジュールを文字列化情報に変換する。変換対象が論理圧縮後のモジュールに変わるだけで、変換処理自体は実施の形態１と同一処理である。
　図３３は、旧回路１００ａの文字列化情報の一例を示す説明図である。図３３において、「ｔｏｐｍｏｄ：ＴＯＰ」の文字列化情報Ｌ３ａは、図１０のマクロ情報Ｍ１の論理圧縮後のマクロ情報から変換された文字列化情報である。また、「ｌｏｗ１：ＬＯＷ＿Ａ」の文字列化情報Ｌ４ａは、図１２のマクロ情報Ｍ２の論理圧縮後のマクロ情報から変換された文字列化情報である。
　図３４は、現回路１００ｂの文字列化情報の一例を示す説明図である。図３４において、「ｔｏｐｍｏｄ：ＴＯＰ」の文字列化情報Ｌ３ｂは、図１１のマクロ情報Ｍ１の論理圧縮後のマクロ情報から変換された文字列化情報である。また、「ｌｏｗ１：ＬＯＷ＿Ａ」の文字列化情報Ｌ４ｂは、図１３のマクロ情報Ｍ２の論理圧縮後のマクロ情報から変換された文字列化情報である。
　図３５は、文字列化情報Ｌ３ａと文字列化情報Ｌ３ｂとを用いた抽出例を示す説明図である。文字列化情報Ｌ３ｂのうち文字列化情報Ｌ３ａと相違する文字列化データは、「ｔｏｐｍｏｄ．ＩＮ５＿ｉｎｖ４．Ａ」、および「ｉｎｖ４．Ｘ＿ｍａ４．Ｃ」である。したがって、抽出部５０７は、相違する文字列化データ「ｔｏｐｍｏｄ．ＩＮ５＿ｉｎｖ４．Ａ」および「ｉｎｖ４．Ｘ＿ｍａ４．Ｃ」のうち回路を示すインスタンス名「ｉｎｖ４」および「ｍａ４」を差分として抽出する。図１８の差分抽出例と比較すると、論理圧縮により差分として抽出されるインスタンス名が絞り込まれるため、差分抽出の効率化を図ることができる。
　図３６は、文字列化情報Ｌ４ａと文字列化情報Ｌ４ｂとを用いた抽出例を示す説明図である。文字列化情報Ｌ４ｂのうち文字列化情報Ｌ４ａと相違する文字列化データは、「ｎａｎｄ１．Ｘ＿ｉｎｖ３．Ａ」，「ｉｎｖ３．Ｘ＿ｍａ２．Ａ」である。したがって、抽出部５０７は、相違する文字列化データのうち、回路を示すインスタンス名「ｎａｎｄ１」，「ｉｎｖ３」，および「ｍａ２」を差分として抽出する。図１９の差分抽出例と比較すると、論理圧縮により差分として抽出されるインスタンス名が絞り込まれるため、差分抽出の効率化を図ることができる。
＜検証支援処理手順＞
　図３７は、実施の形態２にかかる検証支援装置４００による検証支援処理手順例を示すフローチャートである。検証支援装置４００は、検証候補抽出処理（ステップＳ３７０１）、第１の文字列化処理（ステップＳ３７０２）、第１の差分抽出処理（ステップＳ３７０３）、圧縮部２８００による論理圧縮処理（ステップＳ３７０４）、第２の文字列化処理（ステップＳ３７０５）、第２の差分抽出処理（ステップＳ３７０６）、検証対象箇所設定処理（ステップＳ３７０７）、旧回路１００ａの検証結果修正処理（ステップＳ３７０８）、現回路１００ｂの検証結果生成処理（ステップＳ３７０９）を実行する。
　検証候補抽出処理（ステップＳ３７０１）は検証候補抽出処理（ステップＳ２１０１）と同一処理であるため説明を省略する。第１の文字列化処理（ステップＳ３７０２）は文字列化処理（ステップＳ２１０２）と同一処理であるため説明を省略する。第１の差分抽出処理（ステップＳ３７０３）は差分抽出処理（ステップＳ２１０３）と同一処理であるため説明を省略する。検証対象箇所設定処理（ステップＳ３７０７）は検証対象箇所設定処理（ステップＳ２１０４）と同一処理であるため説明を省略する。旧回路１００ａの検証結果修正処理（ステップＳ３７０８）は旧回路１００ａの検証結果修正処理（ステップＳ２１０５）と同一処理であるため説明を省略する。現回路１００ｂの検証結果生成処理（ステップＳ３７０９）は現回路１００ｂの検証結果生成処理（ステップＳ２１０６）と同一処理であるため説明を省略する。
　図３８は、図３７に示した第２の文字列化処理（ステップＳ３７０５）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、論理圧縮済みの検証候補モジュール群に未選択モジュールがあるか否かを判断する（ステップＳ３８０１）。未選択の論理圧縮済みモジュールがある場合（ステップＳ３８０１：Ｙｅｓ）、検証支援装置４００は、未選択の論理圧縮済みモジュールを選択する（ステップＳ３８０２）。そして、検証支援装置４００は、選択した論理圧縮済みモジュールにおいて、未選択のドライバ側インスタンス名および端子名の組があるか否かを判断する（ステップＳ３８０３）。
　未選択のドライバ側インスタンス名および端子名の組がある場合（ステップＳ３８０３：Ｙｅｓ）、検証支援装置４００は、未選択のドライバ側インスタンス名および端子名の組を選択する（ステップＳ３８０４）。そして、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組の端子リンクをトレースして（ステップＳ３８０５）、レシーバ側インスタンス名および端子名の組を取得する（ステップＳ３８０６）。
　このあと、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組と取得したレシーバ側インスタンス名および端子名の組で文字列化データを生成し（ステップＳ３８０７）、ステップＳ３８０３に戻る。また、ステップＳ３８０３において、未選択のドライバ側インスタンス名および端子名の組がない場合（ステップＳ３８０３：Ｎｏ）、ステップＳ３８０１に戻る。
　ステップＳ３８０１において、未選択の論理圧縮済みモジュールがない場合（ステップＳ３８０１：Ｎｏ）、検証支援装置４００は、旧回路１００ａの論理圧縮済みモジュール群の中から、検証対象モジュールと同一識別情報の未選択の論理圧縮済みモジュールがあるか否かを判断する（ステップＳ３８０８）。未選択の論理圧縮済みモジュールがある場合（ステップＳ３８０８：Ｙｅｓ）、検証支援装置４００は、未選択の論理圧縮済みモジュールを比較対象モジュールとして選択する（ステップＳ３８０９）。そして、検証支援装置４００は、比較対象モジュールにおいて、未選択のドライバ側インスタンス名および端子名の組があるか否かを判断する（ステップＳ３８１０）。
　未選択のドライバ側インスタンス名および端子名の組がある場合（ステップＳ３８１０：Ｙｅｓ）、検証支援装置４００は、未選択のドライバ側インスタンス名および端子名の組を選択する（ステップＳ３８１１）。そして、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組の端子リンクをトレースして（ステップＳ３８１２）、レシーバ側インスタンス名および端子名の組を取得する（ステップＳ３８１３）。このあと、検証支援装置４００は、選択したドライバ側インスタンス名および端子名の組と取得したレシーバ側インスタンス名および端子名の組で文字列化データを生成し（ステップＳ３８１４）、ステップＳ３８１０に戻る。
　また、ステップＳ３８１０において、未選択のドライバ側インスタンス名および端子名の組がない場合（ステップＳ３８１０：Ｎｏ）、ステップＳ３８０８に戻る。ステップＳ３８０８において、未選択の論理圧縮済みモジュールがない場合（ステップＳ３８０８：Ｎｏ）、第２の文字列化処理（ステップＳ３７０５）が終了する。これにより、論理圧縮後において、現回路１００ｂの検証候補モジュールと旧回路１００ａの比較対象モジュールのそれぞれについて文字列化情報が生成される。
　図３９は、図３７に示した第２の差分抽出処理（ステップＳ３７０６）の詳細な処理手順例を示すフローチャートである。まず、検証支援装置４００は、未選択の論理圧縮済みの現回路１００ｂの文字列化情報があるか否かを判断する（ステップＳ３９０１）。未選択の論理圧縮済みの現回路１００ｂの文字列化情報がある場合（ステップＳ３９０１：Ｙｅｓ）、検証支援装置４００は、未選択の論理圧縮済みの現回路１００ｂの文字列化情報を選択する（ステップＳ３９０２）。つぎに、検証支援装置４００は、選択した現回路１００ｂの文字列化情報に対応する論理圧縮済みの旧回路１００ａの文字列化情報を取得する（ステップＳ３９０３）。
　そして、検証支援装置４００は、選択した論理圧縮済みの現回路１００ｂの文字列化情報に未選択の文字列化データがあるか否かを判断する（ステップＳ３９０４）。未選択の文字列化データがある場合（ステップＳ３９０４：Ｙｅｓ）、検証支援装置４００は、未選択の文字列化データを１つ選択する（ステップＳ３９０５）。そして、検証支援装置４００は、選択文字列化データが、ステップＳ３９０３で取得した論理圧縮済みの旧回路１００ａの文字列化情報にあるか否かを判断する（ステップＳ３９０６）。ここでは完全一致する文字列化データがあるか否かを判断する。
　選択文字列化データが、ステップＳ３９０３で取得した論理圧縮済みの旧回路１００ａの文字列化情報にある場合（ステップＳ３９０６：Ｙｅｓ）、ステップＳ３９０４に戻る。一方、ない場合（ステップＳ３９０６：Ｎｏ）、検証支援装置４００は、選択文字列化データを記憶装置４０２に一時的に保存し（ステップＳ３９０７）、ステップＳ３９０４に戻る。ステップＳ３９０４において、未選択の文字列化データがない場合（ステップＳ３９０４：Ｎｏ）、検証支援装置４００は、ステップＳ３９０７で保存した選択文字列化データがあるか否かを判断する（ステップＳ３９０８）。
　保存した選択文字列化データがある場合（ステップＳ３９０８：Ｙｅｓ）、検証支援装置４００は、選択文字列化データから差分となる回路のインスタンス名を抽出して記憶装置４０２に保存する（ステップＳ３９０９）。そして、ステップＳ３９０１に戻る。一方、保存した選択文字列化データがない場合（ステップＳ３９０８：Ｎｏ）、ステップＳ３９０１に戻る。ステップＳ３９０１において、未選択の論理圧縮済みの現回路１００ｂの文字列化情報がない場合（ステップＳ３９０１：Ｎｏ）、第２の差分抽出処理（ステップＳ３７１６）が終了する。
　このように、実施の形態２によれば、差分を抽出したあと、論理圧縮によりモジュールは論理圧縮前と比較して回路構成が簡素化される。したがって、論理圧縮後のモジュール同士を比較することにより、差分抽出の高精度化を図ることができる。また、論理圧縮により、抽出される差分の量が抑制されるため、検証対象箇所のトレース量も削減される。したがって、トレース処理の高速化を図ることができる。また、差分の量が抑制されるため、検証対象箇所は、実施の形態１の検証対象箇所の個数以下となる。したがって、検証範囲の抑制により、検証作業の効率化を図ることができる。
　また、実施の形態２では、実施の形態１と同様、上位階層のモジュールの更新日時を下位階層のモジュールに変更することにより、組み上げ先となる上位階層のモジュールも実質的に更新されたことにする。これにより、下位階層のモジュールのみ検証をおこなう場合に発生する検証漏れを抑制することができる。
　また、上位階層の更新日時の変更により拡大した検証範囲から検証しなくても影響のないモジュールを除外することができる。これにより、検証速度の高速化を図ることができる。また、回路情報を、ドライバ側インスタンス名および端子名とレシーバ側インスタンス名および端子名という簡素な文字列化データとすることにより、差分抽出に必要な情報を得ることができ、差分抽出の高速化を図ることができる。
　また、旧回路１００ａの検証結果から検証対象箇所の検証情報だけを削除することにより、変更のないモジュールについては検証情報をそのまま流用することができる。また、検証対象箇所について検証を実行することができるため、検証処理の無駄を削減でき、検証処理の高速化を図ることができる。また、検証対象箇所の検証で得られた検証結果を、旧回路１００ａの削除後の検証結果に追加するだけで、現回路１００ｂの検証結果を得ることができる。したがって、現回路１００ｂの検証結果の生成処理の効率化を図ることができる。
１００　検証対象回路
１００ａ　旧回路
１００ｂ　現回路
４００　検証支援装置
５０１　取得部
５０２　判断部
５０３　変更部
５０４　決定部
５０５　特定部
５０６　変換部
５０７　抽出部
５０８　設定部
５０９　削除部
５１０　追加部

Claims (10)

  1. 　階層化されたモジュール群により構成される検証対象回路の回路情報を取得し、
    　取得された前記回路情報のモジュール群のうち最上位階層以外のいずれかのモジュールの更新日時が、前記いずれかのモジュールの上位階層のモジュールの更新日時よりも新しい日時であるか否かを判断し、
    　新しい日時であると判断された場合、前記上位階層のモジュールの更新日時を前記いずれかのモジュールの更新日時に変更し、
    　変更された結果、前記モジュール群のうち、検証を実行した検証日時よりも更新日時が新しいモジュールを、検証候補モジュールに決定する、
    　処理をコンピュータに実行させることを特徴とする検証支援プログラム。
  2. 　決定された前記検証候補モジュールと同一識別情報である比較対象モジュールを、前記検証対象回路の旧回路情報において階層化された旧モジュール群から特定し、
    　前記検証候補モジュールと特定された前記比較対象モジュールとの差分を抽出する、
    　処理を前記コンピュータに実行させることを特徴とする請求項１に記載の検証支援プログラム。
  3. 　前記検証候補モジュールを、前記検証候補モジュール内の回路間の接続関係を示す第１の文字列化情報に変換するとともに、前記比較対象モジュールを、前記比較対象モジュール内の回路間の接続関係を示す第２の文字列化情報に変換する処理を前記コンピュータに実行させ、
    　前記差分を抽出する処理は、
    　変換された前記第１の文字列化情報と前記第２の文字列化情報との差分を抽出することを特徴とする請求項２に記載の検証支援プログラム。
  4. 　前記差分が抽出された前記検証候補モジュールおよび前記比較対象モジュールをそれぞれ論理圧縮する処理を前記コンピュータに実行させ、
    　前記差分を抽出する処理は、
    　前記論理圧縮後の検証候補モジュールと前記論理圧縮後の比較対象モジュールとの差分を抽出することを特徴とする請求項２に記載の検証支援プログラム。
  5. 　前記差分が抽出された前記検証候補モジュールおよび前記比較対象モジュールをそれぞれ論理圧縮する処理を前記コンピュータに実行させ、
    　前記文字列化情報に変換する処理は、
    　前記論理圧縮後の検証候補モジュールを、前記論理圧縮後の検証候補モジュール内の回路間の接続関係を示す第３の文字列化情報に変換するとともに、前記論理圧縮後の比較対象モジュールを、前記論理圧縮後の比較対象モジュール内の回路間の接続関係を示す第４の文字列化情報に変換し、
    　前記差分を抽出する処理は、
    　変換された前記第３の文字列化情報と前記第４の文字列化情報との差分を抽出することを特徴とする請求項３に記載の検証支援プログラム。
  6. 　前記差分に基づいて前記回路情報における前記検証対象回路の出力側にトレースすることにより、前記回路情報における前記検証対象回路の検証対象箇所を設定する処理を前記コンピュータに実行させることを特徴とする請求項２～５のいずれか一つに記載の検証支援プログラム。
  7. 　前記旧回路情報に基づく前記検証対象回路の検証結果から、設定された前記検証対象箇所に該当する情報を削除する処理を前記コンピュータに実行させることを特徴とする請求項６に記載の検証支援プログラム。
  8. 　前記検証対象箇所に基づく検証結果を、削除後の検証結果に追加する処理を前記コンピュータに実行させることを特徴とする請求項７に記載の検証支援プログラム。
  9. 　コンピュータが、
    　階層化されたモジュール群により構成される検証対象回路の回路情報を取得し、
    　取得された前記回路情報のモジュール群のうち最上位階層以外のいずれかのモジュールの更新日時が、前記いずれかのモジュールの上位階層のモジュールの更新日時よりも新しい日時であるか否かを判断し、
    　新しい日時であると判断された場合、前記上位階層のモジュールの更新日時を前記いずれかのモジュールの更新日時に変更し、
    　変更された結果、前記モジュール群のうち、検証を実行した検証日時よりも更新日時が新しいモジュールを、検証候補モジュールに決定する、
    　処理を実行することを特徴とする検証支援方法。
  10. 　階層化されたモジュール群により構成される検証対象回路の回路情報を取得する取得部と、
    　前記取得部によって取得された回路情報のモジュール群のうち最上位階層以外のいずれかのモジュールの更新日時が、前記いずれかのモジュールの上位階層のモジュールの更新日時よりも新しい日時であるか否かを判断する判断部と、
    　前記判断部によって新しい日時であると判断された場合、前記上位階層のモジュールの更新日時を前記いずれかのモジュールの更新日時に変更する変更部と、
    　前記変更部によって変更された結果、前記モジュール群のうち、検証を実行した検証日時よりも更新日時が新しいモジュールを、検証候補モジュールに決定する決定部と、
    　を有することを特徴とする検証支援装置。
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