JPH09172337A - 差動増幅器の利得を自動的に調整する回路 - Google Patents
差動増幅器の利得を自動的に調整する回路Info
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- JPH09172337A JPH09172337A JP8151050A JP15105096A JPH09172337A JP H09172337 A JPH09172337 A JP H09172337A JP 8151050 A JP8151050 A JP 8151050A JP 15105096 A JP15105096 A JP 15105096A JP H09172337 A JPH09172337 A JP H09172337A
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- 239000003990 capacitor Substances 0.000 claims description 23
- 101150035983 str1 gene Proteins 0.000 abstract 1
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- 230000001105 regulatory effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001143 conditioned effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
- H03G3/3026—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers the gain being discontinuously variable, e.g. controlled by switching
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
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Abstract
(57)【要約】
【課題】 不均整な信号が増幅されるときでも十分に動
作する差動増幅器の利得の自動調整を行なう回路を提供
する。 【解決手段】 本発明は、増幅器（ＶＧＡ）の出力信号
の半波の振幅に依存した２つの量を生成する差動増幅器
（ＶＧＡ）の出力に接続された二重半波整流器（ＤＨＷ
Ｒ）と、前記整流器（ＤＨＷＲ）の出力（ＯＵＴ１，Ｏ
ＵＴ２）に接続された入力（ＩＮ＋１，ＩＮ＋２）及び
それぞれの半波の振幅が基準入力（ＩＮ−１，ＩＮ−
２）に印加されるレベルよりも大きくなった時に、それ
ぞれの出力信号を生成するための基準入力（ＩＮ−１，
ＩＮ−２）をそれぞれ有する２つの比較器（ＣＯＭＰ
１，ＣＯＭＰ２）と、２つの比較器の出力信号の持続時
間に依存した増幅器の利得調整を行なう信号を生成する
処理手段（ｓｔｒ１，Ａ１，Ｒ１，Ｓｔｒ２，Ａ２，Ｒ
２，Ｃ）とを具備したことを特徴とする回路である。
作する差動増幅器の利得の自動調整を行なう回路を提供
する。 【解決手段】 本発明は、増幅器（ＶＧＡ）の出力信号
の半波の振幅に依存した２つの量を生成する差動増幅器
（ＶＧＡ）の出力に接続された二重半波整流器（ＤＨＷ
Ｒ）と、前記整流器（ＤＨＷＲ）の出力（ＯＵＴ１，Ｏ
ＵＴ２）に接続された入力（ＩＮ＋１，ＩＮ＋２）及び
それぞれの半波の振幅が基準入力（ＩＮ−１，ＩＮ−
２）に印加されるレベルよりも大きくなった時に、それ
ぞれの出力信号を生成するための基準入力（ＩＮ−１，
ＩＮ−２）をそれぞれ有する２つの比較器（ＣＯＭＰ
１，ＣＯＭＰ２）と、２つの比較器の出力信号の持続時
間に依存した増幅器の利得調整を行なう信号を生成する
処理手段（ｓｔｒ１，Ａ１，Ｒ１，Ｓｔｒ２，Ａ２，Ｒ
２，Ｃ）とを具備したことを特徴とする回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅器の利得
を自動的に調整する回路に関する。
を自動的に調整する回路に関する。
【０００２】
【従来の技術】多くの用途においては、ある意味におい
て増幅器の信号のレベルは概ね等しいことから、可変利
得信号を増幅することが必要とされている。この目的の
ために、増幅器の利得は、適切なフィードバックループ
が使用されることによって、出力信号のレベルに従って
調整されることができる。
て増幅器の信号のレベルは概ね等しいことから、可変利
得信号を増幅することが必要とされている。この目的の
ために、増幅器の利得は、適切なフィードバックループ
が使用されることによって、出力信号のレベルに従って
調整されることができる。
【０００３】差動増幅器の利得を自動的に調整するため
の公知の回路の例が図４に示されている。可変利得ＶＧ
Ａで示される差動増幅器は、ｖ＋及びｖ−で示される差
動増幅器の２つの入力の間で信号、例えば、正弦波信号
を受信し、ＣＴＲで示された可変利得ＶＧＡの制御端子
に印加される信号に依存する程度ｔｐ入力信号とを比較
して増幅される信号をその出力ｏｕｔ＋及びｏｕｔ−の
間に作り出す。
の公知の回路の例が図４に示されている。可変利得ＶＧ
Ａで示される差動増幅器は、ｖ＋及びｖ−で示される差
動増幅器の２つの入力の間で信号、例えば、正弦波信号
を受信し、ＣＴＲで示された可変利得ＶＧＡの制御端子
に印加される信号に依存する程度ｔｐ入力信号とを比較
して増幅される信号をその出力ｏｕｔ＋及びｏｕｔ−の
間に作り出す。
【０００４】この差動増幅器の出力は、ＦＷＲで示され
る全波整流器に接続されており、この全波整流器ＦＷＲ
は、ＲＥＦｆｗｒで示される端子の現在の一定電圧に関
連し、増幅器ＶＧＡの出力信号の半波に対応する単一方
向の半波の連続で構成される信号を、その出力ＯＵＴｆ
ｗｒで生成する。比較器ＣＯＭＰは、整流器の出力ＯＵ
Ｔｆｗｒに接続された非反転入力ＩＮ＋と基準生成器Ｇ
ｒｅｆに接続された反転入力ＩＮ−とを有している。ま
た、電源電圧端子Ｖｄｄと整流器の基準端子ＲＥＦｆｗ
ｒとの間に電流生成器Ｉｒ及び抵抗Ｒｒが直列接続され
る。
る全波整流器に接続されており、この全波整流器ＦＷＲ
は、ＲＥＦｆｗｒで示される端子の現在の一定電圧に関
連し、増幅器ＶＧＡの出力信号の半波に対応する単一方
向の半波の連続で構成される信号を、その出力ＯＵＴｆ
ｗｒで生成する。比較器ＣＯＭＰは、整流器の出力ＯＵ
Ｔｆｗｒに接続された非反転入力ＩＮ＋と基準生成器Ｇ
ｒｅｆに接続された反転入力ＩＮ−とを有している。ま
た、電源電圧端子Ｖｄｄと整流器の基準端子ＲＥＦｆｗ
ｒとの間に電流生成器Ｉｒ及び抵抗Ｒｒが直列接続され
る。
【０００５】比較器ＣＯＭＰの入力ＩＮ−に印加される
電圧は、端子ＲＥＦｆｗｒの基準電圧と電圧降下Ｉｒ・
Ｒｒとの和によって与えられる。ここで、対応する構成
要素として、電流Ｉｒ及び抵抗Ｒｒは、同じ符号によっ
て示されている。
電圧は、端子ＲＥＦｆｗｒの基準電圧と電圧降下Ｉｒ・
Ｒｒとの和によって与えられる。ここで、対応する構成
要素として、電流Ｉｒ及び抵抗Ｒｒは、同じ符号によっ
て示されている。
【０００６】比較器ＣＯＭＰの出力は、格納回路Ｓｔ
ｒ、バッファ増幅器Ａ、コンデンサＣによって形成され
るセルＲＣ及び抵抗Ｒによって構成される充電−励起タ
イプと呼ばれる回路に接続されている。この格納回路Ｓ
ｔｒは、コンデンサＣａ、２つの電流生成器Ｉ及びａ・
Ｉで構成されており、ここで、ａは、１の数分の１であ
る。電流生成器Ｉ及びａ・Ｉは、電源の電極Ｖｄｄと電
子スイッチＳＷによるアースとの間で互いに直列に接続
されている。電子スイッチＳＷは、比較器ＣＯＭＰの出
力によって制御される。コンデンサＣは、アースに接続
された１つの端子と抵抗Ｒ及び電圧／電流変換器Ｖ／Ｉ
に接続された他の端子とを有しており、電圧／電流変換
器Ｖ／Ｉの出力は、増幅器ＶＧＡの制御端子ＣＴＲに接
続されている。
ｒ、バッファ増幅器Ａ、コンデンサＣによって形成され
るセルＲＣ及び抵抗Ｒによって構成される充電−励起タ
イプと呼ばれる回路に接続されている。この格納回路Ｓ
ｔｒは、コンデンサＣａ、２つの電流生成器Ｉ及びａ・
Ｉで構成されており、ここで、ａは、１の数分の１であ
る。電流生成器Ｉ及びａ・Ｉは、電源の電極Ｖｄｄと電
子スイッチＳＷによるアースとの間で互いに直列に接続
されている。電子スイッチＳＷは、比較器ＣＯＭＰの出
力によって制御される。コンデンサＣは、アースに接続
された１つの端子と抵抗Ｒ及び電圧／電流変換器Ｖ／Ｉ
に接続された他の端子とを有しており、電圧／電流変換
器Ｖ／Ｉの出力は、増幅器ＶＧＡの制御端子ＣＴＲに接
続されている。
【０００７】次に、この回路の動作について述べる。も
し、整流器の出力ＯＵＴｆｗｒが、比較器ＣＯＭＰの反
転入力に印加される電圧よりも小さい場合には、スイッ
チＳＷは開く。コンデンサＣａは、バッファＡを通して
セルＲＣのコンデンサＣに供給される電流が増大するの
で電流ａ・Ｉによって充電され、そして、コンデンサＣ
が充電され、制御端子ＣＴＲの電流を引き起こし、その
結果、差動増幅器の利得が増大させられる。もし、整流
器の出力ＯＵＴｆｗｒが、比較器ＣＯＭＰの反転入力に
おける電圧以上である場合には、スイッチＳＷは閉とな
るので、コンデンサＣａは、電流Ｉ−ａ・Ｉとともに放
電され、セルＲＣに供給される電圧は、発生する調整電
流を減少し、その結果、増幅器ＶＧＡの利得は、減少さ
せられる。定常運転においては、増幅器ＶＧＡの出力信
号のピーク−ピーク振幅は、基準生成器Ｇｒｅｆの電圧
によって決定される一定値で固定する。
し、整流器の出力ＯＵＴｆｗｒが、比較器ＣＯＭＰの反
転入力に印加される電圧よりも小さい場合には、スイッ
チＳＷは開く。コンデンサＣａは、バッファＡを通して
セルＲＣのコンデンサＣに供給される電流が増大するの
で電流ａ・Ｉによって充電され、そして、コンデンサＣ
が充電され、制御端子ＣＴＲの電流を引き起こし、その
結果、差動増幅器の利得が増大させられる。もし、整流
器の出力ＯＵＴｆｗｒが、比較器ＣＯＭＰの反転入力に
おける電圧以上である場合には、スイッチＳＷは閉とな
るので、コンデンサＣａは、電流Ｉ−ａ・Ｉとともに放
電され、セルＲＣに供給される電圧は、発生する調整電
流を減少し、その結果、増幅器ＶＧＡの利得は、減少さ
せられる。定常運転においては、増幅器ＶＧＡの出力信
号のピーク−ピーク振幅は、基準生成器Ｇｒｅｆの電圧
によって決定される一定値で固定する。
【０００８】
【発明が解決しようとする課題】上述の公知の回路は、
増幅器ＶＧＡの入力信号が対称的、すなわち、同じ振幅
の正及び負の半波によって構成されている場合に限り十
分に動作する。しかしながら、もし、入力信号が不均整
である場合には、利得は、大きな振幅の半波によって排
他的に決定される。このことは、もし、信号が振幅が所
定値よりも大きいか、或いは小さいかに従う論理レベル
１或いは０として解読されるべき２値データを有する場
合に問題となる可能性がある。この問題は、生成器Ｇｒ
ｅｆの基準値で決定される振幅のピークーピークが、低
い側の振幅の半波に関連するデータの正しい読み込みに
不十分になり始めるので、不均整が変化しやすい超過時
間のときにより深刻になる。この種の状況は、差動増幅
器ＶＧＡの入力信号が磁気媒体（例えば、“ハードディ
スク”）上のメモリを読み込む磁気抵抗ヘッドからきた
時に発生する。
増幅器ＶＧＡの入力信号が対称的、すなわち、同じ振幅
の正及び負の半波によって構成されている場合に限り十
分に動作する。しかしながら、もし、入力信号が不均整
である場合には、利得は、大きな振幅の半波によって排
他的に決定される。このことは、もし、信号が振幅が所
定値よりも大きいか、或いは小さいかに従う論理レベル
１或いは０として解読されるべき２値データを有する場
合に問題となる可能性がある。この問題は、生成器Ｇｒ
ｅｆの基準値で決定される振幅のピークーピークが、低
い側の振幅の半波に関連するデータの正しい読み込みに
不十分になり始めるので、不均整が変化しやすい超過時
間のときにより深刻になる。この種の状況は、差動増幅
器ＶＧＡの入力信号が磁気媒体（例えば、“ハードディ
スク”）上のメモリを読み込む磁気抵抗ヘッドからきた
時に発生する。
【０００９】本発明は、上記実情に鑑みてなされたもの
であり、不均整な信号が増幅されるときでも十分に動作
する差動増幅器の利得の自動調整を行なう回路を提供す
ることを目的とする。
であり、不均整な信号が増幅されるときでも十分に動作
する差動増幅器の利得の自動調整を行なう回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】従って、まず、上記目的
を達成するために請求項１に係る発明は、差動増幅器
（ＶＧＡ）の利得の自動調整を行なう回路において、前
記増幅器の出力信号のレベルを検出する検出する手段
と、前記検出器手段によって検出されたレベルが所定の
値からはずれた場合に、制御端子（ＣＴＲ）での増幅器
の利得の調整を行なう調整信号を供給する比較及び処理
手段とを具備し、前記検出器手段は、前記差動増幅器
（ＶＧＡ）の出力に接続され、第１の出力及び第２の出
力（ＯＵＴ１，ＯＵＴ２）で、それぞれ、所定の基準レ
ベル（ＲＥＦ）にそれぞれ関連する前記増幅器の出力信
号の正及び負の半波の振幅に依存する第１の量及び第２
の量を生成する二重半波整流器（ＤＨＷＲ）とを具備
し、前記比較及び処理手段は、それぞれが前記整流器
（ＤＨＷＲ）の第１の出力あるいは第２の出力（ＯＵＴ
１，ＯＵＴ２）にそれぞれ接続された信号入力（ＩＮ＋
１，ＩＮ＋２）と、前記第１の量及び第２の量が、それ
ぞれの基準入力（ＩＮ−１，ＩＮ−２）に印加される基
準レベルよりも大きいときに、それぞれの出力信号を生
成するために基準レベルを生成する手段（Ｇｒｅｆ１，
Ｇｒｅｆ２，Ｇｒｅｆ）に接続された基準入力（ＩＮ−
１，ＩＮ−２）とを有する第１の比較器及び第２の比較
器（ＣＯＭＰ１，ＣＯＭＰ２）と、前記第１の比較器及
び第２の比較器（ＣＯＭＰ１，ＣＯＭＰ２）の出力に接
続され、前記２つの比較器の出力信号の持続時間に依存
した前記調整信号を生成する処理手段（Ｓｔｒ１，Ａ
１，Ｒ１，Ｓｔｒ２，Ａ２，Ｒ２，Ｃ）とを具備したこ
とを特徴とする。
を達成するために請求項１に係る発明は、差動増幅器
（ＶＧＡ）の利得の自動調整を行なう回路において、前
記増幅器の出力信号のレベルを検出する検出する手段
と、前記検出器手段によって検出されたレベルが所定の
値からはずれた場合に、制御端子（ＣＴＲ）での増幅器
の利得の調整を行なう調整信号を供給する比較及び処理
手段とを具備し、前記検出器手段は、前記差動増幅器
（ＶＧＡ）の出力に接続され、第１の出力及び第２の出
力（ＯＵＴ１，ＯＵＴ２）で、それぞれ、所定の基準レ
ベル（ＲＥＦ）にそれぞれ関連する前記増幅器の出力信
号の正及び負の半波の振幅に依存する第１の量及び第２
の量を生成する二重半波整流器（ＤＨＷＲ）とを具備
し、前記比較及び処理手段は、それぞれが前記整流器
（ＤＨＷＲ）の第１の出力あるいは第２の出力（ＯＵＴ
１，ＯＵＴ２）にそれぞれ接続された信号入力（ＩＮ＋
１，ＩＮ＋２）と、前記第１の量及び第２の量が、それ
ぞれの基準入力（ＩＮ−１，ＩＮ−２）に印加される基
準レベルよりも大きいときに、それぞれの出力信号を生
成するために基準レベルを生成する手段（Ｇｒｅｆ１，
Ｇｒｅｆ２，Ｇｒｅｆ）に接続された基準入力（ＩＮ−
１，ＩＮ−２）とを有する第１の比較器及び第２の比較
器（ＣＯＭＰ１，ＣＯＭＰ２）と、前記第１の比較器及
び第２の比較器（ＣＯＭＰ１，ＣＯＭＰ２）の出力に接
続され、前記２つの比較器の出力信号の持続時間に依存
した前記調整信号を生成する処理手段（Ｓｔｒ１，Ａ
１，Ｒ１，Ｓｔｒ２，Ａ２，Ｒ２，Ｃ）とを具備したこ
とを特徴とする。
【００１１】また、請求項２に係る発明は、請求項１記
載の差動増幅器の利得を自動的に調整する回路におい
て、前記処理手段は、前記第１の比較器及び第２の比較
器（ＣＯＭＰ１，ＣＯＭＰ２）の出力にそれぞれ接続さ
れ、前記それぞれの比較器の出力信号の持続時間に依存
するそれぞれの電圧（Ｖｃ１，Ｖｃ２）を生成する第１
の充電格納回路及び第２の充電格納回路（Ｓｔｒ１，Ｓ
ｔｒ２）と、前記第１の充電格納回路及び第２の充電格
納回路によって生成された電圧の平均値を見つけだす手
段（Ｒ１，Ｒ２）と、前記平均値を見つけだす手段（Ｒ
１，Ｒ２）と前記差動増幅器（ＶＧＡ）の制御端子（Ｃ
ＲＴ）との間に接続されたロウパスフィルタ手段（Ｃ）
とを具備したことを特徴とする。
載の差動増幅器の利得を自動的に調整する回路におい
て、前記処理手段は、前記第１の比較器及び第２の比較
器（ＣＯＭＰ１，ＣＯＭＰ２）の出力にそれぞれ接続さ
れ、前記それぞれの比較器の出力信号の持続時間に依存
するそれぞれの電圧（Ｖｃ１，Ｖｃ２）を生成する第１
の充電格納回路及び第２の充電格納回路（Ｓｔｒ１，Ｓ
ｔｒ２）と、前記第１の充電格納回路及び第２の充電格
納回路によって生成された電圧の平均値を見つけだす手
段（Ｒ１，Ｒ２）と、前記平均値を見つけだす手段（Ｒ
１，Ｒ２）と前記差動増幅器（ＶＧＡ）の制御端子（Ｃ
ＲＴ）との間に接続されたロウパスフィルタ手段（Ｃ）
とを具備したことを特徴とする。
【００１２】さらに、請求項３に係る発明は、請求項２
記載の差動増幅器の利得を自動的に調整する回路におい
て、前記平均値を見つけだす手段は、それぞれが格納回
路（Ｓｔｒ１，Ｓｔｒ２）の出力に接続され、且つ共通
の回路ノード（Ｎ）に接続された２つの抵抗（Ｒ１，Ｒ
２）を具備し、前記ロウパスフィルタ手段は、前記共通
の回路ノード（Ｎ）に接続されたコンデンサ（Ｃ）を具
備したことを特徴とする。
記載の差動増幅器の利得を自動的に調整する回路におい
て、前記平均値を見つけだす手段は、それぞれが格納回
路（Ｓｔｒ１，Ｓｔｒ２）の出力に接続され、且つ共通
の回路ノード（Ｎ）に接続された２つの抵抗（Ｒ１，Ｒ
２）を具備し、前記ロウパスフィルタ手段は、前記共通
の回路ノード（Ｎ）に接続されたコンデンサ（Ｃ）を具
備したことを特徴とする。
【００１３】さらに、請求項４に係る発明は、請求項３
記載の差動増幅器の利得を自動的に調整する回路におい
て、それぞれの格納回路（Ｓｔｒ１，Ｓｔｒ２）と前記
それぞれの抵抗（Ｒ１，Ｒ２）との間にバッファ増幅器
（Ａ１，Ａ２）が設けられたことを特徴とする。
記載の差動増幅器の利得を自動的に調整する回路におい
て、それぞれの格納回路（Ｓｔｒ１，Ｓｔｒ２）と前記
それぞれの抵抗（Ｒ１，Ｒ２）との間にバッファ増幅器
（Ａ１，Ａ２）が設けられたことを特徴とする。
【００１４】さらに、請求項５に係る発明は、請求項１
乃至請求項４いずれか１項に記載の差動増幅器の利得を
自動的に調整する回路において、前記基準レベルを生成
する手段（Ｇｒｅｆ）は、これらの出力に存在する電圧
に依存する２つの基準レベル生成するために、前記第１
の充電格納回路の出力及び前記第２の充電格納回路の出
力（Ｖｃ１，Ｖｃ２）に接続されていることを特徴とす
る。
乃至請求項４いずれか１項に記載の差動増幅器の利得を
自動的に調整する回路において、前記基準レベルを生成
する手段（Ｇｒｅｆ）は、これらの出力に存在する電圧
に依存する２つの基準レベル生成するために、前記第１
の充電格納回路の出力及び前記第２の充電格納回路の出
力（Ｖｃ１，Ｖｃ２）に接続されていることを特徴とす
る。
【００１５】さらに、請求項６に係る発明は、請求項５
記載の差動増幅器の利得を自動的に調整する回路におい
て、前記基準レベルを生成する手段は、前記第１の格納
回路（Ｓｔｒ１）に接続されたその入力のうちの１つ入
力と、前記第２の格納回路（Ｓｔｒ２）に接続された他
の入力と、比較器（ＣＯＭＰ１，ＣＯＭＰ２）の基準入
力（ＩＮ−１，ＩＮ−２）の１つに接続されたそれぞれ
のその出力とを具備したことを特徴とする。
記載の差動増幅器の利得を自動的に調整する回路におい
て、前記基準レベルを生成する手段は、前記第１の格納
回路（Ｓｔｒ１）に接続されたその入力のうちの１つ入
力と、前記第２の格納回路（Ｓｔｒ２）に接続された他
の入力と、比較器（ＣＯＭＰ１，ＣＯＭＰ２）の基準入
力（ＩＮ−１，ＩＮ−２）の１つに接続されたそれぞれ
のその出力とを具備したことを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１７】図１は、本実施の形態に係る差動増幅器の
利得を自動的に調整する回路の回路図である。なお、図
４と同一部分には、同一符号を付して説明する。
利得を自動的に調整する回路の回路図である。なお、図
４と同一部分には、同一符号を付して説明する。
【００１８】この回路は、磁気ディスクのデータ記録ユ
ニットのＲＨで示される磁気抵抗読み込みヘッドの出力
信号の一定振幅の信号を生成するために使用されるもの
である。
ニットのＲＨで示される磁気抵抗読み込みヘッドの出力
信号の一定振幅の信号を生成するために使用されるもの
である。
【００１９】ヘッドによって生成された信号は、通常、
不均整な交流の電圧であり、例えば、１０〜２０μＶの
間のピークツーピーク（peak-peak ）可変振幅を有し、
電圧増幅器ＶＡにおいて、例えば、利得１０００に増幅
され、そして、次に、可変利得ＶＧＡの差動増幅器の差
動入力に供給される。差動増幅器の出力は、下記に述べ
るように調整され、ロウパスフィルタを通して、ここに
は示していないデータ処理システムにおいて使用される
ディスク上に記録されたデジタルデータに対応するデジ
タルデータの内容を信号から引き出す閾検出回路ＴＨＤ
に供給される。
不均整な交流の電圧であり、例えば、１０〜２０μＶの
間のピークツーピーク（peak-peak ）可変振幅を有し、
電圧増幅器ＶＡにおいて、例えば、利得１０００に増幅
され、そして、次に、可変利得ＶＧＡの差動増幅器の差
動入力に供給される。差動増幅器の出力は、下記に述べ
るように調整され、ロウパスフィルタを通して、ここに
は示していないデータ処理システムにおいて使用される
ディスク上に記録されたデジタルデータに対応するデジ
タルデータの内容を信号から引き出す閾検出回路ＴＨＤ
に供給される。
【００２０】利得を調整するために、差動増幅器ＶＧＡ
の出力は、信号の半波のレベルを検出する機能をもつＤ
ＨＷＲで示される二重半波整流器の入力ｉｎ＋，ｉｎ−
に接続される。この整流器は、端子ＲＥＦにおいて固定
された有能基準電圧に関連し、一方の出力ＯＵＴ１で入
力電圧信号の正の半波を供給し、他方の出力ＯＵＴ２で
同じ信号の整流された負の半波を供給する。この固定さ
れた電圧は、入力ｉｎ＋とｉｎ−との間に存在する電圧
の差が零と等しいときに、出力端子ＯＵＴ１及びＯＵＴ
２に存在する電圧が等しくなるべきように選択される。
の出力は、信号の半波のレベルを検出する機能をもつＤ
ＨＷＲで示される二重半波整流器の入力ｉｎ＋，ｉｎ−
に接続される。この整流器は、端子ＲＥＦにおいて固定
された有能基準電圧に関連し、一方の出力ＯＵＴ１で入
力電圧信号の正の半波を供給し、他方の出力ＯＵＴ２で
同じ信号の整流された負の半波を供給する。この固定さ
れた電圧は、入力ｉｎ＋とｉｎ−との間に存在する電圧
の差が零と等しいときに、出力端子ＯＵＴ１及びＯＵＴ
２に存在する電圧が等しくなるべきように選択される。
【００２１】２つの比較器ＣＯＭＰ１及びＣＯＭＰ２
は、それぞれの整流器出力ＯＵＴ１及びＯＵＴ２に接続
されている第１の入力ＩＮ＋１、ＩＮ＋２及び基準生成
器Ｇｒｅｆ１及びＧｒｅｆ２にそれぞれ接続されている
それぞれの第２の入力ＩＮ−１、ＩＮ−２を有してい
る。
は、それぞれの整流器出力ＯＵＴ１及びＯＵＴ２に接続
されている第１の入力ＩＮ＋１、ＩＮ＋２及び基準生成
器Ｇｒｅｆ１及びＧｒｅｆ２にそれぞれ接続されている
それぞれの第２の入力ＩＮ−１、ＩＮ−２を有してい
る。
【００２２】これらの２つの基準生成器のそれぞれは、
それぞれの適切な端子ａ１，ａ２に供給される信号に基
づく基準電圧を生成する。この基準電圧は、増幅器ＶＧ
Ａの入力信号の不均整の程度に依存して変化する。比較
器ＣＯＭＰ１及びＣＯＭＰ２の出力は、図４の回路と同
様に、それぞれが下流にバッファ増幅器及び抵抗が接続
された２つの格納回路で構成される信号処理手段に接続
される。なお、図４と同一の部分は、“１”或いは
“２”を付加して同一の符号によって示されている。
それぞれの適切な端子ａ１，ａ２に供給される信号に基
づく基準電圧を生成する。この基準電圧は、増幅器ＶＧ
Ａの入力信号の不均整の程度に依存して変化する。比較
器ＣＯＭＰ１及びＣＯＭＰ２の出力は、図４の回路と同
様に、それぞれが下流にバッファ増幅器及び抵抗が接続
された２つの格納回路で構成される信号処理手段に接続
される。なお、図４と同一の部分は、“１”或いは
“２”を付加して同一の符号によって示されている。
【００２３】バッファ増幅器Ａ１及びＡ２は、それぞれ
の抵抗Ｒ１及び抵抗Ｒ２によって、コンデンサＣの端子
もまた接続されている回路ノードＮに接続されており、
コンデンサＣの他の端子は接地されている。抵抗Ｒ１，
Ｒ２及びコンデンサＣはともに、図４の回路のセルＲＣ
と同様に、ともにセルＲＣを構成する。
の抵抗Ｒ１及び抵抗Ｒ２によって、コンデンサＣの端子
もまた接続されている回路ノードＮに接続されており、
コンデンサＣの他の端子は接地されている。抵抗Ｒ１，
Ｒ２及びコンデンサＣはともに、図４の回路のセルＲＣ
と同様に、ともにセルＲＣを構成する。
【００２４】前提として、回路の完全に統合された実施
の形態においては、２つのコンデンサＣａの容量は、約
１０ｐＦであり、コンデンサＣの容量は、１０〜２０ｐ
Ｆである。
の形態においては、２つのコンデンサＣａの容量は、約
１０ｐＦであり、コンデンサＣの容量は、１０〜２０ｐ
Ｆである。
【００２５】次に、図１の回路の動作について説明す
る。
る。
【００２６】もし、整流器ＤＨＷＲの出力ＯＵＴ１、Ｏ
ＵＴ２の双方が、比較器ＣＯＭＰ１、ＣＯＭＰ２の端子
ＩＮ−１、ＩＮ−２のそれぞれに供給される基準電圧よ
り低い場合には、スイッチＳＷ１、ＳＷ２は「開」とな
り、コンデンサＣａ１、Ｃａ２は、電流ａ・Ｉ１及びａ
・Ｉ２によって充電される（ここで、また、ａは１の数
分の１である。）。コンデンサＣには、増幅器Ａ１及び
Ａ２による電流出力の和が供給され、コンデンサＣは、
調整端子ＣＴＲに電流をもたらすように充電され、その
結果、差動増幅器ＶＧＡの利得は増大する。
ＵＴ２の双方が、比較器ＣＯＭＰ１、ＣＯＭＰ２の端子
ＩＮ−１、ＩＮ−２のそれぞれに供給される基準電圧よ
り低い場合には、スイッチＳＷ１、ＳＷ２は「開」とな
り、コンデンサＣａ１、Ｃａ２は、電流ａ・Ｉ１及びａ
・Ｉ２によって充電される（ここで、また、ａは１の数
分の１である。）。コンデンサＣには、増幅器Ａ１及び
Ａ２による電流出力の和が供給され、コンデンサＣは、
調整端子ＣＴＲに電流をもたらすように充電され、その
結果、差動増幅器ＶＧＡの利得は増大する。
【００２７】もし、整流器ＤＨＷＲの出力ＯＵＴ１或い
はＯＵＴ２の１つの出力が、それぞれの比較器ＣＯＭＰ
１或いはＣＯＭＰ２の反転入力における基準電圧以上で
ある場合には、それぞれのスイッチＳＷ１、ＳＷ２は
「閉」となり、それぞれのコンデンサＣａ１或いはＣａ
２は、電流Ｉ１−ａ・Ｉ１或いはＩ２−ａ・Ｉ２まで放
電し、その結果、コンデンサＣの充電へのその寄与を阻
止する。
はＯＵＴ２の１つの出力が、それぞれの比較器ＣＯＭＰ
１或いはＣＯＭＰ２の反転入力における基準電圧以上で
ある場合には、それぞれのスイッチＳＷ１、ＳＷ２は
「閉」となり、それぞれのコンデンサＣａ１或いはＣａ
２は、電流Ｉ１−ａ・Ｉ１或いはＩ２−ａ・Ｉ２まで放
電し、その結果、コンデンサＣの充電へのその寄与を阻
止する。
【００２８】定常運転状態においては、コンデンサＣに
おける充電がおこなわれ、その結果、端子ＣＴＲの調整
電流は、格納回路Ｓｔｒ１及びＳｔｒ２の出力に存在す
る電圧Ｖｃ１及びＶｃ２の何分の１かになる。その結
果、これらの電圧は、スイッチＳｗ１及びＳｗ２の状態
に順番に依存するコンデンサＣａ１及びＣａ２の充電に
依存し、増幅器ＶＧＡを調整するための信号は、２つの
比較器ＣＯＭＰ１及びＣＯＮＭＰ２の出力信号の持続時
間に依存する。
おける充電がおこなわれ、その結果、端子ＣＴＲの調整
電流は、格納回路Ｓｔｒ１及びＳｔｒ２の出力に存在す
る電圧Ｖｃ１及びＶｃ２の何分の１かになる。その結
果、これらの電圧は、スイッチＳｗ１及びＳｗ２の状態
に順番に依存するコンデンサＣａ１及びＣａ２の充電に
依存し、増幅器ＶＧＡを調整するための信号は、２つの
比較器ＣＯＭＰ１及びＣＯＮＭＰ２の出力信号の持続時
間に依存する。
【００２９】すなわち、増幅器ＶＧＡの利得は、正及び
負の半波の独立した寄与が考慮された評価によって調整
され、増幅器ＶＧＡの出力信号のピークツーピーク振幅
は、基準生成器Ｇｒｅｆ１及びＧｒｅｆ２によって比較
器に供給される基準電圧に依存する一定値で、定常運転
状態において安定化する。上述のように、これらは、端
子ａ１及びａ２に供給される信号による基準生成器の適
切な調整によって、増幅器ＶＧＡの入力信号の不均整に
依存して調整される。
負の半波の独立した寄与が考慮された評価によって調整
され、増幅器ＶＧＡの出力信号のピークツーピーク振幅
は、基準生成器Ｇｒｅｆ１及びＧｒｅｆ２によって比較
器に供給される基準電圧に依存する一定値で、定常運転
状態において安定化する。上述のように、これらは、端
子ａ１及びａ２に供給される信号による基準生成器の適
切な調整によって、増幅器ＶＧＡの入力信号の不均整に
依存して調整される。
【００３０】比較器に供給される基準電圧の自動調整を
行なうための回路が図２に示されている。ここで、図１
と同一部分には同一符号を付して示している。
行なうための回路が図２に示されている。ここで、図１
と同一部分には同一符号を付して示している。
【００３１】この回路は、一般的にＧｒｅｆで示され、
波線によって囲まれており、図１におけるブロックＧｒ
ｅｆ１及びＧｒｅｆ２によって実行された基準電圧生成
器の機能を実行する。
波線によって囲まれており、図１におけるブロックＧｒ
ｅｆ１及びＧｒｅｆ２によって実行された基準電圧生成
器の機能を実行する。
【００３２】ここに示されるように、この回路は、Ｍ１
及びＭ２で示され、ソース端子が、それぞれ抵抗Ｒｓを
通して、アースに接地された一定電流Ｉｏの生成器に接
続され、ドレイン端子がそれぞれの電流ミラーＣＭ１及
びＣＭ２によって電源の正電極Ｖｄｄに接続された２つ
のＮ−チャネルＭＯＳトランジスタで構成される差動増
幅器である。電流ミラーの出力ブランチは、負荷レジス
タＲｌ１，Ｒｌ２によって、整流器ＤＨＷＲの端子ＲＥ
Ｆに接続されている。トランジスタＭ１及びＭ２のゲー
ト端子は、増幅器Ｇｒｅｆの２つの入力を構成し、これ
らは、格納回路Ｓｔｒ１及びＳｔｒ２の出力Ｖｃ１及び
Ｖｃ２に接続されている。抵抗Ｒｌ１及びＲｌ２が、電
流ミラーの回路ブランチに接続されている点は、増幅器
Ｇｒｅｆの出力を構成し、２つの比較器ＣＯＭＰ１及び
ＣＯＭＰ２の入力ＩＮ−１及びＩＮ−２にそれぞれ接続
される。
及びＭ２で示され、ソース端子が、それぞれ抵抗Ｒｓを
通して、アースに接地された一定電流Ｉｏの生成器に接
続され、ドレイン端子がそれぞれの電流ミラーＣＭ１及
びＣＭ２によって電源の正電極Ｖｄｄに接続された２つ
のＮ−チャネルＭＯＳトランジスタで構成される差動増
幅器である。電流ミラーの出力ブランチは、負荷レジス
タＲｌ１，Ｒｌ２によって、整流器ＤＨＷＲの端子ＲＥ
Ｆに接続されている。トランジスタＭ１及びＭ２のゲー
ト端子は、増幅器Ｇｒｅｆの２つの入力を構成し、これ
らは、格納回路Ｓｔｒ１及びＳｔｒ２の出力Ｖｃ１及び
Ｖｃ２に接続されている。抵抗Ｒｌ１及びＲｌ２が、電
流ミラーの回路ブランチに接続されている点は、増幅器
Ｇｒｅｆの出力を構成し、２つの比較器ＣＯＭＰ１及び
ＣＯＭＰ２の入力ＩＮ−１及びＩＮ−２にそれぞれ接続
される。
【００３３】これらの入力に印加される電圧Ｖｒｅｆ１
及びＶｒｅｆ２は、端子ＲＥＦにおける基準電圧の和に
よって形成され、抵抗Ｒｌ１及びＲｌ２における電圧降
下である。電圧Ｖｒｅｆ１及びＶｒｅｆ２は、定常運転
においては、端子ＯＵＴ１及びＯＵＴ２における半波の
ピークの振幅の平均が（Ｉｏ／２）・Ｒｌに等しいこと
から変化しやすい。ここで、Ｉｏは、同様の符号によっ
て示される生成器の電流であり、Ｒｌは、抵抗Ｒｌ１及
びＲｌ２の抵抗である。差動増幅器ＶＧＡの利得は、そ
の結果、増幅器の出力信号の半波双方の振幅を基礎にし
て完全に自動的に決定される。より具体的には、定常運
転においては、格納回路Ｓｔｒ１及びＳｔｒ２の出力電
圧は、のこぎり波形であり、のこぎり波形の立ち上がり
は、それぞれａ・Ｉ１／Ｃ１及びａ・Ｉ２／Ｃ２の勾配
を有し、立ち下がりは、それぞれ（Ｉ１−ａ・Ｉ１）／
Ｃ１及び（Ｉ２−ａ・Ｉ２）／Ｃ２の勾配を有する。も
し、信号が対称でない場合には、２つの波形の立ち上が
り及び立ち下がりは、異なる持続時間である。抵抗Ｒ１
及びＲ２は、定常運転においてはノードＮに、ロウパス
フィルタとして動作するコンデンサＣによって平滑化さ
れ、格納回路Ｓｔｒ１及びＳｔｒ２に生成される電圧の
平均値である電圧を供給する。ノードＮに存在する電圧
は、変換器Ｖ／Ｉによって電流に変換され、その制御端
子ＣＴＲを通して差動増幅器ＶＧＡに印加される。
及びＶｒｅｆ２は、端子ＲＥＦにおける基準電圧の和に
よって形成され、抵抗Ｒｌ１及びＲｌ２における電圧降
下である。電圧Ｖｒｅｆ１及びＶｒｅｆ２は、定常運転
においては、端子ＯＵＴ１及びＯＵＴ２における半波の
ピークの振幅の平均が（Ｉｏ／２）・Ｒｌに等しいこと
から変化しやすい。ここで、Ｉｏは、同様の符号によっ
て示される生成器の電流であり、Ｒｌは、抵抗Ｒｌ１及
びＲｌ２の抵抗である。差動増幅器ＶＧＡの利得は、そ
の結果、増幅器の出力信号の半波双方の振幅を基礎にし
て完全に自動的に決定される。より具体的には、定常運
転においては、格納回路Ｓｔｒ１及びＳｔｒ２の出力電
圧は、のこぎり波形であり、のこぎり波形の立ち上がり
は、それぞれａ・Ｉ１／Ｃ１及びａ・Ｉ２／Ｃ２の勾配
を有し、立ち下がりは、それぞれ（Ｉ１−ａ・Ｉ１）／
Ｃ１及び（Ｉ２−ａ・Ｉ２）／Ｃ２の勾配を有する。も
し、信号が対称でない場合には、２つの波形の立ち上が
り及び立ち下がりは、異なる持続時間である。抵抗Ｒ１
及びＲ２は、定常運転においてはノードＮに、ロウパス
フィルタとして動作するコンデンサＣによって平滑化さ
れ、格納回路Ｓｔｒ１及びＳｔｒ２に生成される電圧の
平均値である電圧を供給する。ノードＮに存在する電圧
は、変換器Ｖ／Ｉによって電流に変換され、その制御端
子ＣＴＲを通して差動増幅器ＶＧＡに印加される。
【００３４】抵抗Ｒ１及びＲ２は、回路の正確な測定の
ための調節可能なタイプの抵抗である。
ための調節可能なタイプの抵抗である。
【００３５】図３は、公知の二重半波整流器の回路図で
ある。ここに示すように、この二重半波整流器は、差動
増幅器ＤＩＦ及び端子ＲＥＦにおいて基準電圧を生成す
る回路部で構成され、この基準電圧の値は、入力ｉｎ＋
及びｉｎ−における電圧の間の差がゼロに等しいとき
に、それぞれの出力ＯＵＴ１及びＯＵＴ２における電圧
に等しい。
ある。ここに示すように、この二重半波整流器は、差動
増幅器ＤＩＦ及び端子ＲＥＦにおいて基準電圧を生成す
る回路部で構成され、この基準電圧の値は、入力ｉｎ＋
及びｉｎ−における電圧の間の差がゼロに等しいとき
に、それぞれの出力ＯＵＴ１及びＯＵＴ２における電圧
に等しい。
【００３６】ここでは、本発明の一実施の形態について
説明し、かつ図示したが、多くの変更及び改良が発明の
着想の範囲内において可能であることは明らかである。
たとえば、上述のアナログ回路の代わりに、デジタル回
路（加算／減算 カウンター、抵抗）が、比較器による
信号出力を処理するための手段として使用されることが
可能である。
説明し、かつ図示したが、多くの変更及び改良が発明の
着想の範囲内において可能であることは明らかである。
たとえば、上述のアナログ回路の代わりに、デジタル回
路（加算／減算 カウンター、抵抗）が、比較器による
信号出力を処理するための手段として使用されることが
可能である。
【００３７】
【発明の効果】以上詳記したように、本発明によれば、
不均整な信号が増幅されるときでも十分に動作する差動
増幅器の利得の自動調整を行なう回路を提供することが
できる。
不均整な信号が増幅されるときでも十分に動作する差動
増幅器の利得の自動調整を行なう回路を提供することが
できる。
【図１】本実施の形態に係る差動増幅器の利得を自動的
に調整する回路の回路図。
に調整する回路の回路図。
【図２】本実施の形態の調整回路の部分ブロック図及び
部分回路図。
部分回路図。
【図３】図２に示した回路において使用されることが可
能な二重半波整流器の簡略化された回路図。
能な二重半波整流器の簡略化された回路図。
【図４】従来の差動増幅器の利得を自動的に調整する回
路図である。
路図である。
ＲＨ…磁気抵抗読み込みヘッド、 ＴＨＤ…閾検出回路、 ＶＧＳ…差動増幅器、 ＤＨＷＲ…二重半波整流器、 ＣＯＭＰ１、ＣＯＭＰ２…比較器、 Ｇｒｅｆ１、Ｇｒｅｆ２…基準生成器、 ＶＧＡ…増幅器、 Ａ１、Ａ２…バッファ増幅器、 Ｒ１、Ｒ２…抵抗、 Ｃａ１、Ｃａ２、Ｃ…コンデンサ、 ＳＷ１、ＳＷ２…スイッチ、 Ｓｔｒ１、Ｓｔｒ２…格納回路、 Ｖｃ１、Ｖｃ２…電圧、 Ｍ１、Ｍ２…Ｎ−チャネルＭＯＳトランジスタ、 Ｒｌ１、Ｒｌ２…負荷トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594097011 チーオー・アールアイ・エム・エムイー・ コンソルツィオ・ペル・ラ・リチェルカ・ スラ・ミクロエレットロニカ・ネル・メッ ツォジョルノ イタリア国、95121 カターニャ、ストラ ダーレ・プリモソーレ 50 (72)発明者 メルキオーレ・ブルッコレーリ イタリア国、16132 ジェノバ、コルソ・ エウロパ 945／20 (72)発明者 ダビデ・デミッケリ イタリア国、27100 パビア、ビア・ボゲ ーラ ８アー (72)発明者 マルコ・デミッケリ イタリア国、22070 ビナーゴ（コモ）、 ビア・ダンテ 18 (72)発明者 ジュゼッペ・パッティ イタリア国、92026 ファバーラ（アグリ ジェント）、ビア・ディアス 14
Claims (6)
- 【請求項１】 差動増幅器（ＶＧＡ）の利得の自動調整
を行なう回路において、 前記増幅器の出力信号のレベルを検出する検出する手段
と、 前記検出器手段によって検出されたレベルが所定の値か
らはずれた場合に、制御端子（ＣＴＲ）での増幅器の利
得の調整を行なう調整信号を供給する比較及び処理手段
とを具備し、 前記検出器手段は、 前記差動増幅器（ＶＧＡ）の出力に接続され、第１の出
力及び第２の出力（ＯＵＴ１，ＯＵＴ２）で、それぞ
れ、所定の基準レベル（ＲＥＦ）にそれぞれ関連する前
記増幅器の出力信号の正及び負の半波の振幅に依存する
第１の量及び第２の量を生成する二重半波整流器（ＤＨ
ＷＲ）とを具備し、 前記比較及び処理手段は、 それぞれが前記整流器（ＤＨＷＲ）の第１の出力あるい
は第２の出力（ＯＵＴ１，ＯＵＴ２）にそれぞれ接続さ
れた信号入力（ＩＮ＋１，ＩＮ＋２）と、前記第１の量
及び第２の量が、それぞれの基準入力（ＩＮ−１，ＩＮ
−２）に印加される基準レベルよりも大きいときに、そ
れぞれの出力信号を生成するために基準レベルを生成す
る手段（Ｇｒｅｆ１，Ｇｒｅｆ２，Ｇｒｅｆ）に接続さ
れた基準入力（ＩＮ−１，ＩＮ−２）とを有する第１の
比較器及び第２の比較器（ＣＯＭＰ１，ＣＯＭＰ２）
と、 前記第１の比較器及び第２の比較器（ＣＯＭＰ１，ＣＯ
ＭＰ２）の出力に接続され、前記２つの比較器の出力信
号の持続時間に依存した前記調整信号を生成する処理手
段（Ｓｔｒ１，Ａ１，Ｒ１，Ｓｔｒ２，Ａ２，Ｒ２，
Ｃ）とを具備したことを特徴とする差動増幅器の利得を
自動的に調整する回路。 - 【請求項２】 前記処理手段は、 前記第１の比較器及び第２の比較器（ＣＯＭＰ１，ＣＯ
ＭＰ２）の出力にそれぞれ接続され、前記それぞれの比
較器の出力信号の持続時間に依存するそれぞれの電圧
（Ｖｃ１，Ｖｃ２）を生成する第１の充電格納回路及び
第２の充電格納回路（Ｓｔｒ１，Ｓｔｒ２）と、 前記第１の充電格納回路及び第２の充電格納回路によっ
て生成された電圧の平均値を見つけだす手段（Ｒ１，Ｒ
２）と、 前記平均値を見つけだす手段（Ｒ１，Ｒ２）と前記差動
増幅器（ＶＧＡ）の制御端子（ＣＲＴ）との間に接続さ
れたロウパスフィルタ手段（Ｃ）とを具備したことを特
徴とする請求項１記載の差動増幅器の利得を自動的に調
整する回路。 - 【請求項３】 前記平均値を見つけだす手段は、 それぞれが格納回路（Ｓｔｒ１，Ｓｔｒ２）の出力に接
続され、且つ共通の回路ノード（Ｎ）に接続された２つ
の抵抗（Ｒ１，Ｒ２）を具備し、 前記ロウパスフィルタ手段は、 前記共通の回路ノード（Ｎ）に接続されたコンデンサ
（Ｃ）を具備したことを特徴とする請求項２記載の差動
増幅器の利得を自動的に調整する回路。 - 【請求項４】 それぞれの格納回路（Ｓｔｒ１，Ｓｔｒ
２）と前記それぞれの抵抗（Ｒ１，Ｒ２）との間にバッ
ファ増幅器（Ａ１，Ａ２）が設けられたことを特徴とす
る請求項３記載の差動増幅器の利得を自動的に調整する
回路。 - 【請求項５】 前記基準レベルを生成する手段（Ｇｒｅ
ｆ）は、これらの出力に存在する電圧に依存する２つの
基準レベル生成するために、前記第１の充電格納回路の
出力及び前記第２の充電格納回路の出力（Ｖｃ１，Ｖｃ
２）に接続されていることを特徴とする請求項１乃至請
求項４いずれか１項に記載の差動増幅器の利得を自動的
に調整する回路。 - 【請求項６】 前記基準レベルを生成する手段は、 前記第１の格納回路（Ｓｔｒ１）に接続されたその入力
のうちの１つ入力と、前記第２の格納回路（Ｓｔｒ２）
に接続された他の入力と、比較器（ＣＯＭＰ１，ＣＯＭ
Ｐ２）の基準入力（ＩＮ−１，ＩＮ−２）の１つに接続
されたそれぞれのその出力とを具備したことを特徴とす
る請求項５記載の差動増幅器の利得を自動的に調整する
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830377.8 | 1995-09-14 | ||
| EP95830377A EP0763887B1 (en) | 1995-09-14 | 1995-09-14 | Circuit for automatically regulating the gain of a differential amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172337A true JPH09172337A (ja) | 1997-06-30 |
Family
ID=8222009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8151050A Pending JPH09172337A (ja) | 1995-09-14 | 1996-06-12 | 差動増幅器の利得を自動的に調整する回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5805022A (ja) |
| EP (1) | EP0763887B1 (ja) |
| JP (1) | JPH09172337A (ja) |
| DE (1) | DE69515869T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197961A (ja) * | 1997-09-18 | 1999-04-09 | Sanyo Electric Co Ltd | レベル抑制回路 |
| IT1316796B1 (it) * | 2000-03-09 | 2003-05-12 | St Microelectronics Srl | Dispositivo circuitale per recuperare la simmetria di un segnaleanalogico ricavato da una lettura di dati da supporti magnetici |
| US6297698B1 (en) * | 2000-04-28 | 2001-10-02 | Stmicroelectronics, Inc. | Circuit for automatic regulation of a differential amplifier's gain |
| TW518819B (en) * | 2002-03-22 | 2003-01-21 | Via Tech Inc | Automatic gain control circuit and method |
| US7042174B1 (en) * | 2004-08-09 | 2006-05-09 | National Semiconductor Corporation | Method of generating independent top and bottom corners correction using one 4th order function |
| JP2007006260A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | Ａｇｃ回路 |
| US7574145B2 (en) * | 2005-12-30 | 2009-08-11 | Intel Corporation | Optical receiver with duo-binary encoder |
| US7864477B1 (en) * | 2007-08-13 | 2011-01-04 | Marvell International Ltd. | Circuits, architectures, apparatuses, systems, algorithms and methods and software for automatic gain calibration of a burst signal stream |
| WO2012033864A2 (en) * | 2010-09-08 | 2012-03-15 | Syntropy Systems | Multi-bit sampling and quantizing circuit |
| CN106155164B (zh) * | 2015-04-20 | 2017-11-28 | 扬智科技股份有限公司 | 电子装置与其集成电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521771A (en) * | 1991-09-06 | 1996-05-28 | Hewlett-Packard Company | Servo gain compensation in a disk drive |
| US5463603A (en) * | 1992-03-18 | 1995-10-31 | Imp, Inc. | Computer disk drive integrated data path circuit optimized for handling both data and servo signals |
-
1995
- 1995-09-14 EP EP95830377A patent/EP0763887B1/en not_active Expired - Lifetime
- 1995-09-14 DE DE69515869T patent/DE69515869T2/de not_active Expired - Fee Related
-
1996
- 1996-06-12 JP JP8151050A patent/JPH09172337A/ja active Pending
- 1996-09-13 US US08/713,715 patent/US5805022A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5805022A (en) | 1998-09-08 |
| EP0763887B1 (en) | 2000-03-22 |
| DE69515869T2 (de) | 2000-12-07 |
| DE69515869D1 (de) | 2000-04-27 |
| EP0763887A1 (en) | 1997-03-19 |
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