JPH0793896A - ゼロレベル設定回路 - Google Patents
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- JPH0793896A JPH0793896A JP5238203A JP23820393A JPH0793896A JP H0793896 A JPH0793896 A JP H0793896A JP 5238203 A JP5238203 A JP 5238203A JP 23820393 A JP23820393 A JP 23820393A JP H0793896 A JPH0793896 A JP H0793896A
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Abstract
(57)【要約】
【目的】 ゼロレベル設定回路に関し、再生信号のゼロ
レベルとA/D 変換器のゼロレベルを一致させて少ないビ
ット数のA/D 変換器の変換精度を向上させる。 【構成】 再生ヘッド１で磁気ディスクＤから読み出さ
れ、信号読出手段２によって処理された、アナログ再生
信号をA/D 変換器６でディジタル化し、復調手段７によ
りディジタル信号処理して復調信号を生成する磁気ディ
スク装置において、A/D 変換器のゼロレベル設定を、A/
D 変換器６の基準電圧Vrefを発生する基準電圧発生手段
８と、再生信号の基準電圧Vrefとのゼロレベル誤差を検
出するゼロレベル誤差検出手段３と、このゼロレベル誤
差検出手段３からのゼロレベル誤差を累積する誤差累積
手段４と、この誤差累積手段４からの出力に基づいて、
A/D変換器６のゼロレベルが基準電圧Ｖref に一致する
ように補正するゼロレベル補正手段５とを用いて行う。
レベルとA/D 変換器のゼロレベルを一致させて少ないビ
ット数のA/D 変換器の変換精度を向上させる。 【構成】 再生ヘッド１で磁気ディスクＤから読み出さ
れ、信号読出手段２によって処理された、アナログ再生
信号をA/D 変換器６でディジタル化し、復調手段７によ
りディジタル信号処理して復調信号を生成する磁気ディ
スク装置において、A/D 変換器のゼロレベル設定を、A/
D 変換器６の基準電圧Vrefを発生する基準電圧発生手段
８と、再生信号の基準電圧Vrefとのゼロレベル誤差を検
出するゼロレベル誤差検出手段３と、このゼロレベル誤
差検出手段３からのゼロレベル誤差を累積する誤差累積
手段４と、この誤差累積手段４からの出力に基づいて、
A/D変換器６のゼロレベルが基準電圧Ｖref に一致する
ように補正するゼロレベル補正手段５とを用いて行う。
Description
【０００１】
【産業上の利用分野】本発明はゼロレベル設定回路に関
し、特に、磁気ディスク装置の再生信号をＡ／Ｄ変換器
でディジタル化し、その後ディジタル的に信号を処理す
る信号処理系における、Ａ／Ｄ変換器のダイナミックレ
ンジの有効利用を図るためのゼロレベル設定回路に関す
る。
し、特に、磁気ディスク装置の再生信号をＡ／Ｄ変換器
でディジタル化し、その後ディジタル的に信号を処理す
る信号処理系における、Ａ／Ｄ変換器のダイナミックレ
ンジの有効利用を図るためのゼロレベル設定回路に関す
る。
【０００２】コンピュータシステムの高速化に伴い、外
部記憶装置としての磁気ディスク装置に対しても高速、
大容量化が要求されている。このため、磁気ディスク装
置の復調回路が扱う信号は周波数が高くなり、媒体上の
記録密度も上昇することから信号品質が劣化してしま
う。従って、ヘッド−媒体系の改善ばかりでなく、低品
質信号の復調を行う復調回路が必要となる。この為、復
調系をディジタルで構成することが試みられている。
部記憶装置としての磁気ディスク装置に対しても高速、
大容量化が要求されている。このため、磁気ディスク装
置の復調回路が扱う信号は周波数が高くなり、媒体上の
記録密度も上昇することから信号品質が劣化してしま
う。従って、ヘッド−媒体系の改善ばかりでなく、低品
質信号の復調を行う復調回路が必要となる。この為、復
調系をディジタルで構成することが試みられている。
【０００３】復調系をディジタルで構成する場合、入力
である再生信号を内部のディジタル信号に変換するＡ／
Ｄ変換器が必要となる。しかも、精度を高めるためには
ビット数の多いＡ／Ｄ変換器が必要となる。しかし、回
路規模や消費電力、及びこれに伴う発熱等を考慮すれ
ば、Ａ／Ｄ変換器のビット数は少ない方が条件は良いこ
とになる。そこで、少ないビット数のＡ／Ｄ変換器で精
度を最大限に引き出すことが望まれている。
である再生信号を内部のディジタル信号に変換するＡ／
Ｄ変換器が必要となる。しかも、精度を高めるためには
ビット数の多いＡ／Ｄ変換器が必要となる。しかし、回
路規模や消費電力、及びこれに伴う発熱等を考慮すれ
ば、Ａ／Ｄ変換器のビット数は少ない方が条件は良いこ
とになる。そこで、少ないビット数のＡ／Ｄ変換器で精
度を最大限に引き出すことが望まれている。
【０００４】
【従来の技術】図１０(a) は従来の磁気ディスク装置の
構成を示すブロック図である。磁気ディスクＤに記録さ
れたデータはヘッド１によって読み出され、ヘッドアン
プ２１、ＡＧＣ（自動利得制御）回路２２、ＬＰＦ（ロ
ーパスフィルタ）２３によって処理される。ＬＰＦ２３
から出力される再生信号はアナログ信号であるので、Ａ
／Ｄ変換器（コンバータ）６でディジタル信号に変換さ
れ、復調器７においてディジタル復調処理されてデータ
が復調される。
構成を示すブロック図である。磁気ディスクＤに記録さ
れたデータはヘッド１によって読み出され、ヘッドアン
プ２１、ＡＧＣ（自動利得制御）回路２２、ＬＰＦ（ロ
ーパスフィルタ）２３によって処理される。ＬＰＦ２３
から出力される再生信号はアナログ信号であるので、Ａ
／Ｄ変換器（コンバータ）６でディジタル信号に変換さ
れ、復調器７においてディジタル復調処理されてデータ
が復調される。
【０００５】このように、復調系をディジタルで構成す
る場合、入力であるアナログ再生信号をディジタル信号
に変換するＡ／Ｄ変換器６としては、その変換精度を高
めるためにはビット数を多くした方が良い。
る場合、入力であるアナログ再生信号をディジタル信号
に変換するＡ／Ｄ変換器６としては、その変換精度を高
めるためにはビット数を多くした方が良い。
【０００６】
【発明が解決しようとする課題】しかしながら、Ａ／Ｄ
コンパータ６における処理ビット数を多くすると、Ａ／
Ｄコンパータ６の回路規模や消費電力が大きくなり、こ
れに伴って発熱量も大きくなるという問題がある。そこ
で、少ないビット数のＡ／Ｄ変換器で変換精度を最大限
に引き出すことが試みられているが、Ａ／Ｄ変換器のダ
イナミックレンジ内に入力信号の変化範囲を一致させる
必要があり、精度の向上が困難であった。
コンパータ６における処理ビット数を多くすると、Ａ／
Ｄコンパータ６の回路規模や消費電力が大きくなり、こ
れに伴って発熱量も大きくなるという問題がある。そこ
で、少ないビット数のＡ／Ｄ変換器で変換精度を最大限
に引き出すことが試みられているが、Ａ／Ｄ変換器のダ
イナミックレンジ内に入力信号の変化範囲を一致させる
必要があり、精度の向上が困難であった。
【０００７】また、通常、磁気ディスク装置において
は、ＡＧＣ回路２２により信号の最大振幅は限定される
が、図１０(b) に示すように、ＬＰＦ２３から出力され
る再生信号のゼロレベルとＡ／Ｄ変換器のゼロレベルが
一致しない場合には変換精度の悪化を招いていた。すな
わち、図１０(b) の(2) に示すように、ＬＰＦ２３から
出力される再生信号のゼロレベルとＡ／Ｄ変換器のゼロ
レベルが一致している場合には変換精度が良くなるが、
(1) と(3) に示すように、ＬＰＦ２３から出力される再
生信号のゼロレベルとＡ／Ｄ変換器のゼロレベルが一致
しないと、正方向、或いは負方向の何れかの振幅方向で
ダイナミックレンジが犠牲になることになる。
は、ＡＧＣ回路２２により信号の最大振幅は限定される
が、図１０(b) に示すように、ＬＰＦ２３から出力され
る再生信号のゼロレベルとＡ／Ｄ変換器のゼロレベルが
一致しない場合には変換精度の悪化を招いていた。すな
わち、図１０(b) の(2) に示すように、ＬＰＦ２３から
出力される再生信号のゼロレベルとＡ／Ｄ変換器のゼロ
レベルが一致している場合には変換精度が良くなるが、
(1) と(3) に示すように、ＬＰＦ２３から出力される再
生信号のゼロレベルとＡ／Ｄ変換器のゼロレベルが一致
しないと、正方向、或いは負方向の何れかの振幅方向で
ダイナミックレンジが犠牲になることになる。
【０００８】そこで、本発明は、再生信号のゼロレベル
とＡ／Ｄ変換器のゼロレベルとを一致させることによ
り、少ないビット数のＡ／Ｄ変換器で変換精度を最大限
に引き出すことが可能なゼロレベル設定回路を提供する
ことを目的とする。
とＡ／Ｄ変換器のゼロレベルとを一致させることによ
り、少ないビット数のＡ／Ｄ変換器で変換精度を最大限
に引き出すことが可能なゼロレベル設定回路を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成する本発
明のゼロレベル設定回路の構成が図１に示される。本発
明のゼロレベル設定回路は、再生ヘッド１により磁気デ
ィスクＤから読み出され、信号読出手段２によって処理
された、０レベルに対して正負対称に意味のあるレベル
が存在する奇数値のアナログ再生信号をＡ／Ｄ変換器６
でディジタル化し、ディジタル信号を復調手段７により
ディジタル信号処理して復調信号を生成する磁気ディス
ク装置における、Ａ／Ｄ変換器のゼロレベル設定回路で
あって、前記Ａ／Ｄ変換器６の基準電圧Ｖref を発生す
る基準電圧発生手段８と、前記再生信号の前記基準電圧
Ｖref とのゼロレベル誤差を検出するゼロレベル誤差検
出手段３と、このゼロレベル誤差検出手段３からのゼロ
レベル誤差を累積する誤差累積手段４と、この誤差累積
手段４からの出力に基づいて、前記Ａ／Ｄ変換器６のゼ
ロレベルが前記基準電圧Ｖref に一致するように補正す
るゼロレベル補正手段５とを備えることを特徴としてい
る。
明のゼロレベル設定回路の構成が図１に示される。本発
明のゼロレベル設定回路は、再生ヘッド１により磁気デ
ィスクＤから読み出され、信号読出手段２によって処理
された、０レベルに対して正負対称に意味のあるレベル
が存在する奇数値のアナログ再生信号をＡ／Ｄ変換器６
でディジタル化し、ディジタル信号を復調手段７により
ディジタル信号処理して復調信号を生成する磁気ディス
ク装置における、Ａ／Ｄ変換器のゼロレベル設定回路で
あって、前記Ａ／Ｄ変換器６の基準電圧Ｖref を発生す
る基準電圧発生手段８と、前記再生信号の前記基準電圧
Ｖref とのゼロレベル誤差を検出するゼロレベル誤差検
出手段３と、このゼロレベル誤差検出手段３からのゼロ
レベル誤差を累積する誤差累積手段４と、この誤差累積
手段４からの出力に基づいて、前記Ａ／Ｄ変換器６のゼ
ロレベルが前記基準電圧Ｖref に一致するように補正す
るゼロレベル補正手段５とを備えることを特徴としてい
る。
【００１０】
【作用】本発明のゼロレベル設定回路によれば、Ａ／Ｄ
変換器の入力部のゼロレベルの誤差がゼロレベル誤差検
出手段によって検出され、この誤差信号によりループフ
ィルタとチャージポンプ回路からなる誤差累積手段とゼ
ロレベル補正手段とを介して入力信号にオフセットが与
えられる。この結果、Ａ／Ｄ変換器の入力部では常に信
号のゼロレベルとＡ／Ｄ変換器のゼロのレベルが一致す
ることになり、ダイナミックレンジの有効利用が可能と
なる。
変換器の入力部のゼロレベルの誤差がゼロレベル誤差検
出手段によって検出され、この誤差信号によりループフ
ィルタとチャージポンプ回路からなる誤差累積手段とゼ
ロレベル補正手段とを介して入力信号にオフセットが与
えられる。この結果、Ａ／Ｄ変換器の入力部では常に信
号のゼロレベルとＡ／Ｄ変換器のゼロのレベルが一致す
ることになり、ダイナミックレンジの有効利用が可能と
なる。
【００１１】
【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。図２(a) は本発明のゼロレベル設定回路１
０の第１実施例の構成を示すブロック図であり、(b) は
本発明のゼロレベル設定回路１０の磁気ディスク装置に
おける設置位置を説明するブロック図である。
に説明する。図２(a) は本発明のゼロレベル設定回路１
０の第１実施例の構成を示すブロック図であり、(b) は
本発明のゼロレベル設定回路１０の磁気ディスク装置に
おける設置位置を説明するブロック図である。
【００１２】図２(b) に示すように、磁気ディスクＤに
記録されたデータを復調するためのヘッド１、ヘッドア
ンプ２１、ＡＧＣ（自動利得制御）回路２２、ＬＰＦ
（ローパスフィルタ）２３、Ａ／Ｄ変換器（コンバー
タ）６、および復調器７からなるディスク装置におい
て、本発明のゼロレベル設定回路１０は、ＬＰＦ２３と
Ａ／Ｄ変換器６の間に設けられる。
記録されたデータを復調するためのヘッド１、ヘッドア
ンプ２１、ＡＧＣ（自動利得制御）回路２２、ＬＰＦ
（ローパスフィルタ）２３、Ａ／Ｄ変換器（コンバー
タ）６、および復調器７からなるディスク装置におい
て、本発明のゼロレベル設定回路１０は、ＬＰＦ２３と
Ａ／Ｄ変換器６の間に設けられる。
【００１３】図２(a) に示す第１の実施例におけるゼロ
レベル設定回路１０は、基準電圧Ｖref を発生する基準
電圧発生手段８と、ディスクからの再生信号（以後入力
信号Ｘｎという）の基準電圧Ｖref とのゼロレベル誤差
を検出するゼロレベル誤差検出器３０と、このゼロレベ
ル誤差検出器３０からのゼロレベル誤差を累積する誤差
累積回路４０、およびこの誤差累積回路(4) からの出力
に基づいて、Ａ／Ｄ変換器６のゼロレベルが基準電圧Ｖ
ref に一致するように補正するゼロレベル補正手段５０
とから構成されている。そして、ゼロレベル誤差検出器
３０には、入力信号Ｘｎが正負の所定範囲内にある時に
ゼロレベルと判定するゼロレベル検出器３１と、入力信
号Ｘｎの基準電圧Ｖref に対する極性と誤差を検出して
出力する極性判定器３２と、ゼロレベル検出器３１の出
力と極性判定器３２の出力との積によりゼロレベル誤差
を算出する掛け算器３３とから構成される。また、誤差
累積手段４０は、ループフィルタ４１とチャージポンプ
回路４２、およびインバータ４３とから構成され、ゼロ
レベル補正手段５０は、入力信号Ｘｎにゼロレベル誤差
検出器３０からの出力を加算してオフセットを与える加
算器５０から構成されている。
レベル設定回路１０は、基準電圧Ｖref を発生する基準
電圧発生手段８と、ディスクからの再生信号（以後入力
信号Ｘｎという）の基準電圧Ｖref とのゼロレベル誤差
を検出するゼロレベル誤差検出器３０と、このゼロレベ
ル誤差検出器３０からのゼロレベル誤差を累積する誤差
累積回路４０、およびこの誤差累積回路(4) からの出力
に基づいて、Ａ／Ｄ変換器６のゼロレベルが基準電圧Ｖ
ref に一致するように補正するゼロレベル補正手段５０
とから構成されている。そして、ゼロレベル誤差検出器
３０には、入力信号Ｘｎが正負の所定範囲内にある時に
ゼロレベルと判定するゼロレベル検出器３１と、入力信
号Ｘｎの基準電圧Ｖref に対する極性と誤差を検出して
出力する極性判定器３２と、ゼロレベル検出器３１の出
力と極性判定器３２の出力との積によりゼロレベル誤差
を算出する掛け算器３３とから構成される。また、誤差
累積手段４０は、ループフィルタ４１とチャージポンプ
回路４２、およびインバータ４３とから構成され、ゼロ
レベル補正手段５０は、入力信号Ｘｎにゼロレベル誤差
検出器３０からの出力を加算してオフセットを与える加
算器５０から構成されている。
【００１４】ゼロレベル誤差検出器３０の入力側は加算
器５０に接続されており、出力側は誤差累積回路４０に
接続されている。そして、ゼロレベル検出器３１と極性
判定器３２とはゼロレベル誤差検出器３０内で並列に接
続されており、両者の出力が掛け算器３３に出力され
る。基準電圧発生器８で発生される基準電圧Ｖref はＡ
／Ｄ変換器６と極性判定器３２に入力される。また、ゼ
ロレベル検出器３１には信号Ｙｎのゼロレベルを判定す
るための２つの判定電圧Ｖthp とＶthn （Ｖthp＞Ｖthn
）が入力されている。
器５０に接続されており、出力側は誤差累積回路４０に
接続されている。そして、ゼロレベル検出器３１と極性
判定器３２とはゼロレベル誤差検出器３０内で並列に接
続されており、両者の出力が掛け算器３３に出力され
る。基準電圧発生器８で発生される基準電圧Ｖref はＡ
／Ｄ変換器６と極性判定器３２に入力される。また、ゼ
ロレベル検出器３１には信号Ｙｎのゼロレベルを判定す
るための２つの判定電圧Ｖthp とＶthn （Ｖthp＞Ｖthn
）が入力されている。
【００１５】以上のように構成されたゼロレベル設定回
路１０では、入力信号Ｘｎは加算器５０によりオフセッ
トが与えられて信号Ｙｎとなり、Ａ／Ｄ変換器６とゼロ
レベル誤差検出器３０に入力される。信号Ｙｎはゼロレ
ベル誤差検出器３０内でゼロレベル検出器３１と極性判
定器３２にそれぞれ入力される。ゼロレベル検出器３１
では、信号Ｙｎを２つの判定電圧Ｖthp とＶthn によっ
て、信号Ｙｎが判定電圧Ｖthn 未満、判定電圧Ｖth
n 以上で、かつ判定電圧Ｖthp 以下、および判定電圧
Ｖthp を越える、の３つの場合の何れかを判定する３値
判定が行われる。そして、ゼロレベル検出器３１では、
信号Ｙｎが判定電圧Ｖthn 以上で、かつ判定電圧Ｖthp
以下の場合に信号Ｙｎがゼロレベルと判定され、このゼ
ロレベルの場合のみ、出力Ｙｎ′として信号“１”が出
力され、その他の場合は“０”が出力される。
路１０では、入力信号Ｘｎは加算器５０によりオフセッ
トが与えられて信号Ｙｎとなり、Ａ／Ｄ変換器６とゼロ
レベル誤差検出器３０に入力される。信号Ｙｎはゼロレ
ベル誤差検出器３０内でゼロレベル検出器３１と極性判
定器３２にそれぞれ入力される。ゼロレベル検出器３１
では、信号Ｙｎを２つの判定電圧Ｖthp とＶthn によっ
て、信号Ｙｎが判定電圧Ｖthn 未満、判定電圧Ｖth
n 以上で、かつ判定電圧Ｖthp 以下、および判定電圧
Ｖthp を越える、の３つの場合の何れかを判定する３値
判定が行われる。そして、ゼロレベル検出器３１では、
信号Ｙｎが判定電圧Ｖthn 以上で、かつ判定電圧Ｖthp
以下の場合に信号Ｙｎがゼロレベルと判定され、このゼ
ロレベルの場合のみ、出力Ｙｎ′として信号“１”が出
力され、その他の場合は“０”が出力される。
【００１６】極性判定器３２では信号ＹｎがＡ／Ｄ変換
器６のゼロのレベルである基準電圧Ｖref と比較され、
信号Ｙｎが基準電圧Ｖref より大きい (正) か小さい
(負)かの極性がゼロレベル誤差ΔＶref ＝ｆ（Ｙｎ−Ｖ
ref ）として演算される。このゼロレベル誤差ΔＶref
は、Ｙｎ−Ｖref ＞０の時に“＋１”となり、Ｙｎ−Ｖ
ref 未満の時に“−１”となって掛け算器３３に出力さ
れる。
器６のゼロのレベルである基準電圧Ｖref と比較され、
信号Ｙｎが基準電圧Ｖref より大きい (正) か小さい
(負)かの極性がゼロレベル誤差ΔＶref ＝ｆ（Ｙｎ−Ｖ
ref ）として演算される。このゼロレベル誤差ΔＶref
は、Ｙｎ−Ｖref ＞０の時に“＋１”となり、Ｙｎ−Ｖ
ref 未満の時に“−１”となって掛け算器３３に出力さ
れる。
【００１７】掛け算器３３では、ゼロレベル検出器３１
からの出力Ｙｎ′と極性判定器３２からのゼロレベル誤
差ΔＶref との積が演算され、このゼロレベル誤差ΔＶ
refが、信号Ｙｎがゼロレベルの場合のみ掛け算器３３
から出力される。この掛け算器３３におけるゼロレベル
誤差△Ｖref の演算を式で表すと以下のようになる。 △Ｖref ＝ ｆ( Ｙｎ−Ｖref ）× Ｙｎ′ このゼロレベル誤差ΔＶref は誤差累積回路４０のルー
プフィルタ４１に入力されて適切な時定数を与えられ、
チャージポンプ４２を駆動し加算器５０に与えられるオ
フセット電圧が作り出される。このオフセット電圧はイ
ンバータ４３で極性を反転された後に、加算回路５０に
入力される。この結果、Ａ／Ｄ変換器８の入力部での信
号のゼロレベルとＡ／Ｄ変換器８のゼロレベルＶref と
の相違が最小とされる。
からの出力Ｙｎ′と極性判定器３２からのゼロレベル誤
差ΔＶref との積が演算され、このゼロレベル誤差ΔＶ
refが、信号Ｙｎがゼロレベルの場合のみ掛け算器３３
から出力される。この掛け算器３３におけるゼロレベル
誤差△Ｖref の演算を式で表すと以下のようになる。 △Ｖref ＝ ｆ( Ｙｎ−Ｖref ）× Ｙｎ′ このゼロレベル誤差ΔＶref は誤差累積回路４０のルー
プフィルタ４１に入力されて適切な時定数を与えられ、
チャージポンプ４２を駆動し加算器５０に与えられるオ
フセット電圧が作り出される。このオフセット電圧はイ
ンバータ４３で極性を反転された後に、加算回路５０に
入力される。この結果、Ａ／Ｄ変換器８の入力部での信
号のゼロレベルとＡ／Ｄ変換器８のゼロレベルＶref と
の相違が最小とされる。
【００１８】図３(a) は図２におけるゼロレベル検出器
３１の構成を示す回路図であり、図３(b) は図３(a) の
ゼロレベル検出器３１の動作を示す波形図である。ゼロ
レベル検出器３１は第１の比較器３１１と第２の比較器
３１２、およびＡＮＤ回路３１３とを備えている。第１
の比較器３１１の正の入力には判定電圧Ｖthp が入力さ
れており、第２の比較器３１２の負の入力には判定電圧
Ｖthn が入力されている。そして、信号Ｙｎは第１の比
較器３１１の負の入力と第２の比較器３１２の正の入力
に入力される。そして、第１の比較器３１１の出力と第
２の比較器３１２の出力がＡＮＤ回路３１３の２つの入
力に入力される。
３１の構成を示す回路図であり、図３(b) は図３(a) の
ゼロレベル検出器３１の動作を示す波形図である。ゼロ
レベル検出器３１は第１の比較器３１１と第２の比較器
３１２、およびＡＮＤ回路３１３とを備えている。第１
の比較器３１１の正の入力には判定電圧Ｖthp が入力さ
れており、第２の比較器３１２の負の入力には判定電圧
Ｖthn が入力されている。そして、信号Ｙｎは第１の比
較器３１１の負の入力と第２の比較器３１２の正の入力
に入力される。そして、第１の比較器３１１の出力と第
２の比較器３１２の出力がＡＮＤ回路３１３の２つの入
力に入力される。
【００１９】この結果、第１の比較器３１１からは信号
Ｙｎが判定電圧Ｖthp よりも小さい時にハイレベル
“１”が出力され、第２の比較器３１２からは信号Ｙｎ
が判定電圧Ｖthn よりも大きい時にハイレベル“１”が
出力され、その他の場合にはローレベル“０”が出力さ
れる。従って、ＡＮＤ回路３１３からは、信号Ｙｎが判
定電圧Ｖthn よりも大きく、かつ、判定電圧Ｖthp より
小さい時にのみハイレベル“１”の信号が出力される。
Ｙｎが判定電圧Ｖthp よりも小さい時にハイレベル
“１”が出力され、第２の比較器３１２からは信号Ｙｎ
が判定電圧Ｖthn よりも大きい時にハイレベル“１”が
出力され、その他の場合にはローレベル“０”が出力さ
れる。従って、ＡＮＤ回路３１３からは、信号Ｙｎが判
定電圧Ｖthn よりも大きく、かつ、判定電圧Ｖthp より
小さい時にのみハイレベル“１”の信号が出力される。
【００２０】図３(b) はこのＡＮＤ回路３１３の出力Ｙ
ｎ′を示すものであり、図に示す信号Ｙｎのサンプリン
グ点●において、信号Ｙｎが判定電圧Ｖthn よりも大き
く、かつ、判定電圧Ｖthp より小さい電圧範囲にある時
のみ、出力Ｙｎ′がハイレベル“１”になることが分か
る。このように、図２(a) に示した実施例のゼロレベル
設定回路１０では、入力信号Ｘｎに加算器５０でオフセ
ット電圧が与えられ、加算器５０の出力Ｙｎが後段のＡ
／Ｄ変換器６とゼロレベル誤差検出器３０に導かれ、こ
のゼロレベル誤差検出器３０により信号Ｙｎのゼロレベ
ルとＡ／Ｄ変換器８のゼロレベルＶref との誤差が検出
され、ループフィルタ４１とチャージポンプ回路４２に
よってオフセット量が演算され、このオフセット量が加
算器５０において入力信号Ｘｎに加えられるので、Ａ／
Ｄ変換器８の入力部での信号のゼロレベルとＡ／Ｄ変換
器８のゼロレベルＶref との相違が最小とされる。この
結果、Ａ／Ｄ変換器６のダイナミックレンジ内に入力信
号Ｘｎの変化範囲が一致するので、少ないビット数のＡ
／Ｄ変換器６でも、変換精度を最大限に引き出すことが
できる。
ｎ′を示すものであり、図に示す信号Ｙｎのサンプリン
グ点●において、信号Ｙｎが判定電圧Ｖthn よりも大き
く、かつ、判定電圧Ｖthp より小さい電圧範囲にある時
のみ、出力Ｙｎ′がハイレベル“１”になることが分か
る。このように、図２(a) に示した実施例のゼロレベル
設定回路１０では、入力信号Ｘｎに加算器５０でオフセ
ット電圧が与えられ、加算器５０の出力Ｙｎが後段のＡ
／Ｄ変換器６とゼロレベル誤差検出器３０に導かれ、こ
のゼロレベル誤差検出器３０により信号Ｙｎのゼロレベ
ルとＡ／Ｄ変換器８のゼロレベルＶref との誤差が検出
され、ループフィルタ４１とチャージポンプ回路４２に
よってオフセット量が演算され、このオフセット量が加
算器５０において入力信号Ｘｎに加えられるので、Ａ／
Ｄ変換器８の入力部での信号のゼロレベルとＡ／Ｄ変換
器８のゼロレベルＶref との相違が最小とされる。この
結果、Ａ／Ｄ変換器６のダイナミックレンジ内に入力信
号Ｘｎの変化範囲が一致するので、少ないビット数のＡ
／Ｄ変換器６でも、変換精度を最大限に引き出すことが
できる。
【００２１】図４は本発明のゼロレベル設定回路１０の
第２実施例の構成を示すブロック図である。この第２の
実施例のゼロレベル設定回路が第１の実施例のゼロレベ
ル設定回路と異なる点は、図２の極性判定器３２を減算
器３４で置き換えた点のみである。従って、図２で説明
した回路と同じ構成部材には同じ符号を付してその説明
を省略する。
第２実施例の構成を示すブロック図である。この第２の
実施例のゼロレベル設定回路が第１の実施例のゼロレベ
ル設定回路と異なる点は、図２の極性判定器３２を減算
器３４で置き換えた点のみである。従って、図２で説明
した回路と同じ構成部材には同じ符号を付してその説明
を省略する。
【００２２】この第２の実施例においては、信号Ｙｎか
ら基準電圧Ｖref が減算器３４において減算され、ゼロ
レベル誤差ΔＶref ＝（Ｙｎ−Ｖref ）が演算される。
このゼロレベル誤差ΔＶref は誤差累積回路４０のルー
プフィルタ４１に入力されて適切な時定数を与えられ、
チャージポンプ４２を駆動し加算器５０に与えられるオ
フセット電圧が作り出される。このオフセット電圧はイ
ンバータ４３で極性を反転された後に、加算回路５０に
入力される。この結果、Ａ／Ｄ変換器８の入力部での信
号のゼロレベルとＡ／Ｄ変換器８のゼロレベルＶref と
の相違が最小とされる。
ら基準電圧Ｖref が減算器３４において減算され、ゼロ
レベル誤差ΔＶref ＝（Ｙｎ−Ｖref ）が演算される。
このゼロレベル誤差ΔＶref は誤差累積回路４０のルー
プフィルタ４１に入力されて適切な時定数を与えられ、
チャージポンプ４２を駆動し加算器５０に与えられるオ
フセット電圧が作り出される。このオフセット電圧はイ
ンバータ４３で極性を反転された後に、加算回路５０に
入力される。この結果、Ａ／Ｄ変換器８の入力部での信
号のゼロレベルとＡ／Ｄ変換器８のゼロレベルＶref と
の相違が最小とされる。
【００２３】図５は本発明のゼロレベル設定回路の第３
実施例の構成を示すブロック図である。前述の第１、第
２の実施例では、共に入力信号Ｘｎにオフセット電圧を
付加して入力信号ＸｎのゼロレベルとＡ／Ｄコンバータ
６のゼロレベルを合わせるようにしていたが、この第３
の実施例ではＡ／Ｄコンバータ６のゼロレベルＶref自
体を制御して目的を達成しようとしたものである。
実施例の構成を示すブロック図である。前述の第１、第
２の実施例では、共に入力信号Ｘｎにオフセット電圧を
付加して入力信号ＸｎのゼロレベルとＡ／Ｄコンバータ
６のゼロレベルを合わせるようにしていたが、この第３
の実施例ではＡ／Ｄコンバータ６のゼロレベルＶref自
体を制御して目的を達成しようとしたものである。
【００２４】このため、第３の実施例には、ゼロレベル
誤差検出器３０と誤差累積回路４０しか設けられていな
い。この第３の実施例におけるゼロレベル誤差検出器３
０の構成は第１の実施例と同じでも良いが、ここでは第
２の実施例と同じに構成した例を示してある。この第３
の実施例においては、入力信号Ｘｎから誤差検出回路４
０において作られた基準電圧Ｖref が減算器３４におい
て減算され、ゼロレベル誤差ΔＶref＝（Ｘｎ−Ｖref
）が演算される。このゼロレベル誤差ΔＶref は誤差
累積回路４０のループフィルタ４１に入力されて適切な
時定数を与えられ、チャージポンプ４２を駆動して基準
電圧Ｖref が作り出される。この基準電圧Ｖref は前述
のように減算器３４に入力されてゼロレベル誤差ΔＶre
f ＝（Ｘｎ−Ｖref ）が演算されると共に、そのまま、
Ａ／Ｄ変換器６の基準電圧Ｖref となる。この結果、Ａ
／Ｄ変換器８の入力部での信号のゼロレベルにＡ／Ｄ変
換器８のゼロレベルＶref が合わされる。
誤差検出器３０と誤差累積回路４０しか設けられていな
い。この第３の実施例におけるゼロレベル誤差検出器３
０の構成は第１の実施例と同じでも良いが、ここでは第
２の実施例と同じに構成した例を示してある。この第３
の実施例においては、入力信号Ｘｎから誤差検出回路４
０において作られた基準電圧Ｖref が減算器３４におい
て減算され、ゼロレベル誤差ΔＶref＝（Ｘｎ−Ｖref
）が演算される。このゼロレベル誤差ΔＶref は誤差
累積回路４０のループフィルタ４１に入力されて適切な
時定数を与えられ、チャージポンプ４２を駆動して基準
電圧Ｖref が作り出される。この基準電圧Ｖref は前述
のように減算器３４に入力されてゼロレベル誤差ΔＶre
f ＝（Ｘｎ−Ｖref ）が演算されると共に、そのまま、
Ａ／Ｄ変換器６の基準電圧Ｖref となる。この結果、Ａ
／Ｄ変換器８の入力部での信号のゼロレベルにＡ／Ｄ変
換器８のゼロレベルＶref が合わされる。
【００２５】従って、この実施例では入力信号Ｘｎの変
化範囲のゼロレベルにＡ／Ｄ変換器６のゼロレベルが一
致するので、入力信号Ｘｎの変化範囲のダイナミックレ
ンジが有効にＡ／Ｄ変換器によって利用され、少ないビ
ット数のＡ／Ｄ変換器６でも、変換精度を最大限に引き
出すことができる。図６は、図２と図４に示した加算器
５０の具体的な回路構成例を示す回路図である。
化範囲のゼロレベルにＡ／Ｄ変換器６のゼロレベルが一
致するので、入力信号Ｘｎの変化範囲のダイナミックレ
ンジが有効にＡ／Ｄ変換器によって利用され、少ないビ
ット数のＡ／Ｄ変換器６でも、変換精度を最大限に引き
出すことができる。図６は、図２と図４に示した加算器
５０の具体的な回路構成例を示す回路図である。
【００２６】加算器５０は入力信号Ｘｎに対してオフセ
ットを与える回路であり、トランジスタＱ１〜Ｑ１５と
抵抗Ｒ１〜Ｒ１８とから構成される。入力信号Ｘｎはト
ランジスタＱ１、Ｑ２で構成される差動増幅対に入力さ
れる。一方、チャージポンプからのオフセット電圧はト
ランジスタＱ３、Ｑ４で構成される差動増幅対の一方の
入力に入力される。そして、トランジスタＱ３、Ｑ４で
構成される差動増幅対の他方の入力は、抵抗Ｒ９、Ｒ１
０、トランジスタＱ９、および抵抗Ｒ１４で構成される
バイアス源に接続される。
ットを与える回路であり、トランジスタＱ１〜Ｑ１５と
抵抗Ｒ１〜Ｒ１８とから構成される。入力信号Ｘｎはト
ランジスタＱ１、Ｑ２で構成される差動増幅対に入力さ
れる。一方、チャージポンプからのオフセット電圧はト
ランジスタＱ３、Ｑ４で構成される差動増幅対の一方の
入力に入力される。そして、トランジスタＱ３、Ｑ４で
構成される差動増幅対の他方の入力は、抵抗Ｒ９、Ｒ１
０、トランジスタＱ９、および抵抗Ｒ１４で構成される
バイアス源に接続される。
【００２７】トランジスタＱ１，Ｑ２による差動増幅対
とトランジスタＱ３，Ｑ４による差動増幅対はそれぞれ
コレクタ側がトランジスタＱ５，Ｑ６を介して共通負荷
抵抗Ｒ５，Ｒ６に現れる。この電圧はトランジスタＱ
７，Ｑ８から構成されるエミッタフォロワを介して出力
される。図７は、図４と図５に示した減算器３４の具体
的な回路構成例を示す回路図である。
とトランジスタＱ３，Ｑ４による差動増幅対はそれぞれ
コレクタ側がトランジスタＱ５，Ｑ６を介して共通負荷
抵抗Ｒ５，Ｒ６に現れる。この電圧はトランジスタＱ
７，Ｑ８から構成されるエミッタフォロワを介して出力
される。図７は、図４と図５に示した減算器３４の具体
的な回路構成例を示す回路図である。
【００２８】減算器は入力信号ＹｎとＡ／Ｄコンバータ
６の基準電圧Ｖref との差を求める回路であり、構成は
加算器５０とほぼ同じであり、トランジスタＱ１〜Ｑ１
５と抵抗Ｒ１〜Ｒ１８とから構成されるが、トランジス
タＱ１、Ｑ２による差動増幅対とトランジスタＱ３、Ｑ
４による差動増幅対が加算器５０の場合に対して逆相に
接続されており、両入力の差を求める演算が行われる点
が異なる。
６の基準電圧Ｖref との差を求める回路であり、構成は
加算器５０とほぼ同じであり、トランジスタＱ１〜Ｑ１
５と抵抗Ｒ１〜Ｒ１８とから構成されるが、トランジス
タＱ１、Ｑ２による差動増幅対とトランジスタＱ３、Ｑ
４による差動増幅対が加算器５０の場合に対して逆相に
接続されており、両入力の差を求める演算が行われる点
が異なる。
【００２９】図８は、図２，図４及び図５に示した掛け
算器３３の具体的な回路構成例を示す回路図であり、ト
ランジスタＱ１〜Ｑ１４と抵抗Ｒ１〜Ｒ１３とから構成
される。掛け算器３３は、入力信号Ｙｎ−Ｖref の極
性、あるいは差の値に対して信号Ｙｎ′（" ０" または
“１”）を掛け算する回路であり、信号Ｙｎ′が“１”
のとき、トランジスタＱ１０の電流源による電流はトラ
ンジスタＱ３を介してトランジスタＱ１、Ｑ２による差
動増幅対を機能させる。
算器３３の具体的な回路構成例を示す回路図であり、ト
ランジスタＱ１〜Ｑ１４と抵抗Ｒ１〜Ｒ１３とから構成
される。掛け算器３３は、入力信号Ｙｎ−Ｖref の極
性、あるいは差の値に対して信号Ｙｎ′（" ０" または
“１”）を掛け算する回路であり、信号Ｙｎ′が“１”
のとき、トランジスタＱ１０の電流源による電流はトラ
ンジスタＱ３を介してトランジスタＱ１、Ｑ２による差
動増幅対を機能させる。
【００３０】このとき、信号Ｙｎ−Ｖref の極性、ある
いは差の値はトランジスタＱ７、Ｑ８からなるエミッタ
フォロワを介して出力される。一方、信号Ｙｎ′が
“０”のとき、トランジスタＱ１０の電流源による電流
は、トランジスタＱ４を介してトランジスタＱ５、Ｑ６
からなるトランジスタ対に流れ、負荷抵抗Ｒ３、Ｒ４に
流れる。しかしながら、この電流は一定の電流であるた
め、負荷抵抗Ｒ３、Ｒ４に発生する電圧は入力信号Ｙｎ
−Ｖref の極性、あるいは差の値に対して無関係とな
る。
いは差の値はトランジスタＱ７、Ｑ８からなるエミッタ
フォロワを介して出力される。一方、信号Ｙｎ′が
“０”のとき、トランジスタＱ１０の電流源による電流
は、トランジスタＱ４を介してトランジスタＱ５、Ｑ６
からなるトランジスタ対に流れ、負荷抵抗Ｒ３、Ｒ４に
流れる。しかしながら、この電流は一定の電流であるた
め、負荷抵抗Ｒ３、Ｒ４に発生する電圧は入力信号Ｙｎ
−Ｖref の極性、あるいは差の値に対して無関係とな
る。
【００３１】図９は、図２，図４及び図５に示したルー
プフィルタ４１とチャージポンプ回路４２の具体的な回
路構成例を示す回路図であり、トランジスタＱ１〜Ｑ１
２と抵抗Ｒ１〜Ｒ１３、およびコンデンサＣ１から構成
される。この回路は、チャージポンプ回路４２への入力
信号Ｙｎ、とＡ／Ｄコンバータ６の基準電圧Ｖref との
間の誤差ΔＶref を蓄積し、オフセット電圧を発生する
回路である。誤差電圧ΔＶref はトランジスタＱ１, Ｑ
２、およびＱ３により構成されるバッファ回路に入力
し、低インピーダンスでチャージ用コンデンサＣ１を充
放電する。この充放電により、コンデンサＣ１に生じる
電圧がトランジスタＱ４、Ｑ５、およびＱ６で構成され
るバッファ回路により次段に送られる。
プフィルタ４１とチャージポンプ回路４２の具体的な回
路構成例を示す回路図であり、トランジスタＱ１〜Ｑ１
２と抵抗Ｒ１〜Ｒ１３、およびコンデンサＣ１から構成
される。この回路は、チャージポンプ回路４２への入力
信号Ｙｎ、とＡ／Ｄコンバータ６の基準電圧Ｖref との
間の誤差ΔＶref を蓄積し、オフセット電圧を発生する
回路である。誤差電圧ΔＶref はトランジスタＱ１, Ｑ
２、およびＱ３により構成されるバッファ回路に入力
し、低インピーダンスでチャージ用コンデンサＣ１を充
放電する。この充放電により、コンデンサＣ１に生じる
電圧がトランジスタＱ４、Ｑ５、およびＱ６で構成され
るバッファ回路により次段に送られる。
【００３２】なお、図６から図９に示した具体的回路に
おいて、入力と出力が２系統になっているが、これはデ
ィスクから再生されたアナログ信号は差動で扱われるか
らであり、ヘッドアンプ以降のアナログ回路は全て差動
回路で構成されているためである。このアナログ回路に
おいては、絶対電圧は関係なく、２つの線の間の差分の
みが意味を持つが、このことは周知であるので、これ以
上説明しない。
おいて、入力と出力が２系統になっているが、これはデ
ィスクから再生されたアナログ信号は差動で扱われるか
らであり、ヘッドアンプ以降のアナログ回路は全て差動
回路で構成されているためである。このアナログ回路に
おいては、絶対電圧は関係なく、２つの線の間の差分の
みが意味を持つが、このことは周知であるので、これ以
上説明しない。
【００３３】
【発明の効果】以上説明したように、本発明のゼロレベ
ル設定回路によれば、磁気ディスク装置の再生系におけ
るアナログ再生信号のゼロレベルとＡ／Ｄ変換器のゼロ
レベルとを一致させることができるので、少ないビット
数のＡ／Ｄ変換器で変換精度を最大限に引き出すことが
できるという効果がある。
ル設定回路によれば、磁気ディスク装置の再生系におけ
るアナログ再生信号のゼロレベルとＡ／Ｄ変換器のゼロ
レベルとを一致させることができるので、少ないビット
数のＡ／Ｄ変換器で変換精度を最大限に引き出すことが
できるという効果がある。
【図１】本発明のゼロレベル設定回路の構成を示す原理
構成図である。
構成図である。
【図２】(a) は本発明のゼロレベル設定回路の第１実施
例の構成を示すブロック図であり、(b) は本発明のゼロ
レベル設定回路の磁気ディスク装置における設置位置を
説明するブロック図である。
例の構成を示すブロック図であり、(b) は本発明のゼロ
レベル設定回路の磁気ディスク装置における設置位置を
説明するブロック図である。
【図３】(a) は図２におけるゼロレベル検出器の構成を
示す回路図、(b) は(a) のゼロレベル検出器の動作を示
す波形図である。
示す回路図、(b) は(a) のゼロレベル検出器の動作を示
す波形図である。
【図４】本発明のゼロレベル設定回路の第２実施例の構
成を示すブロック図である。
成を示すブロック図である。
【図５】本発明のゼロレベル設定回路の第３実施例の構
成を示すブロック図である。
成を示すブロック図である。
【図６】図２と図４に示した加算器の具体的な回路構成
例を示す回路図である。
例を示す回路図である。
【図７】図４と図５に示した減算器の具体的な回路構成
例を示す回路図である。
例を示す回路図である。
【図８】図２，図４及び図５に示した掛け算器の具体的
な回路構成例を示す回路図である。
な回路構成例を示す回路図である。
【図９】図２，図４及び図５に示したループフィルタと
チャージポンプ回路の具体的な回路構成例を示す回路図
である。
チャージポンプ回路の具体的な回路構成例を示す回路図
である。
【図１０】(a) は従来の磁気ディスク装置の構成を示す
ブロック図であり、(b) は(a) のＡ／Ｄ変換器の入力信
号のゼロレベル誤差を説明する図である。
ブロック図であり、(b) は(a) のＡ／Ｄ変換器の入力信
号のゼロレベル誤差を説明する図である。
１…ヘッド ２…信号読出手段 ３…ゼロレベル誤差検出手段 ４…誤差累積手段 ５…ゼロレベル補正手段 ６…Ａ／Ｄ変換器 ７…復調手段 ８…基準電圧発生手段 １０…本発明のゼロレベル設定回路 ３０…ゼロレベル誤差検出器 ３１…ゼロレベル検出器 ３２…極性判定器 ３３…掛け算器 ３４…減算器 ４０…誤差累積回路 ４１…ループフィルタ ４２…チャージポンプ回路 ５０…加算器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】しかしながら、Ａ／Ｄ
コンバータ６における処理ビット数を多くすると、Ａ／
Ｄコンバータ６の回路規模や消費電力が大きくなり、こ
れに伴って発熱量も大きくなるという問題がある。そこ
で、少ないビット数のＡ／Ｄ変換器で変換精度を最大限
に引き出すことが試みられているが、Ａ／Ｄ変換器のダ
イナミックレンジ内に入力信号の変化範囲を一致させる
必要があり、精度の向上が困難であった。
コンバータ６における処理ビット数を多くすると、Ａ／
Ｄコンバータ６の回路規模や消費電力が大きくなり、こ
れに伴って発熱量も大きくなるという問題がある。そこ
で、少ないビット数のＡ／Ｄ変換器で変換精度を最大限
に引き出すことが試みられているが、Ａ／Ｄ変換器のダ
イナミックレンジ内に入力信号の変化範囲を一致させる
必要があり、精度の向上が困難であった。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図２(a) に示す第１の実施例におけるゼロ
レベル設定回路１０は、基準電圧Ｖref を発生する基準
電圧発生器８と、ディスクからの再生信号（以後入力信
号Ｘｎという）の基準電圧Ｖref とのゼロレベル誤差を
検出するゼロレベル誤差検出器３０と、このゼロレベル
誤差検出器３０からのゼロレベル誤差を累積する誤差累
積回路４０、およびこの誤差累積回路４０からの出力に
基づいて、Ａ／Ｄ変換器６のゼロレベルが基準電圧Ｖre
f に一致するように補正するゼロレベル補正手段として
の加算器５０とから構成されている。そして、ゼロレベ
ル誤差検出器３０には、入力信号Ｘｎが正負の所定範囲
内にある時にゼロレベルと判定するゼロレベル検出器３
１と、入力信号Ｘｎの基準電圧Ｖref に対する極性と誤
差を検出して出力する極性判定器３２と、ゼロレベル検
出器３１の出力と極性判定器３２の出力との積によりゼ
ロレベル誤差を算出する掛け算器３３とから構成され
る。また、誤差累積回路４０は、ループフィルタ４１と
チャージポンプ回路４２、およびインバータ４３とから
構成される。そして、加算器５０は、入力信号Ｘｎにゼ
ロレベル誤差検出器３０からの出力を加算してオフセッ
トを与える。
レベル設定回路１０は、基準電圧Ｖref を発生する基準
電圧発生器８と、ディスクからの再生信号（以後入力信
号Ｘｎという）の基準電圧Ｖref とのゼロレベル誤差を
検出するゼロレベル誤差検出器３０と、このゼロレベル
誤差検出器３０からのゼロレベル誤差を累積する誤差累
積回路４０、およびこの誤差累積回路４０からの出力に
基づいて、Ａ／Ｄ変換器６のゼロレベルが基準電圧Ｖre
f に一致するように補正するゼロレベル補正手段として
の加算器５０とから構成されている。そして、ゼロレベ
ル誤差検出器３０には、入力信号Ｘｎが正負の所定範囲
内にある時にゼロレベルと判定するゼロレベル検出器３
１と、入力信号Ｘｎの基準電圧Ｖref に対する極性と誤
差を検出して出力する極性判定器３２と、ゼロレベル検
出器３１の出力と極性判定器３２の出力との積によりゼ
ロレベル誤差を算出する掛け算器３３とから構成され
る。また、誤差累積回路４０は、ループフィルタ４１と
チャージポンプ回路４２、およびインバータ４３とから
構成される。そして、加算器５０は、入力信号Ｘｎにゼ
ロレベル誤差検出器３０からの出力を加算してオフセッ
トを与える。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】極性判定器３２では信号ＹｎがＡ／Ｄ変換
器６のゼロのレベルである基準電圧Ｖref と比較され、
信号Ｙｎが基準電圧Ｖref より大きい (正) か小さい
(負)かの極性がゼロレベル誤差ΔＶref ＝ｆ（Ｙｎ−Ｖ
ref ）として演算される。このゼロレベル誤差ΔＶref
は、Ｙｎ−Ｖref ≧０の時に“＋１”となり、ＹｎがＶ
ref 未満の時に“−１”となって掛け算器３３に出力さ
れる。
器６のゼロのレベルである基準電圧Ｖref と比較され、
信号Ｙｎが基準電圧Ｖref より大きい (正) か小さい
(負)かの極性がゼロレベル誤差ΔＶref ＝ｆ（Ｙｎ−Ｖ
ref ）として演算される。このゼロレベル誤差ΔＶref
は、Ｙｎ−Ｖref ≧０の時に“＋１”となり、ＹｎがＶ
ref 未満の時に“−１”となって掛け算器３３に出力さ
れる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】トランジスタＱ１，Ｑ２による差動増幅対
とトランジスタＱ３，Ｑ４による差動増幅対はそれぞれ
コレクタ側がトランジスタＱ５，Ｑ６を介して共通負荷
抵抗Ｒ５，Ｒ６に接続され、両差動増幅対の入力値が電
流の形で加算され、共通負荷抵抗Ｒ５，Ｒ６に現れる。
この電圧はトランジスタＱ７，Ｑ８から構成されるエミ
ッタフォロワを介して出力される。図７は、図４と図５
に示した減算器３４の具体的な回路構成例を示す回路図
である。
とトランジスタＱ３，Ｑ４による差動増幅対はそれぞれ
コレクタ側がトランジスタＱ５，Ｑ６を介して共通負荷
抵抗Ｒ５，Ｒ６に接続され、両差動増幅対の入力値が電
流の形で加算され、共通負荷抵抗Ｒ５，Ｒ６に現れる。
この電圧はトランジスタＱ７，Ｑ８から構成されるエミ
ッタフォロワを介して出力される。図７は、図４と図５
に示した減算器３４の具体的な回路構成例を示す回路図
である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】減算器３４は入力信号ＹｎとＡ／Ｄコンバ
ータ６の基準電圧Ｖref との差を求める回路であり、構
成は加算器５０とほぼ同じであり、トランジスタＱ１〜
Ｑ１５と抵抗Ｒ１〜Ｒ１８とから構成されるが、トラン
ジスタＱ１、Ｑ２による差動増幅対とトランジスタＱ
３、Ｑ４による差動増幅対が加算器５０の場合に対して
逆相に接続されており、両入力の差を求める演算が行わ
れる点が異なる。
ータ６の基準電圧Ｖref との差を求める回路であり、構
成は加算器５０とほぼ同じであり、トランジスタＱ１〜
Ｑ１５と抵抗Ｒ１〜Ｒ１８とから構成されるが、トラン
ジスタＱ１、Ｑ２による差動増幅対とトランジスタＱ
３、Ｑ４による差動増幅対が加算器５０の場合に対して
逆相に接続されており、両入力の差を求める演算が行わ
れる点が異なる。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (7)
- 【請求項１】 再生ヘッド(1) により磁気ディスク(D)
から読み出され、信号読出手段(2) によって処理され
た、０レベルに対して正負対称に意味のあるレベルが存
在する奇数値のアナログ再生信号をＡ／Ｄ変換器(6) で
ディジタル化し、ディジタル信号を復調手段(7) により
ディジタル信号処理して復調信号を生成する磁気ディス
ク装置における、Ａ／Ｄ変換器のゼロレベル設定回路で
あって、 前記Ａ／Ｄ変換器(6) の基準電圧(Vref)を発生する基準
電圧発生手段(8) と、 前記再生信号の前記基準電圧(Vref)とのゼロレベル誤差
を検出するゼロレベル誤差検出手段(3) と、 このゼロレベル誤差検出手段(3) からのゼロレベル誤差
を累積する誤差累積手段(4) と、 この誤差累積手段(4) からの出力に基づいて、前記Ａ／
Ｄ変換器(6) のゼロレベルが前記基準電圧(Vref)に一致
するように補正するゼロレベル補正手段(5) と、 を備えることを特徴とするゼロレベル設定回路。 - 【請求項２】 請求項１に記載のゼロレベル設定回路で
あって、 前記ゼロレベル誤差検出手段(3) が、前記再生信号が正
負の所定範囲内にある時にゼロレベルと判定するゼロレ
ベル検出器(31)と、前記再生信号の前記基準電圧(Vref)
に対する極性と誤差を検出して出力する極性判定器(32)
と、前記ゼロレベル検出器(31)の出力と前記極性判定器
(32)の出力との積によりゼロレベル誤差を算出する掛け
算器(33)とから構成され、 前記誤差累積手段(4) が、ループフィルタ(41)とチャー
ジポンプ回路(42)とから構成され、 前記ゼロレベル補正手段(5) が、前記再生信号に前記ゼ
ロレベル誤差検出手段(3) からの出力を加算してオフセ
ットを与える加算器(50)から構成されることを特徴とす
るもの。〔図２〕 - 【請求項３】 請求項１に記載のゼロレベル設定回路で
あって、 前記ゼロレベル誤差検出手段(3) が、前記再生信号が正
負の所定範囲内にある時にゼロレベルと判定するゼロレ
ベル検出器(31)と、前記再生信号から前記基準電圧(Vre
f)を減算する減算器(34)と、前記ゼロレベル検出器(31)
の出力と前記減算器(34)の出力との積によりゼロレベル
誤差を算出する掛け算器(33)とから構成され、 前記誤差累積手段(4) が、ループフィルタ(41)とチャー
ジポンプ回路(42)とから構成され、 前記ゼロレベル補正手段(5) が、前記再生信号に前記ゼ
ロレベル誤差検出手段(3) からの出力を加算してオフセ
ットを与える加算器(50)から構成されることを特徴とす
るもの。〔図４〕 - 【請求項４】 請求項１に記載のゼロレベル設定回路で
あって、 前記誤差累積手段(4) が、前記基準電圧発生手段(8)
と、前記ゼロレベル補正手段(5) の機能を合わせ持ち、
前記Ａ／Ｄ変換器(6) への基準電圧(Vref)を発生すると
共にこの基準電圧(Vref)を前記ゼロレベル誤差検出手段
(3) にも入力し、このゼロレベル誤差検出手段(3) から
の出力に基づいて前記基準電圧(Vref)を発生するもの。 - 【請求項５】 請求項４に記載のゼロレベル設定回路で
あって、 前記ゼロレベル誤差検出手段(3) が、前記再生信号が正
負の所定範囲内にある時にゼロレベルと判定するゼロレ
ベル検出器(31)と、前記再生信号から前記基準電圧(Vre
f)を減算する減算器(34)と、前記ゼロレベル検出器(31)
の出力と前記減算器(34)の出力との積によりゼロレベル
誤差を算出する掛け算器(33)とから構成され、 前記誤差累積手段(4) が、ループフィルタ(41)とチャー
ジポンプ回路(44)とから構成されるもの。〔図５〕 - 【請求項６】 請求項１から５の何れか１項に記載のゼ
ロレベル設定回路であって、 前記ゼロレベル検出器(31)が、前記再生信号を前記基準
電圧(Vref)よりも正側の第１の閾値(Vthp)と比較する第
１の比較器(311) と、前記再生信号を前記基準電圧(Vre
f)よりも負側の第２の閾値(Vthn)と比較する第２の比較
器(312) と、これら第１、第２の比較器(311,312) の論
理積をとるＡＮＤ回路(313) とから構成され、前記再生
信号が前記第１の閾値(Vthp)以下かつ前記第２の閾値(V
thn)以上の時に前記再生信号のゼロレベルの判定信号
("１")を出力することを特徴とするもの。〔図３〕 - 【請求項７】 請求項１から６の何れか１項に記載のゼ
ロレベル設定回路であって、 前記０レベルに対して正負対称に意味のあるレベルが存
在する奇数値のアナログ再生信号が３値のアナログ信号
であるもの。
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