JPH09171456A - 加算器 - Google Patents
加算器Info
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- JPH09171456A JPH09171456A JP7331986A JP33198695A JPH09171456A JP H09171456 A JPH09171456 A JP H09171456A JP 7331986 A JP7331986 A JP 7331986A JP 33198695 A JP33198695 A JP 33198695A JP H09171456 A JPH09171456 A JP H09171456A
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- switch means
- signal
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4816—Pass transistors
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】従来の加算器は、集積回路上の回路レイアウト
に規則性がなく、その都度レイアウトしなくてはなら
ず、作業性の向上や作業時間の短縮は困難である。また
一度各ビットの桁上げ信号Ｃk を生成した後、この信号
を加算すべき２数Ａ，Ｂの各ビットの加算結果Ｇk に加
えているため、加算結果Ｓを得るまでに時間を要した。 【解決手段】本発明は、加算結果Ｓの各ビットを計算す
る回路を規則的なスイッチの回路網１，２で構成して、
１〜ｎビット信号を入力し、各ビットの桁上げ信号Ｃk
の代わりに桁上げ入力信号Ｃi が入力されるようにして
桁上げ入力信号Ｃi が変化してから加算結果Ｓが出力さ
れる加算器である。
に規則性がなく、その都度レイアウトしなくてはなら
ず、作業性の向上や作業時間の短縮は困難である。また
一度各ビットの桁上げ信号Ｃk を生成した後、この信号
を加算すべき２数Ａ，Ｂの各ビットの加算結果Ｇk に加
えているため、加算結果Ｓを得るまでに時間を要した。 【解決手段】本発明は、加算結果Ｓの各ビットを計算す
る回路を規則的なスイッチの回路網１，２で構成して、
１〜ｎビット信号を入力し、各ビットの桁上げ信号Ｃk
の代わりに桁上げ入力信号Ｃi が入力されるようにして
桁上げ入力信号Ｃi が変化してから加算結果Ｓが出力さ
れる加算器である。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル加算器
に係り、特にマイクロプロセッサ、ディジタル・シグナ
ル・プロセッサ（ＤＳＰ）等に好適する高速多ビット加
算器に関する。
に係り、特にマイクロプロセッサ、ディジタル・シグナ
ル・プロセッサ（ＤＳＰ）等に好適する高速多ビット加
算器に関する。
【０００２】
【従来の技術】図６には、従来の高速加算器の一例とし
て、４ビットＣＬＡ( キャリー・ルック・アヘット゛）加算器の概略図
を示す。この加算器は、エクスクルーシブ・オア・ゲー
ト３と、ナンドゲート４と、インバータ５とを有してい
る。このＣＬＡ加算器は一般的な全加算器（フル・アダ
ー）と同じ構成で、その各ビットの桁上げ（キャリー）
信号を下位ビットの全加算器から得ることをせずに、別
回路によって入力信号から生成し、各ビットの加算器に
供給するようにしたものである。また図６に示した回路
は、桁上げ生成回路と全加算器の回路とを一部共用して
いる。４ビットＣＬＡ加算器における各ビットの桁上げ
信号は、次式で表される。
て、４ビットＣＬＡ( キャリー・ルック・アヘット゛）加算器の概略図
を示す。この加算器は、エクスクルーシブ・オア・ゲー
ト３と、ナンドゲート４と、インバータ５とを有してい
る。このＣＬＡ加算器は一般的な全加算器（フル・アダ
ー）と同じ構成で、その各ビットの桁上げ（キャリー）
信号を下位ビットの全加算器から得ることをせずに、別
回路によって入力信号から生成し、各ビットの加算器に
供給するようにしたものである。また図６に示した回路
は、桁上げ生成回路と全加算器の回路とを一部共用して
いる。４ビットＣＬＡ加算器における各ビットの桁上げ
信号は、次式で表される。
【０００３】
【数１】
【０００４】
【発明が解決しようとする課題】しかし、前述した従来
の構成の加算器には以下のような問題点がある。一般
に、実際に集積回路上に回路を形成する場合に、回路素
子を例えばマトリックス状に配置して配線を施したブロ
ックを繰り返し配置することで回路形成ができるのであ
れば、回路構成のためのレイアウトが容易にでき、その
レイアウト作業に要する時間を効率的にでき、且つ、設
計の確実性も向上する。
の構成の加算器には以下のような問題点がある。一般
に、実際に集積回路上に回路を形成する場合に、回路素
子を例えばマトリックス状に配置して配線を施したブロ
ックを繰り返し配置することで回路形成ができるのであ
れば、回路構成のためのレイアウトが容易にでき、その
レイアウト作業に要する時間を効率的にでき、且つ、設
計の確実性も向上する。
【０００５】しかし従来の加算器の回路構成（レイアウ
ト）には規則性がなく、それぞれの仕様によって、レイ
アウトを考えなければならず、またその確認作業もあ
り、作業性の向上や作業時間の短縮は困難であった。
ト）には規則性がなく、それぞれの仕様によって、レイ
アウトを考えなければならず、またその確認作業もあ
り、作業性の向上や作業時間の短縮は困難であった。
【０００６】第２には、従来の加算器は、一度各ビット
の桁上げ信号Ｃk （ｋ＝０，１，２，…）を生成した
後、この信号を加算すべき２数Ａ，Ｂの各ビットの加算
結果Ｇk に加えているため、桁上げ入力信号Ｃi が入力
されてから加算結果Ｓが出力されるまでに時間を要して
いた。
の桁上げ信号Ｃk （ｋ＝０，１，２，…）を生成した
後、この信号を加算すべき２数Ａ，Ｂの各ビットの加算
結果Ｇk に加えているため、桁上げ入力信号Ｃi が入力
されてから加算結果Ｓが出力されるまでに時間を要して
いた。
【０００７】しかし加算器を使用するにあたって、ブロ
ックＣＬＡを用いずに各ブロック間で桁上げ信号を伝搬
させるのに、入力信号Ａ，Ｂよりも桁上げ入力信号Ｃi
が変化してから加算結果Ｓが出力されるまでの時間は短
い方が望ましい。そこで本発明は、回路構成のレイアウ
ト上に規則性を有し、容易に集積回路に構築でき且つ、
高速に動作する加算器を提供することを目的とする。
ックＣＬＡを用いずに各ブロック間で桁上げ信号を伝搬
させるのに、入力信号Ａ，Ｂよりも桁上げ入力信号Ｃi
が変化してから加算結果Ｓが出力されるまでの時間は短
い方が望ましい。そこで本発明は、回路構成のレイアウ
ト上に規則性を有し、容易に集積回路に構築でき且つ、
高速に動作する加算器を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために入力端子となる第１の電極に第１の制御信号
が入力され、制御電極に第２の制御信号が入力される第
１のスイッチ手段と、第１の電極に前記第１の制御信号
の反転信号が入力され、制御電極に前記第２の制御信号
の反転信号が入力される第２のスイッチ手段と、第１の
電極に前記第１の制御信号が入力され、制御電極に前記
第２の制御信号の反転信号が入力される第３のスイッチ
手段と、第１の電極が前記第１の制御信号の反転信号に
接続され、制御電極に前記第２の制御信号が入力される
第４のスイッチ手段と、第１の電極が前記第１，第２の
スイッチ手段の出力端子となる第２の電極に共通接続さ
れ、制御電極に第３の制御信号が入力される第５のスイ
ッチ手段と、前記第５のスイッチ手段に並列接続され、
制御電極に第４の制御信号が入力される第６のスイッチ
手段と、第１の電極が前記第１，第２のスイッチ手段の
第２の電極に共通接続され、制御電極に前記第３の制御
信号が入力される第７のスイッチ手段と、第１の電極が
前記第７のスイッチ手段の第２の電極に接続され、制御
電極に前記第４の制御信号が入力される第８のスイッチ
手段と、第１の電極が前記第３，第４のスイッチ手段の
第２の電極に共通接続され、制御電極に前記第３の制御
信号の反転信号が入力される第９のスイッチ手段と、前
記第９のスイッチ手段に並列接続され、制御電極に前記
第４の制御信号の反転信号が入力される第１０のスイッ
チ手段と、第１の電極が前記第３，第４のスイッチ手段
の第２の電極に共通接続され、制御電極に前記第３の制
御信号の反転信号が入力される第１１のスイッチ手段
と、第１の電極が前記第１１のスイッチ手段の第２の電
極に接続され、制御電極に第４の制御信号の反転信号が
入力される第１２のスイッチ手段と、第１の電極が前記
第５，第６のスイッチ手段の第２の電極に共通接続さ
れ、第２の電極が第８，第１２のスイッチ手段の第２電
極に共通接続され、制御電極に桁上げの制御を行う桁上
げ信号となる第５の制御信号が入力される第１３のスイ
ッチ手段と、第１の電極が前記第９，第１０のスイッチ
手段の第２の電極に共通接続され、第２の電極が前記第
８，第１２のスイッチ手段の第２電極に共通接続され、
制御電極に前記第５の制御信号の反転信号が入力される
第１４のスイッチ手段とを有する加算器を提供する。
するために入力端子となる第１の電極に第１の制御信号
が入力され、制御電極に第２の制御信号が入力される第
１のスイッチ手段と、第１の電極に前記第１の制御信号
の反転信号が入力され、制御電極に前記第２の制御信号
の反転信号が入力される第２のスイッチ手段と、第１の
電極に前記第１の制御信号が入力され、制御電極に前記
第２の制御信号の反転信号が入力される第３のスイッチ
手段と、第１の電極が前記第１の制御信号の反転信号に
接続され、制御電極に前記第２の制御信号が入力される
第４のスイッチ手段と、第１の電極が前記第１，第２の
スイッチ手段の出力端子となる第２の電極に共通接続さ
れ、制御電極に第３の制御信号が入力される第５のスイ
ッチ手段と、前記第５のスイッチ手段に並列接続され、
制御電極に第４の制御信号が入力される第６のスイッチ
手段と、第１の電極が前記第１，第２のスイッチ手段の
第２の電極に共通接続され、制御電極に前記第３の制御
信号が入力される第７のスイッチ手段と、第１の電極が
前記第７のスイッチ手段の第２の電極に接続され、制御
電極に前記第４の制御信号が入力される第８のスイッチ
手段と、第１の電極が前記第３，第４のスイッチ手段の
第２の電極に共通接続され、制御電極に前記第３の制御
信号の反転信号が入力される第９のスイッチ手段と、前
記第９のスイッチ手段に並列接続され、制御電極に前記
第４の制御信号の反転信号が入力される第１０のスイッ
チ手段と、第１の電極が前記第３，第４のスイッチ手段
の第２の電極に共通接続され、制御電極に前記第３の制
御信号の反転信号が入力される第１１のスイッチ手段
と、第１の電極が前記第１１のスイッチ手段の第２の電
極に接続され、制御電極に第４の制御信号の反転信号が
入力される第１２のスイッチ手段と、第１の電極が前記
第５，第６のスイッチ手段の第２の電極に共通接続さ
れ、第２の電極が第８，第１２のスイッチ手段の第２電
極に共通接続され、制御電極に桁上げの制御を行う桁上
げ信号となる第５の制御信号が入力される第１３のスイ
ッチ手段と、第１の電極が前記第９，第１０のスイッチ
手段の第２の電極に共通接続され、第２の電極が前記第
８，第１２のスイッチ手段の第２電極に共通接続され、
制御電極に前記第５の制御信号の反転信号が入力される
第１４のスイッチ手段とを有する加算器を提供する。
【０００９】以上のような構成の加算器により、加算結
果Ｓの各ビットを計算する回路を規則的なスイッチの回
路網で構成し、それぞれの回路には、各ビットの桁上げ
信号Ｃk の代わりに桁上げ入力信号Ｃi が入力されるよ
うにして、短時間で桁上げ入力信号Ｃi が変化してから
加算結果Ｓが出力される。
果Ｓの各ビットを計算する回路を規則的なスイッチの回
路網で構成し、それぞれの回路には、各ビットの桁上げ
信号Ｃk の代わりに桁上げ入力信号Ｃi が入力されるよ
うにして、短時間で桁上げ入力信号Ｃi が変化してから
加算結果Ｓが出力される。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。図１は、本発明による
加算器を用いた第１実施形態として、多ビット加算器に
よる第１ビット（Ｓ1 ）の演算回路の構成例を示し説明
する。
施形態について詳細に説明する。図１は、本発明による
加算器を用いた第１実施形態として、多ビット加算器に
よる第１ビット（Ｓ1 ）の演算回路の構成例を示し説明
する。
【００１１】この演算回路において、スイッチ回路網
１，２と、ＰチャンネルＭＯＳトランジスタ１１〜１６
と、ＮチャンネルＭＯＳトランジスタ２１〜２６とで構
成されてビット線が接続され、入力信号の第０ビットＡ
0 ，Ｂ0 及び、該Ａ0 ，Ｂ0 の反転信号Ａ0 ，Ｂ0 （以
下、反転信号を／で示すものとする）と、入力信号の第
１ビットＡ1 ，Ｂ1 及び、該Ａ1 ，Ｂ1 の反転信号（以
下、／Ａ1 ，／Ｂ1 と示す）と、桁上げ信号Ｃi 、加算
結果出力Ｓ1 である。
１，２と、ＰチャンネルＭＯＳトランジスタ１１〜１６
と、ＮチャンネルＭＯＳトランジスタ２１〜２６とで構
成されてビット線が接続され、入力信号の第０ビットＡ
0 ，Ｂ0 及び、該Ａ0 ，Ｂ0 の反転信号Ａ0 ，Ｂ0 （以
下、反転信号を／で示すものとする）と、入力信号の第
１ビットＡ1 ，Ｂ1 及び、該Ａ1 ，Ｂ1 の反転信号（以
下、／Ａ1 ，／Ｂ1 と示す）と、桁上げ信号Ｃi 、加算
結果出力Ｓ1 である。
【００１２】前述したスイッチ回路網１，２の構成例を
図２，図３に示し説明する。図２には、前記スイッチ回
路網１の構成を示す。このスイッチ回路網１は、Ｐチャ
ンネルＭＯＳトランジスタ３１〜３８で構成されてお
り、図１に示した前記入力信号の第１ビットＡ1 ，Ｂ
1 , ／Ａ1 ，／Ｂ1 により出力される信号Ｕ，Ｖを、前
記入力信号の第０ビットＡ0 ，Ｂ0 ，／Ａ0 ，／Ｂ0 に
より前記トランジスタ３１〜３８の各ゲートに入力して
駆動させて、出力信号Ｘ，Ｓ，Ｙを得る。また、前記信
号Ｓは、前段の回路から入力される信号であり、最初の
段の回路には外部からの入力はなく、信号Ｕ，Ｖから生
成される。
図２，図３に示し説明する。図２には、前記スイッチ回
路網１の構成を示す。このスイッチ回路網１は、Ｐチャ
ンネルＭＯＳトランジスタ３１〜３８で構成されてお
り、図１に示した前記入力信号の第１ビットＡ1 ，Ｂ
1 , ／Ａ1 ，／Ｂ1 により出力される信号Ｕ，Ｖを、前
記入力信号の第０ビットＡ0 ，Ｂ0 ，／Ａ0 ，／Ｂ0 に
より前記トランジスタ３１〜３８の各ゲートに入力して
駆動させて、出力信号Ｘ，Ｓ，Ｙを得る。また、前記信
号Ｓは、前段の回路から入力される信号であり、最初の
段の回路には外部からの入力はなく、信号Ｕ，Ｖから生
成される。
【００１３】このスイッチ回路網１においては、トラン
ジスタ３１は、前記第０ビットＡ0により駆動して、信
号Ｕを出力信号Ｘとして出力し、トランジスタ３２は、
前記第０ビットＢ0 により駆動して信号Ｕを出力信号Ｘ
として出力する。また、トランジスタ３３とトランジス
タ３４は直列接続され、前記第０ビットＡ0 ，Ｂ0 によ
り駆動され、同様に信号Ｕを出力信号Ｘとして出力す
る。
ジスタ３１は、前記第０ビットＡ0により駆動して、信
号Ｕを出力信号Ｘとして出力し、トランジスタ３２は、
前記第０ビットＢ0 により駆動して信号Ｕを出力信号Ｘ
として出力する。また、トランジスタ３３とトランジス
タ３４は直列接続され、前記第０ビットＡ0 ，Ｂ0 によ
り駆動され、同様に信号Ｕを出力信号Ｘとして出力す
る。
【００１４】同様に、トランジスタ３５は、前記第０ビ
ット／Ａ0 により駆動して、信号Ｖを出力信号Ｙとして
出力し、トランジスタ３６は、前記第０ビット／Ｂ0 に
より駆動して信号Ｖを出力信号Ｙとして出力する。ま
た、トランジスタ３７とトランジスタ３８は直列接続さ
れ、前記第０ビット／Ａ0 ，／Ｂ0 により駆動され、信
号Ｖを出力信号Ｙとして出力する。さらに、トランジス
タ３３，３４若しくは、トランジスタ３７，３８による
信号Ｕ，Ｖが出力信号Ｓとして出力される。
ット／Ａ0 により駆動して、信号Ｖを出力信号Ｙとして
出力し、トランジスタ３６は、前記第０ビット／Ｂ0 に
より駆動して信号Ｖを出力信号Ｙとして出力する。ま
た、トランジスタ３７とトランジスタ３８は直列接続さ
れ、前記第０ビット／Ａ0 ，／Ｂ0 により駆動され、信
号Ｖを出力信号Ｙとして出力する。さらに、トランジス
タ３３，３４若しくは、トランジスタ３７，３８による
信号Ｕ，Ｖが出力信号Ｓとして出力される。
【００１５】同様に、図３には、前記スイッチ回路網２
の構成を示す。このスイッチ回路網２は、Ｎチャンネル
ＭＯＳトランジスタ４１〜４８でスイッチ回路網１と同
等に構成されており、構成されており、図１に示した前
記入力信号の第１ビットＡ1，Ｂ1 , ／Ａ1 ，／Ｂ1 に
よる出力信号Ｕ’，Ｖ’を、前記入力信号の第０ビット
Ａ0 ，Ｂ0 ，／Ａ0 ，／Ｂ0 により前記トランジスタ４
１〜４８の各ゲートに入力して駆動させて、出力信号
Ｘ’，Ｓ，Ｙ’を得る。
の構成を示す。このスイッチ回路網２は、Ｎチャンネル
ＭＯＳトランジスタ４１〜４８でスイッチ回路網１と同
等に構成されており、構成されており、図１に示した前
記入力信号の第１ビットＡ1，Ｂ1 , ／Ａ1 ，／Ｂ1 に
よる出力信号Ｕ’，Ｖ’を、前記入力信号の第０ビット
Ａ0 ，Ｂ0 ，／Ａ0 ，／Ｂ0 により前記トランジスタ４
１〜４８の各ゲートに入力して駆動させて、出力信号
Ｘ’，Ｓ，Ｙ’を得る。
【００１６】図４は、本発明による第２実施形態として
の加算器をｎ個用いたｎビット加算器のｎビット（Ｓn
）演算回路の構成例である。この演算回路は、それぞ
れが多段接続されたｎ個のスイッチ回路網１ａ〜１ｎ，
２ａ〜２ｎとＰチャンネルＭＯＳトランジスタ１１〜１
６と、ＮチャンネルＭＯＳトランジスタ２１〜２６とで
構成される。
の加算器をｎ個用いたｎビット加算器のｎビット（Ｓn
）演算回路の構成例である。この演算回路は、それぞ
れが多段接続されたｎ個のスイッチ回路網１ａ〜１ｎ，
２ａ〜２ｎとＰチャンネルＭＯＳトランジスタ１１〜１
６と、ＮチャンネルＭＯＳトランジスタ２１〜２６とで
構成される。
【００１７】この演算回路は、それぞれのスイッチ回路
網をｎ段に構成したものであり、基本的には図１に示し
た演算回路と同じ構成であり、それぞれ入力信号の第０
ビットＡ0 ，Ｂ0 ，／Ａ0 ，／Ｂ0 と第ｎビットＡn ，
Ｂn , ／Ａn ，／Ｂn による出力信号Ｕ，Ｖ及びＵ’，
Ｖ’を用いて、前記入力信号の第０ビットＡ0 ，Ｂ0，
／Ａ0 ，／Ｂ0 により前記トランジスタ１１〜１６，２
１〜２６の各ゲートに入力して駆動させて、出力信号Ｓ
n を得る。
網をｎ段に構成したものであり、基本的には図１に示し
た演算回路と同じ構成であり、それぞれ入力信号の第０
ビットＡ0 ，Ｂ0 ，／Ａ0 ，／Ｂ0 と第ｎビットＡn ，
Ｂn , ／Ａn ，／Ｂn による出力信号Ｕ，Ｖ及びＵ’，
Ｖ’を用いて、前記入力信号の第０ビットＡ0 ，Ｂ0，
／Ａ0 ，／Ｂ0 により前記トランジスタ１１〜１６，２
１〜２６の各ゲートに入力して駆動させて、出力信号Ｓ
n を得る。
【００１８】本実施形態において、前記スイッチ回路網
１ａ〜１ｎ，２ａ〜２ｎは、図２及び図３に示したスイ
ッチ回路網１，２と同じ構成の回路を用いている。次に
図５には、本発明の加算器による第３実施形態としての
プリチャージ信号ＣＫを用いたダイナミック型のｎビッ
ト加算器の第ｎビット（Ｓｎ）演算回路の構成例であ
る。本実施形態を構成する部位において前述した図１に
示した部位と同等の部位には同じ符号を付して、その説
明を省略する。
１ａ〜１ｎ，２ａ〜２ｎは、図２及び図３に示したスイ
ッチ回路網１，２と同じ構成の回路を用いている。次に
図５には、本発明の加算器による第３実施形態としての
プリチャージ信号ＣＫを用いたダイナミック型のｎビッ
ト加算器の第ｎビット（Ｓｎ）演算回路の構成例であ
る。本実施形態を構成する部位において前述した図１に
示した部位と同等の部位には同じ符号を付して、その説
明を省略する。
【００１９】この加算回路は、第１実施形態におけるス
イッチ回路網１ａ〜１ｎの代わりに１個のＰチャンネル
トランジスタを用いたものであり、多段接続されたｎ個
のスイッチ回路網２ａ〜２ｎとＰチャンネルＭＯＳトラ
ンジスタ５１と、ＮチャンネルＭＯＳトランジスタ２１
〜２６，５２，５３とで構成される。
イッチ回路網１ａ〜１ｎの代わりに１個のＰチャンネル
トランジスタを用いたものであり、多段接続されたｎ個
のスイッチ回路網２ａ〜２ｎとＰチャンネルＭＯＳトラ
ンジスタ５１と、ＮチャンネルＭＯＳトランジスタ２１
〜２６，５２，５３とで構成される。
【００２０】前記プリチャージ信号ＣＫによりトランジ
スタ５２，５３が駆動し、さらに入力信号Ｂn ，／Ｂn
により駆動するトランジスタ２１〜２４から出力される
入力信号Ａn ，／Ａn がスイッチ回路網２ａにそれぞれ
入力する。前記スイッチ回路網２ａ〜２ｎは、図２，図
３に示した構成と同等に構成されている。
スタ５２，５３が駆動し、さらに入力信号Ｂn ，／Ｂn
により駆動するトランジスタ２１〜２４から出力される
入力信号Ａn ，／Ａn がスイッチ回路網２ａにそれぞれ
入力する。前記スイッチ回路網２ａ〜２ｎは、図２，図
３に示した構成と同等に構成されている。
【００２１】このような構成により、例えば、入力信号
Ａk ，Ｂk （ｋ＝０，１，２，…，ｎ），Ｃi と、その
反転信号 ／Ａk ，／Ｂk （ｋ＝０，１，２，…，
ｎ），／Ｃi の入力端子を交換すると、加算結果Ｓｋ
（ｋ＝０，１，２，…，ｎ）の反転信号を出力すること
ができる。
Ａk ，Ｂk （ｋ＝０，１，２，…，ｎ），Ｃi と、その
反転信号 ／Ａk ，／Ｂk （ｋ＝０，１，２，…，
ｎ），／Ｃi の入力端子を交換すると、加算結果Ｓｋ
（ｋ＝０，１，２，…，ｎ）の反転信号を出力すること
ができる。
【００２２】以上のことから本発明の加算器を用いて、
例えば演算回路等を形成する場合に、予め回路素子をレ
イアウトしておけば、これらを組み合わせ配線を施すだ
けで図４に示すと同等な任意の桁の加算結果を計算する
ことができる。
例えば演算回路等を形成する場合に、予め回路素子をレ
イアウトしておけば、これらを組み合わせ配線を施すだ
けで図４に示すと同等な任意の桁の加算結果を計算する
ことができる。
【００２３】また、加算結果の出力のためには、それぞ
れの桁に対応する桁上げ信号を計算する必要はなく、桁
上げ入力信号Ｃｉを入力すればよいので、桁上げ信号Ｃ
ｉが変化してから加算結果Ｓが出力されるまでの時間を
短縮することができる。
れの桁に対応する桁上げ信号を計算する必要はなく、桁
上げ入力信号Ｃｉを入力すればよいので、桁上げ信号Ｃ
ｉが変化してから加算結果Ｓが出力されるまでの時間を
短縮することができる。
【００２４】出力をインバータでバッファリングすると
きには、前述したように入力信号の反転・非反転の関係
を逆にすれば、加算結果の反転信号を出力することがで
きるので、バッファの段数を低減することができる。
きには、前述したように入力信号の反転・非反転の関係
を逆にすれば、加算結果の反転信号を出力することがで
きるので、バッファの段数を低減することができる。
【００２５】
【発明の効果】以上詳述したように本発明によれば、回
路構成のレイアウト上に規則性を有し、容易に集積回路
に構築でき且つ、高速に動作する加算器を提供すること
ができる。
路構成のレイアウト上に規則性を有し、容易に集積回路
に構築でき且つ、高速に動作する加算器を提供すること
ができる。
【図１】本発明による加算器を用いた第１実施形態とし
ての多ビット加算器による第１ビット（Ｓ1 ）の演算回
路の構成例を示す図である。
ての多ビット加算器による第１ビット（Ｓ1 ）の演算回
路の構成例を示す図である。
【図２】本発明の加算器となるＰチャンネルＭＯＳトラ
ンジスタを用いたスイッチ回路網の構成例を示す図であ
る。
ンジスタを用いたスイッチ回路網の構成例を示す図であ
る。
【図３】本発明の加算器となるＮチャンネルＭＯＳトラ
ンジスタを用いたスイッチ回路網の構成例を示す図であ
る。
ンジスタを用いたスイッチ回路網の構成例を示す図であ
る。
【図４】本発明による第２実施形態としての加算器をｎ
個用いたｎビット加算器のｎビット（Ｓn ）演算回路の
構成例である。
個用いたｎビット加算器のｎビット（Ｓn ）演算回路の
構成例である。
【図５】本発明の加算器による第３実施形態としてのプ
リチャージ信号ＣＫを用いたダイナミック型のｎビット
加算器の第ｎビット（Ｓｎ）演算回路の構成例を示す図
である。
リチャージ信号ＣＫを用いたダイナミック型のｎビット
加算器の第ｎビット（Ｓｎ）演算回路の構成例を示す図
である。
【図６】従来の高速加算器である４ビットＣＬＡ（キャ
リー・ルック・アヘット゛）加算器の概略図を示す。
リー・ルック・アヘット゛）加算器の概略図を示す。
１，２…スイッチ回路網 １１〜１６，３１〜３８…ＰチャンネルＭＯＳトランジ
スタ ２１〜２６，４１〜４８…ＮチャンネルＭＯＳトランジ
スタ
スタ ２１〜２６，４１〜４８…ＮチャンネルＭＯＳトランジ
スタ
Claims (4)
- 【請求項１】 入力端子となる第１の電極に第１の制御
信号が入力され、制御電極に第２の制御信号が入力され
る第１のスイッチ手段と、 第１の電極に前記第１の制御信号の反転信号が入力さ
れ、制御電極に前記第２の制御信号の反転信号が入力さ
れる第２のスイッチ手段と、 第１の電極に前記第１の制御信号が入力され、制御電極
に前記第２の制御信号の反転信号が入力される第３のス
イッチ手段と、 第１の電極が前記第１の制御信号の反転信号に接続さ
れ、制御電極に前記第２の制御信号が入力される第４の
スイッチ手段と、 第１の電極が前記第１，第２のスイッチ手段の出力端子
となる第２の電極に共通接続され、制御電極に第３の制
御信号が入力される第５のスイッチ手段と、 前記第５のスイッチ手段に並列接続され、制御電極に第
４の制御信号が入力される第６のスイッチ手段と、 第１の電極が前記第１，第２のスイッチ手段の第２の電
極に共通接続され、制御電極に前記第３の制御信号が入
力される第７のスイッチ手段と、 第１の電極が前記第７のスイッチ手段の第２の電極に接
続され、制御電極に前記第４の制御信号が入力される第
８のスイッチ手段と、 第１の電極が前記第３，第４のスイッチ手段の第２の電
極に共通接続され、制御電極に前記第３の制御信号の反
転信号が入力される第９のスイッチ手段と、 前記第９のスイッチ手段に並列接続され、制御電極に前
記第４の制御信号の反転信号が入力される第１０のスイ
ッチ手段と、 第１の電極が前記第３，第４のスイッチ手段の第２の電
極に共通接続され、制御電極に前記第３の制御信号の反
転信号が入力される第１１のスイッチ手段と、 第１の電極が前記第１１のスイッチ手段の第２の電極に
接続され、制御電極に第４の制御信号の反転信号が入力
される第１２のスイッチ手段と、 第１の電極が前記第５，第６のスイッチ手段の第２の電
極に共通接続され、第２の電極が第８，第１２のスイッ
チ手段の第２電極に共通接続され、制御電極に外部から
桁上げを制御するための桁上げ信号となる第５の制御信
号が入力される第１３のスイッチ手段と、 第１の電極が前記第９，第１０のスイッチ手段の第２の
電極に共通接続され、第２の電極が前記第８，第１２の
スイッチ手段の第２電極に共通接続され、制御電極に前
記第５の制御信号の反転信号が入力される第１４のスイ
ッチ手段と、を具備することを特徴とする加算器。 - 【請求項２】 制御電極に第１の制御信号が入力される
第１のスイッチ手段と、 前記第１のスイッチ手段に並列接続され、制御電極に第
２の制御信号が入力される第２のスイッチ手段と、 第１の電極が前記第１，第２のスイッチ手段の第１の電
極に共通接続され、前記第１の制御信号が入力される第
３のスイッチ手段と、 第１の電極が前記第３のスイッチ手段の第２の電極に接
続され、制御電極に前記第２の制御信号が入力される第
４のスイッチ手段と、 制御電極に前記第１の制御信号の反転信号が入力される
第５のスイッチ手段と、前記第５のスイッチ手段に並列
接続され、制御電極に前記第２の制御信号の反転信号が
入力される第６のスイッチ手段と、 第１の電極が前記第３，第４のスイッチ手段の第１の電
極に共通接続され、制御電極に前記第１の制御信号の反
転信号が入力される第７のスイッチ手段と、 第１の電極が前記第７のスイッチ手段の第２の電極に接
続され、制御電極に前記第２の制御信号の反転信号が入
力される第８のスイッチ手段とで構成される回路を複
数、有することを特徴とする加算器。 - 【請求項３】 前記１乃至第１４のスイッチ手段は、Ｐ
チャンネルＭＯＳトランジスタ若しくはＮチャンネルＭ
ＯＳトランジスタのいずれか一方で構成されていること
を特徴とする請求項１記載の加算器。 - 【請求項４】 前記１乃至第８のスイッチ手段は、Ｐチ
ャンネルＭＯＳトランジスタ若しくはＮチャンネルＭＯ
Ｓトランジスタのいずれか一方で構成されていることを
特徴とする請求項２記載の加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33198695A JP3351672B2 (ja) | 1995-12-20 | 1995-12-20 | 加算器 |
| US08/768,947 US5909386A (en) | 1995-12-20 | 1996-12-18 | Digital adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33198695A JP3351672B2 (ja) | 1995-12-20 | 1995-12-20 | 加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171456A true JPH09171456A (ja) | 1997-06-30 |
| JP3351672B2 JP3351672B2 (ja) | 2002-12-03 |
Family
ID=18249872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33198695A Expired - Lifetime JP3351672B2 (ja) | 1995-12-20 | 1995-12-20 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5909386A (ja) |
| JP (1) | JP3351672B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004011433A1 (de) * | 2004-03-09 | 2005-10-20 | Infineon Technologies Ag | Logik-Grundzelle, Logik-Grundzellen-Anordnung und Logik-Vorrichtung |
| JP6046380B2 (ja) * | 2011-08-31 | 2016-12-14 | サターン ライセンシング エルエルシーＳａｔｕｒｎ Ｌｉｃｅｎｓｉｎｇ ＬＬＣ | スイッチ、充電監視装置、及び充電池モジュール |
| EP3090836A1 (de) | 2015-05-06 | 2016-11-09 | Illinois Tool Works Inc. | Eintreibwerkzeug mit verbesserter sicherheitseinrichtung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
| US4583192A (en) * | 1983-09-30 | 1986-04-15 | Motorola, Inc. | MOS full adder circuit |
| JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
| US4689763A (en) * | 1985-01-04 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS full adder circuit |
| JPS6222146A (ja) * | 1985-07-23 | 1987-01-30 | Toshiba Corp | 並列乗算器 |
| US5206825A (en) * | 1987-05-27 | 1993-04-27 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed-digit representation of external operands |
| US5047976A (en) * | 1988-03-25 | 1991-09-10 | Fujitsu Limited | Logic circuit having carry select adders |
-
1995
- 1995-12-20 JP JP33198695A patent/JP3351672B2/ja not_active Expired - Lifetime
-
1996
- 1996-12-18 US US08/768,947 patent/US5909386A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5909386A (en) | 1999-06-01 |
| JP3351672B2 (ja) | 2002-12-03 |
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