JPH09171415A - Ｃｍｏｓ電流源回路 - Google Patents
Ｃｍｏｓ電流源回路Info
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—Dc amplifiers in which all stages are dc-coupled
- H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/08—Regulating voltage or current wherein the variable is dc
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-
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- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Abstract
(57)【要約】
【課題】本発明の目的は、アナログ供給電圧、基板電
圧、及び温度の変化に拘わらず恒常一定な基準電流を発
生し得るＣＭＯＳ電流源回路を提供しようとするもので
ある。 【解決手段】スタート信号によりＣＭＯＳ電流源回路を
動作させるスタート部と、該スタート部の動作によりア
ナログ電圧Ｖｄｄ、基板電圧、及び温度変化に従うバイ
アス電流を発生するバイアス電流発生部と、該バイアス
電流の入力される電流入力部と、アナログ電圧、基板電
圧、及び温度の変化に従い前記バイアス電流を補償し基
準電流を発生する電流補償部と、からＣＭＯＳ電流源回
路が構成される。
圧、及び温度の変化に拘わらず恒常一定な基準電流を発
生し得るＣＭＯＳ電流源回路を提供しようとするもので
ある。 【解決手段】スタート信号によりＣＭＯＳ電流源回路を
動作させるスタート部と、該スタート部の動作によりア
ナログ電圧Ｖｄｄ、基板電圧、及び温度変化に従うバイ
アス電流を発生するバイアス電流発生部と、該バイアス
電流の入力される電流入力部と、アナログ電圧、基板電
圧、及び温度の変化に従い前記バイアス電流を補償し基
準電流を発生する電流補償部と、からＣＭＯＳ電流源回
路が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、基準電流源発生回
路に係るもので、詳しくは、アナログ供給電圧Ｖｄｄ
ａ、基板電圧Ｖｂｂ、及び温度Ｔの変化に拘わりなく恒
常一定な基準電流Ｉｒｅｆを発生し得るＣＭＯＳ電流源
回路に関するものである。
路に係るもので、詳しくは、アナログ供給電圧Ｖｄｄ
ａ、基板電圧Ｖｂｂ、及び温度Ｔの変化に拘わりなく恒
常一定な基準電流Ｉｒｅｆを発生し得るＣＭＯＳ電流源
回路に関するものである。
【０００２】
【従来の技術】一般に、超高速メモリＤＲＡＭにおいて
は、メモリのアクセスタイムを短縮するためＤＬＬ（De
lay-Locked Loop）のようなアナログ回路が使用される
が、該ＤＬＬは温度及びアナログ供給電圧Ｖｄｄａに大
いに影響を受けるので、各要素に拘わりなく恒常一定な
基準電流Ｉrefを発生する電流源回路が必要となる。そ
して、従来、電流源回路においては、図４に示すよう
に、ＰＭＯＳトランジスタＭＰ１、ＭＰ４、及びＭＰ５
と、ＰＭＯＳトランジスタＭＰ２及びＭＰ３と、ＮＭＯ
ＳトランジスタＭＮ３及びＭＮ４とが、夫々電流ミラー
を形成して構成されていた。
は、メモリのアクセスタイムを短縮するためＤＬＬ（De
lay-Locked Loop）のようなアナログ回路が使用される
が、該ＤＬＬは温度及びアナログ供給電圧Ｖｄｄａに大
いに影響を受けるので、各要素に拘わりなく恒常一定な
基準電流Ｉrefを発生する電流源回路が必要となる。そ
して、従来、電流源回路においては、図４に示すよう
に、ＰＭＯＳトランジスタＭＰ１、ＭＰ４、及びＭＰ５
と、ＰＭＯＳトランジスタＭＰ２及びＭＰ３と、ＮＭＯ
ＳトランジスタＭＮ３及びＭＮ４とが、夫々電流ミラー
を形成して構成されていた。
【０００３】且つ、アナログ電圧Ｖｄｄａが印加し、温
度Ｔが増加されると、ベースーエミッタ電圧Ｖbe2が抵
抗Ｒ１に掛かって電流Ｉ１は次の式（１）に示したよう
になる。 Ｉ１＝Ｖbe2／Ｒ１ … 式（１） このとき、該式（１）の電流Ｉ１は、ベースーエミッタ
Ｖbe2がー２ｍＶ／℃ずつ減少するので、温度に反比例
して減少される。叉、電流Ｉ２は、寄生バイポーラトラ
ンジスタＱ２のベースーエミッタ電圧Ｖbe2と寄生バイ
ポーラトランジスタＱ１のベースーエミッタＶbe１との
差が抵抗Ｒ２に掛かって形成され、次式（２）のように
なる。
度Ｔが増加されると、ベースーエミッタ電圧Ｖbe2が抵
抗Ｒ１に掛かって電流Ｉ１は次の式（１）に示したよう
になる。 Ｉ１＝Ｖbe2／Ｒ１ … 式（１） このとき、該式（１）の電流Ｉ１は、ベースーエミッタ
Ｖbe2がー２ｍＶ／℃ずつ減少するので、温度に反比例
して減少される。叉、電流Ｉ２は、寄生バイポーラトラ
ンジスタＱ２のベースーエミッタ電圧Ｖbe2と寄生バイ
ポーラトランジスタＱ１のベースーエミッタＶbe１との
差が抵抗Ｒ２に掛かって形成され、次式（２）のように
なる。
【０００４】 Ｉ２＝（Ｖbe2−Ｖbe１）／Ｒ２＝ｎＴ／Ｒ２ … 式（２） 従って、電流Ｉ２は温度増加に比例して増加し、ＮＭＯ
ＳトランジスタＮＭ４がＮＭＯＳトランジスタＮＭ３の
幅／長さ（Ｗ／Ｌ）比と同様に設定された場合、電流Ｉ
３は電流Ｉ２と同様に流れるようになる。更に、それら
ＰＭＯＳトランジスタＭＰ１、ＭＰ４、及びＭＰ５は電
流ミラーをなしているため、ＰＭＯＳトランジスタＭＰ
１を通って電流Ｉ３が流れ、叉、ＰＭＯＳトランジスタ
ＭＰ２及びＭＰ３が電流ミラーをなしているため、前記
電流Ｉ１がＰＭＯＳトランジスタＭＰ２を通って流れ
る。
ＳトランジスタＮＭ４がＮＭＯＳトランジスタＮＭ３の
幅／長さ（Ｗ／Ｌ）比と同様に設定された場合、電流Ｉ
３は電流Ｉ２と同様に流れるようになる。更に、それら
ＰＭＯＳトランジスタＭＰ１、ＭＰ４、及びＭＰ５は電
流ミラーをなしているため、ＰＭＯＳトランジスタＭＰ
１を通って電流Ｉ３が流れ、叉、ＰＭＯＳトランジスタ
ＭＰ２及びＭＰ３が電流ミラーをなしているため、前記
電流Ｉ１がＰＭＯＳトランジスタＭＰ２を通って流れ
る。
【０００５】即ち、バイアス電流Ｉbiasは電流Ｉ１と電
流Ｉ３との合算値となって、次式（３）にて表示され
る。 Ｉbias＝Ｉ１＋Ｉ３＝Ｖbe2 ／Ｒ１＋ｎＴ／Ｒ２ … 式（３） 従って、温度Ｔが増加するときバイアス電流Ｉｂｉａｓ
は、温度Ｔの増加に従い減少する電流Ｉ１と増加する電
流Ｉ２との合算値であるため、一定に流れるようにな
る。
流Ｉ３との合算値となって、次式（３）にて表示され
る。 Ｉbias＝Ｉ１＋Ｉ３＝Ｖbe2 ／Ｒ１＋ｎＴ／Ｒ２ … 式（３） 従って、温度Ｔが増加するときバイアス電流Ｉｂｉａｓ
は、温度Ｔの増加に従い減少する電流Ｉ１と増加する電
流Ｉ２との合算値であるため、一定に流れるようにな
る。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来電流源回路においては、一定なバイアス電流Ｉｂｉａ
ｓを発生させるため、ｎウェル工程中Ｐ＋拡散層をエミ
ッタとし、ｎウェルをベースにし、ｐー基板をコレクタ
とする寄生バイポーラトランジスタＱ１、Ｑ２を用いる
ため、電流源回路動作時に必然的に基板電流が形成さ
れ、該基板電流は内部抵抗成分に従い変化され、しきい
電圧ＶＴが変化されて前記寄生バイポーラトランジスタ
Ｑ１、Ｑ２の特性が変化され、一定な基板電圧Ｖｂｂを
必要とするアナログ素子に悪い影響を及ぼすという不都
合な点があった。
来電流源回路においては、一定なバイアス電流Ｉｂｉａ
ｓを発生させるため、ｎウェル工程中Ｐ＋拡散層をエミ
ッタとし、ｎウェルをベースにし、ｐー基板をコレクタ
とする寄生バイポーラトランジスタＱ１、Ｑ２を用いる
ため、電流源回路動作時に必然的に基板電流が形成さ
れ、該基板電流は内部抵抗成分に従い変化され、しきい
電圧ＶＴが変化されて前記寄生バイポーラトランジスタ
Ｑ１、Ｑ２の特性が変化され、一定な基板電圧Ｖｂｂを
必要とするアナログ素子に悪い影響を及ぼすという不都
合な点があった。
【０００７】それで、本発明の目的は、標準ＣＭＯＳ工
程に容易に用いるように、アナログ電圧Ｖｄｄａ、基板
電圧Ｖｂｂ、及び温度Ｔの変化に従うバイアス電流Ｉｂ
ｉａｓの変化を補償し、恒常一定な基準電流ＩＲＥＦを
発生し得るＣＭＯＳ電流源回路を提供しようとするもの
である。
程に容易に用いるように、アナログ電圧Ｖｄｄａ、基板
電圧Ｖｂｂ、及び温度Ｔの変化に従うバイアス電流Ｉｂ
ｉａｓの変化を補償し、恒常一定な基準電流ＩＲＥＦを
発生し得るＣＭＯＳ電流源回路を提供しようとするもの
である。
【０００８】
【課題を解決するための手段】そして、このような本発
明のＣＭＯＳ電流源回路においては、スタート信号によ
りＣＭＯＳ電流源回路を動作させるスタート部と、該ス
タート部の動作によりアナログ電圧Ｖｄｄａ、基板電圧
Ｖｂｂ、及び温度Ｔの変化に従うバイアス電流Ｉｂｉａ
ｓを発生するバイアス電流発生部と、該バイアス電流Ｉ
ｂｉａｓの入力される電流入力部と、該電流入力部のバ
イアス電流Ｉｂｉａｓを受け、アナログ電圧Ｖｄｄａ、
基板電圧Ｖｂｂ、及び温度Ｔの変化に従い該バイアス電
流Ｉｂｉａｓを補償し基準電流Ｉｒｅｆを発生する電流
補償部と、から構成される。
明のＣＭＯＳ電流源回路においては、スタート信号によ
りＣＭＯＳ電流源回路を動作させるスタート部と、該ス
タート部の動作によりアナログ電圧Ｖｄｄａ、基板電圧
Ｖｂｂ、及び温度Ｔの変化に従うバイアス電流Ｉｂｉａ
ｓを発生するバイアス電流発生部と、該バイアス電流Ｉ
ｂｉａｓの入力される電流入力部と、該電流入力部のバ
イアス電流Ｉｂｉａｓを受け、アナログ電圧Ｖｄｄａ、
基板電圧Ｖｂｂ、及び温度Ｔの変化に従い該バイアス電
流Ｉｂｉａｓを補償し基準電流Ｉｒｅｆを発生する電流
補償部と、から構成される。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。本発明のＣＭＯＳ電流源回路に
おいては、図１に示すように、外部から入力するスター
ト信号によりＣＭＯＳ電流源回路を動作させるスタート
部１０と、該スタート部１０によりアナログ電圧Ｖｄｄ
ａ、基板電圧Ｖｂｂ、及び温度Ｔの変化に従うバイアス
電流Ｉｂｉａｓを発生するバイアス電流発生部２０と、
該バイアス電流Ｉｂｉａｓの入力される電流入力部３０
と、該電流入力部３０のバイアス電流Ｉｂｉａｓによ
り、アナログ電圧Ｖｄｄａ、基板電圧Ｖｂｂ、及び温度
Ｔの変化に従う前記バイアス電流Ｉｂｉａｓを補償し基
準電流Ｉｒｅｆを発生する電流補償部４０と、から構成
されている。
図面を用いて説明する。本発明のＣＭＯＳ電流源回路に
おいては、図１に示すように、外部から入力するスター
ト信号によりＣＭＯＳ電流源回路を動作させるスタート
部１０と、該スタート部１０によりアナログ電圧Ｖｄｄ
ａ、基板電圧Ｖｂｂ、及び温度Ｔの変化に従うバイアス
電流Ｉｂｉａｓを発生するバイアス電流発生部２０と、
該バイアス電流Ｉｂｉａｓの入力される電流入力部３０
と、該電流入力部３０のバイアス電流Ｉｂｉａｓによ
り、アナログ電圧Ｖｄｄａ、基板電圧Ｖｂｂ、及び温度
Ｔの変化に従う前記バイアス電流Ｉｂｉａｓを補償し基
準電流Ｉｒｅｆを発生する電流補償部４０と、から構成
されている。
【００１０】且つ、前記スタート部１０においては、イ
ンバーター１１とトランジスタ１２とを備えている。
叉、前記バイアス電流発生部２０においては、電流ミラ
ーを形成する第１ＰＭＯＳトランジスタ２１、第２ＰＭ
ＯＳトランジスタ２２、及び第３ＰＭＯＳトランジスタ
２５と、ドレイン端子が前記第２ＰＭＯＳトランジスタ
２２のドレイン端子に連結されゲート端子は前記第１Ｐ
ＭＯＳトランジスタ２１のドレイン端子に共通連結され
るＮＭＯＳトランジスタ２３と、ドレイン端子が前記第
１ＰＭＯＳトランジスタ２１のドレイン端子に連結され
ソース端子は接地されゲート端子は前記第１ＮＭＯＳト
ランジスタ２３のソース端子に共通連結される第２ＮＭ
ＯＳトランジスタ２４と、一方側端が前記第１ＮＭＯＳ
トランジスタ２３のソース端子に連結され他方側端は接
地される抵抗Ｒｘと、を備えている。
ンバーター１１とトランジスタ１２とを備えている。
叉、前記バイアス電流発生部２０においては、電流ミラ
ーを形成する第１ＰＭＯＳトランジスタ２１、第２ＰＭ
ＯＳトランジスタ２２、及び第３ＰＭＯＳトランジスタ
２５と、ドレイン端子が前記第２ＰＭＯＳトランジスタ
２２のドレイン端子に連結されゲート端子は前記第１Ｐ
ＭＯＳトランジスタ２１のドレイン端子に共通連結され
るＮＭＯＳトランジスタ２３と、ドレイン端子が前記第
１ＰＭＯＳトランジスタ２１のドレイン端子に連結され
ソース端子は接地されゲート端子は前記第１ＮＭＯＳト
ランジスタ２３のソース端子に共通連結される第２ＮＭ
ＯＳトランジスタ２４と、一方側端が前記第１ＮＭＯＳ
トランジスタ２３のソース端子に連結され他方側端は接
地される抵抗Ｒｘと、を備えている。
【００１１】更に、前記電流入力部３０においては、電
流ミラーを形成する第３ＮＭＯＳトランジスタ３１及び
第４ＮＭＯＳトランジスタ３２を備えている。そして、
前記電流補償部４０においては、ゲート端子及びドレイ
ン端子が共通連結して接地されソース端子が前記第３Ｎ
ＭＯＳトランジスタ３１のソース端子に連結された第４
ＰＭＯＳトランジスタ４１と、各ドレイン端子が前記第
３及び第４ＮＭＯＳトランジスタ３１、３２の各ソース
端子に夫々連結され電流ミラーを形成する第５ＮＭＯＳ
トランジスタ４２及び第６ＮＭＯＳトランジスタ４３
と、ゲート端子が前記第６ＮＭＯＳトランジスタ４３の
ドレイン端子に連結された第７ＮＭＯＳトランジスタ４
４とを備えている。且つ、前記全てのトランジスタには
アナログ電圧Ｖｄｄａが入力される。
流ミラーを形成する第３ＮＭＯＳトランジスタ３１及び
第４ＮＭＯＳトランジスタ３２を備えている。そして、
前記電流補償部４０においては、ゲート端子及びドレイ
ン端子が共通連結して接地されソース端子が前記第３Ｎ
ＭＯＳトランジスタ３１のソース端子に連結された第４
ＰＭＯＳトランジスタ４１と、各ドレイン端子が前記第
３及び第４ＮＭＯＳトランジスタ３１、３２の各ソース
端子に夫々連結され電流ミラーを形成する第５ＮＭＯＳ
トランジスタ４２及び第６ＮＭＯＳトランジスタ４３
と、ゲート端子が前記第６ＮＭＯＳトランジスタ４３の
ドレイン端子に連結された第７ＮＭＯＳトランジスタ４
４とを備えている。且つ、前記全てのトランジスタには
アナログ電圧Ｖｄｄａが入力される。
【００１２】このように構成された本発明のＣＭＯＳ電
流源回路の作用を説明する。先ず、ローレベルのスター
ト信号がスタート部１０に入力すると、インバーター１
１はハイレベルの信号をＮＭＯＳトランジスタ１２のゲ
ート端子に印加し、バイアス電流発生部２０が動作され
る。次いで、第１及び第２ＰＭＯＳトランジスタ２１、
２２を夫々通って各電流ＩＰ１、電流ＩＰ２が流れ、第
１及び第２ＮＭＯＳトランジスタ２３、２４は線形領域
叉は飽和領域で動作される。この場合、アナログ供給電
圧Ｖｄｄａ、基板電圧Ｖｂｂ、及び温度が変化すると
き、電流ミラーを形成する前記第１ー第３ＰＭＯＳトラ
ンジスタ２１、２２、２５のチャネル幅／長さ（Ｗ／
Ｌ）の比が同様に設定されたと仮定すると、図２（Ａ）
に示すように、電流（ＩＲ＝ＩＰ２）と抵抗ＲＸに掛か
る両端電圧ＶＸにより決定される動作点でバイアス電流
Ｉｂｉａｓを求めることができる。
流源回路の作用を説明する。先ず、ローレベルのスター
ト信号がスタート部１０に入力すると、インバーター１
１はハイレベルの信号をＮＭＯＳトランジスタ１２のゲ
ート端子に印加し、バイアス電流発生部２０が動作され
る。次いで、第１及び第２ＰＭＯＳトランジスタ２１、
２２を夫々通って各電流ＩＰ１、電流ＩＰ２が流れ、第
１及び第２ＮＭＯＳトランジスタ２３、２４は線形領域
叉は飽和領域で動作される。この場合、アナログ供給電
圧Ｖｄｄａ、基板電圧Ｖｂｂ、及び温度が変化すると
き、電流ミラーを形成する前記第１ー第３ＰＭＯＳトラ
ンジスタ２１、２２、２５のチャネル幅／長さ（Ｗ／
Ｌ）の比が同様に設定されたと仮定すると、図２（Ａ）
に示すように、電流（ＩＲ＝ＩＰ２）と抵抗ＲＸに掛か
る両端電圧ＶＸにより決定される動作点でバイアス電流
Ｉｂｉａｓを求めることができる。
【００１３】次いで、前記電流補償部４０は、前記電流
入力部３０を通ったバイアス電流Ｉｂｉａｓを受け、第
４ＰＭＯＳトランジスタ４１に流れる電流Ｉｃｍｐを調
節して第５ＮＭＯＳトランジスタ４２へ流れる電流ＩＮ
１を調節し、叉、該電流ＩＮ１の調節により基準電流Ｉ
ｒｅｆ＝ｎ×Ｉｎ（ｎは常数）に従って一定な基準電流
Ｉｒｅｆを発生する。一般に、電流源回路の基準電流Ｉ
ｒｅｆは、アナログ供給電圧Ｖｄｄａに拘わりなく、基
板電圧Ｖｂｂ及び温度等の変化にも恒常一定に維持され
るべきであるが、該基準電流Ｉｒｅｆバイアス電流Ｉｂ
ｉａｓに従い決定されるため、先ず、バイアス電流Ｉｂ
ｉａｓと前記要素との関係に対し説明する。
入力部３０を通ったバイアス電流Ｉｂｉａｓを受け、第
４ＰＭＯＳトランジスタ４１に流れる電流Ｉｃｍｐを調
節して第５ＮＭＯＳトランジスタ４２へ流れる電流ＩＮ
１を調節し、叉、該電流ＩＮ１の調節により基準電流Ｉ
ｒｅｆ＝ｎ×Ｉｎ（ｎは常数）に従って一定な基準電流
Ｉｒｅｆを発生する。一般に、電流源回路の基準電流Ｉ
ｒｅｆは、アナログ供給電圧Ｖｄｄａに拘わりなく、基
板電圧Ｖｂｂ及び温度等の変化にも恒常一定に維持され
るべきであるが、該基準電流Ｉｒｅｆバイアス電流Ｉｂ
ｉａｓに従い決定されるため、先ず、バイアス電流Ｉｂ
ｉａｓと前記要素との関係に対し説明する。
【００１４】先ず、バイアス電流発生部２０の抵抗ＲＸ
に掛かる電圧ＶＸは次式（４）にて表示される。 ＶX ＝ＲX ×ＩR 、 ＩR ＝１／ＲX ×ＶX … 式（４） 且つ、前記第１及び第２ＰＭＯＳトランジスタ２１、２
２を通って流れる電流ＩＰ１、ＩＰ２は次式（５）にて
表示される。 ＩP1＝ＩP2＝ＫP ／２×Ｗ／Ｌ（ＶX −ＶT ）2 ＝ＩR … 式（５） 従って、図２（Ａ）に示すように、前記式（４）及び式
（５）により動作点ａ及びバイアス電流Ｉｂｉａｓが求
められ、このとき、バイアス電流Ｉｂｉａｓはアナログ
供給電圧Ｖｄｄと無関係であることが分かる。
に掛かる電圧ＶＸは次式（４）にて表示される。 ＶX ＝ＲX ×ＩR 、 ＩR ＝１／ＲX ×ＶX … 式（４） 且つ、前記第１及び第２ＰＭＯＳトランジスタ２１、２
２を通って流れる電流ＩＰ１、ＩＰ２は次式（５）にて
表示される。 ＩP1＝ＩP2＝ＫP ／２×Ｗ／Ｌ（ＶX −ＶT ）2 ＝ＩR … 式（５） 従って、図２（Ａ）に示すように、前記式（４）及び式
（５）により動作点ａ及びバイアス電流Ｉｂｉａｓが求
められ、このとき、バイアス電流Ｉｂｉａｓはアナログ
供給電圧Ｖｄｄと無関係であることが分かる。
【００１５】次いで、基板電圧Ｖｂｂとバイアス電流Ｉ
ｂｉａｓとの関係を説明すると、しきい電圧ＶＴは工程
上の変化及び基板電圧Ｖｂｂの変化に影響を受け、式
（６）で表示される。 ＶT ＝Ａ＋Ｂ（｜Ｖｂｂ｜）1/2 … 式（６） 従って、図２（Ｂ）に示すように、基板電圧Ｖｂｂが増
加すると、しきい電圧ＶＴはＶＴからＶＴ’に△ＶＴだ
け増加され、該△ＶＴの増加により動作点がａからｂに
変化してバイアス電流Ｉｂｉａｓはバイアス電流Ｉｂｉ
ａｓ’に△Ｉｂｉａｓだけ増加される。
ｂｉａｓとの関係を説明すると、しきい電圧ＶＴは工程
上の変化及び基板電圧Ｖｂｂの変化に影響を受け、式
（６）で表示される。 ＶT ＝Ａ＋Ｂ（｜Ｖｂｂ｜）1/2 … 式（６） 従って、図２（Ｂ）に示すように、基板電圧Ｖｂｂが増
加すると、しきい電圧ＶＴはＶＴからＶＴ’に△ＶＴだ
け増加され、該△ＶＴの増加により動作点がａからｂに
変化してバイアス電流Ｉｂｉａｓはバイアス電流Ｉｂｉ
ａｓ’に△Ｉｂｉａｓだけ増加される。
【００１６】次いで、△Ｉｂｉａｓだけ増加されたバイ
アス電流Ｉｂｉａｓ’は、電流入力部３０を通って電流
補償部４０に入力され、第４ＰＭＯＳトランジスタ４１
を通って流れる電流Ｉｃａｍｐと第５ＮＭＯＳトランジ
スタ４２を通って流れる電流ＩＮＩとに夫々分離され
る。従って、基板電圧Ｖｂｂの範囲（ー２〜１．４Ｖ）
内で前記ＰＭＯＳトランジスタのチャネルの幅／長さ
（Ｗ／Ｌ）比を調節し、前記第４ＰＭＯＳトランジスタ
４１を通って流れる電流Ｉｃａｍｐを増加させると、電
流ＩＮＩ＝ＩｂｉａｓーＩｃｍｐ式によりＮＭＯＳトラ
ンジスタ４２を通って流れる電流ＩＮＩは殆ど一定に維
持される。
アス電流Ｉｂｉａｓ’は、電流入力部３０を通って電流
補償部４０に入力され、第４ＰＭＯＳトランジスタ４１
を通って流れる電流Ｉｃａｍｐと第５ＮＭＯＳトランジ
スタ４２を通って流れる電流ＩＮＩとに夫々分離され
る。従って、基板電圧Ｖｂｂの範囲（ー２〜１．４Ｖ）
内で前記ＰＭＯＳトランジスタのチャネルの幅／長さ
（Ｗ／Ｌ）比を調節し、前記第４ＰＭＯＳトランジスタ
４１を通って流れる電流Ｉｃａｍｐを増加させると、電
流ＩＮＩ＝ＩｂｉａｓーＩｃｍｐ式によりＮＭＯＳトラ
ンジスタ４２を通って流れる電流ＩＮＩは殆ど一定に維
持される。
【００１７】即ち、基準電流Ｉｒｅｆ＝ｎ×ＩＮＩ（ｎ
は常数）式により基板電圧Ｖｂｂが増加されても基準電
流Ｉｒｅｆは一定に維持され、この場合、前記第４ＰＭ
ＯＳトランジスタ４１の代わりに、前記バイアス電流発
生部２０で使用された抵抗Ｒｘに代置しても同様な結果
を得ることができる。次いで、温度Ｔとバイアス電流Ｉ
ｂｉａｓとの関係において温度が増加すると、抵抗ＲＸ
は＋１４００ｐｐｍ、しきい電圧ＶＴはー１０００ｐｐ
ｍ、温度係数ＫＰはー４０００ｐｐｍ程度に夫々変化さ
れる。
は常数）式により基板電圧Ｖｂｂが増加されても基準電
流Ｉｒｅｆは一定に維持され、この場合、前記第４ＰＭ
ＯＳトランジスタ４１の代わりに、前記バイアス電流発
生部２０で使用された抵抗Ｒｘに代置しても同様な結果
を得ることができる。次いで、温度Ｔとバイアス電流Ｉ
ｂｉａｓとの関係において温度が増加すると、抵抗ＲＸ
は＋１４００ｐｐｍ、しきい電圧ＶＴはー１０００ｐｐ
ｍ、温度係数ＫＰはー４０００ｐｐｍ程度に夫々変化さ
れる。
【００１８】従って、前記式（４）と式（５）により動
作点は、図３（Ａ）に示すように（ａ）から（ｃ）に変
化され、該動作点の変化に従いバイアス電流Ｉｂｉａｓ
はバイアス電流Ｉｂｉａｓ’に△Ｉｂｉａｓだけ減少さ
れる。次いで、△Ｉｂｉａｓだけ減少されたバイアス電
流Ｉｂｉａｓ’は電流入力部３０を通って電流補償部４
０に入力し、第４ＰＭＯＳトランジスタ４１を通って流
れる電流Ｉｃｍｐと第５ＮＭＯＳトランジスタ４２を通
って流れる電流ＩＮＩとに分離される。
作点は、図３（Ａ）に示すように（ａ）から（ｃ）に変
化され、該動作点の変化に従いバイアス電流Ｉｂｉａｓ
はバイアス電流Ｉｂｉａｓ’に△Ｉｂｉａｓだけ減少さ
れる。次いで、△Ｉｂｉａｓだけ減少されたバイアス電
流Ｉｂｉａｓ’は電流入力部３０を通って電流補償部４
０に入力し、第４ＰＭＯＳトランジスタ４１を通って流
れる電流Ｉｃｍｐと第５ＮＭＯＳトランジスタ４２を通
って流れる電流ＩＮＩとに分離される。
【００１９】従って、電流Ｉcmp ＝Ｋp ／２×Ｗ／Ｌ
（Ｖsgー｜ＶTP｜）1/2 式により、前記ＰＭＯＳトラン
ジスタ４１でチャネルの幅／長さ（Ｗ／Ｌ）比を調節す
ることにより、電流Ｉｃｍｐ自体の固有な特性の変動な
しに変動範囲のみ変えてＩｃｍｐをＩｃｍｐ’に変化さ
せる。例えば、０℃〜１００℃で前記電流Ｉｃｍｐが１
μＡから０．９μＡに０．１μＡ（１０％）減少される
とき、電流Ｉｃｍｐ’を１０μＡから９μＡに１μＡだ
け（１０％）減少させることにより、電流Ｉｃｍｐ’
は、図３（Ｂ）に示すように、バイアス電流Ｉｂｉａｓ
の変化と同様に増加叉は減少されて、ＮＭＯＳトランジ
スタ４２を通って流れる電流ＩＮＩは一定に維持され
る。
（Ｖsgー｜ＶTP｜）1/2 式により、前記ＰＭＯＳトラン
ジスタ４１でチャネルの幅／長さ（Ｗ／Ｌ）比を調節す
ることにより、電流Ｉｃｍｐ自体の固有な特性の変動な
しに変動範囲のみ変えてＩｃｍｐをＩｃｍｐ’に変化さ
せる。例えば、０℃〜１００℃で前記電流Ｉｃｍｐが１
μＡから０．９μＡに０．１μＡ（１０％）減少される
とき、電流Ｉｃｍｐ’を１０μＡから９μＡに１μＡだ
け（１０％）減少させることにより、電流Ｉｃｍｐ’
は、図３（Ｂ）に示すように、バイアス電流Ｉｂｉａｓ
の変化と同様に増加叉は減少されて、ＮＭＯＳトランジ
スタ４２を通って流れる電流ＩＮＩは一定に維持され
る。
【００２０】即ち、基準電流Ｉｒｅｆ＝ｎ×ＩＮＩ（ｎ
は常数）式により電流ＩＮＩが一定に維持されるため、
温度変化に従って基準電流Ｉｒｅｆは一定に維持され、
前記バイアス電流発生部２０の抵抗ＲＸが陽の温度係数
を有すると、第４ＰＭＯＳトランジスタ４１の代わりに
前記バイアス電流発生部２０で使用された抵抗ＲＸに代
置しても同様な結果を得ることができる。しかし、バイ
アス電流発生部２０の抵抗ＲＸが陰の温度係数を有する
ときは、前記第４ＰＭＯＳトランジスタ４１の代わりに
抵抗ＲＸのみが使用される。
は常数）式により電流ＩＮＩが一定に維持されるため、
温度変化に従って基準電流Ｉｒｅｆは一定に維持され、
前記バイアス電流発生部２０の抵抗ＲＸが陽の温度係数
を有すると、第４ＰＭＯＳトランジスタ４１の代わりに
前記バイアス電流発生部２０で使用された抵抗ＲＸに代
置しても同様な結果を得ることができる。しかし、バイ
アス電流発生部２０の抵抗ＲＸが陰の温度係数を有する
ときは、前記第４ＰＭＯＳトランジスタ４１の代わりに
抵抗ＲＸのみが使用される。
【００２１】且つ、温度変化に従い基準電流Ｉｒｅｆを
一定に維持する叉他の方法は、バイアス電流発生部２０
で予め第１ＰＭＯＳトランジスタ２１に対する第２ＰＭ
ＯＳトランジスタ２２の比率を調節して、バイアス電流
Ｉｂｉａｓ自体の温度係数を変化させる方法がある。
一定に維持する叉他の方法は、バイアス電流発生部２０
で予め第１ＰＭＯＳトランジスタ２１に対する第２ＰＭ
ＯＳトランジスタ２２の比率を調節して、バイアス電流
Ｉｂｉａｓ自体の温度係数を変化させる方法がある。
【００２２】
【発明の効果】以上説明したように本発明に係るＣＭＯ
Ｓ電流源回路においては、標準ＣＭＯＳ工程中アナログ
供給電圧Ｖｄｄａに拘わりなく、基板電圧Ｖｂｂ及び温
度Ｔの変化に従うバイアス電流Ｖｂｉａｓの変化を能動
的に相殺させて恒常一定な基準電流Ｉｒｅｆを発生し得
るようになっているため、チップの他の部分に影響を及
ぼすことなく基準電流源の必要な回路に容易に適用し得
るという効果がある。
Ｓ電流源回路においては、標準ＣＭＯＳ工程中アナログ
供給電圧Ｖｄｄａに拘わりなく、基板電圧Ｖｂｂ及び温
度Ｔの変化に従うバイアス電流Ｖｂｉａｓの変化を能動
的に相殺させて恒常一定な基準電流Ｉｒｅｆを発生し得
るようになっているため、チップの他の部分に影響を及
ぼすことなく基準電流源の必要な回路に容易に適用し得
るという効果がある。
【図１】本発明に係るＣＭＯＳ電流源回路図である。
【図２】本発明に係る基板電圧Ｖｂｂの変化に従うバイ
アス電流の変化を示したグラフである。
アス電流の変化を示したグラフである。
【図３】本発明に係る温度Ｔ変化に従うバイアス電流の
変化を示したグラフである。
変化を示したグラフである。
【図４】従来電流源回路図である。
１０：スタート部 １１：インバーター １２、２３、２４、３１、３２、４２、４３、４４：Ｎ
ＭＯＳトランジスタ ２０：バイアス電流発生部 ２１、２２、２５、４１：ＰＭＯＳトランジスタ ３０：電流入力部 ４０：電流補償部
ＭＯＳトランジスタ ２０：バイアス電流発生部 ２１、２２、２５、４１：ＰＭＯＳトランジスタ ３０：電流入力部 ４０：電流補償部
Claims (8)
- 【請求項１】ＣＭＯＳ電流回路であって、 スタート信号によりＣＭＯＳ電流源回路を動作させるス
タート部と、 該スタート部により動作され、アナログ電圧Ｖｄｄ、基
板電圧Ｖｂｂ、及び温度Ｔの変化に従うバイアス電流
（Ｉｂｉａｓ）を発生するバイアス電流発生部と、 該バイアス電流発生部からのバイアス電流が入力される
電流入力部と、 該電流入力部のバイアス電流（Ｉｂｉａｓ）を受け、ア
ナログ電圧（Ｖｄｄａ）、基板電圧（Ｖｂｂ）、及び温
度（Ｔ）の変化に従うバイアス電流（Ｉｂｉａｓ）を補
償し基準電流（Ｖｒｅｆ）を発生する電流補償部と、か
ら構成されたＣＭＯＳ電流源回路。 - 【請求項２】前記バイアス電流発生部は、電流ミラーを
形成する第１、第２、第３ＰＭＯＳトランジスタと、ド
レイン端子が前記第２ＰＭＯＳトランジスタのドレイン
端子に連結されゲート端子は前記第１ＰＭＯＳトランジ
スタのドレイン端子に共通連結される第１ＮＭＯＳトラ
ンジスタと、ドレイン端子が前記第１ＰＭＯＳトランジ
スタのドレイン端子に連結されソース端子は接地されゲ
ート端子は前記第１ＮＭＯＳトランジスタのソース端子
に共通連結される第２ＮＭＯＳトランジスタと、前記第
１ＮＭＯＳトランジスタのソース端子に一方側端が連結
され他方側端は接地される抵抗（ＲＸ）と、から構成さ
れる請求項１記載のＣＭＯＳ電流源回路。 - 【請求項３】前記電流補償部は、ゲート端子とドレイン
端子とが共通連結して接地され、入力されたバイアス電
流（Ｉｂｉａｓ）を補償する第４ＰＭＯＳトランジスタ
と、ドレイン端子が前記第４ＰＭＯＳトランジスタのド
レイン端子に共通連結され電流補償に従い一定な電流を
出力する第５ＮＭＯＳトランジスタと、該第５ＮＭＯＳ
トランジスタと電流ミラーを形成する第６ＮＭＯＳトラ
ンジスタと、ゲート端子が該第６ＮＭＯＳトランジスタ
のドレイン端子に連結され基準電流（Ｉｒｅｆ）を出力
する第７ＮＭＯＳトランジスタと、から構成されるＣＭ
ＯＳ電流源回路。 - 【請求項４】前記第４ＰＭＯＳトランジスタは、陽の温
度係数を有し前記バイアス電流発生部の抵抗（ＲＸ）と
対置し得るようになる請求項３記載のＣＭＯＳ電流源回
路。 - 【請求項５】第４ＰＭＯＳトランジスタは、前記バイア
ス電流発生部の抵抗（ＲＸ）が陰の温度係数を有すると
き、該バイアス電流発生部の抵抗（ＲＸ）の役割を行う
ようになる請求項３記載のＣＭＯＳ電流源回路。 - 【請求項６】前記第４ＰＭＯＳトランジスタは、基板電
圧Ｖｂｂが増加すると補償電流（Ｉｃｍｐ）を多く流
し、基板電圧Ｖｂｂが減少すると補償電流（Ｉｃｍｐ）
を少なく流して第５ＮＭＯＳトランジスタを通って流れ
る電流の量を一定に維持させる請求項３記載のＣＭＯＳ
電流源回路。 - 【請求項７】第４ＰＭＯＳトランジスタは、温度変化に
従いチャネルの幅／長さ（Ｗ／Ｌ）の比率を調整し、補
償電流（Ｉｃｍｐ）がバイアス電流（Ｉｂｉａｓ）の変
化率と同様な変化率を有するようにする第３記載のＣＭ
ＯＳ電流源回路。 - 【請求項８】前記第１、第２ＰＭＯＳトランジスタは、
温度の変化に従いチャネルの幅／長さ（Ｗ／Ｌ）の比率
を異に調整し、バイアス電流（Ｉｂｉａｓ）自体の温度
係数を変化させる請求項２記載のＣＭＯＳ電流源回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950032103A KR0179842B1 (ko) | 1995-09-27 | 1995-09-27 | 전류원회로 |
| KR95P32103 | 1995-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171415A true JPH09171415A (ja) | 1997-06-30 |
| JP3097899B2 JP3097899B2 (ja) | 2000-10-10 |
Family
ID=19427990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08009090A Expired - Fee Related JP3097899B2 (ja) | 1995-09-27 | 1996-01-23 | Ｃｍｏｓ電流源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5744999A (ja) |
| JP (1) | JP3097899B2 (ja) |
| KR (1) | KR0179842B1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3304539B2 (ja) * | 1993-08-31 | 2002-07-22 | 富士通株式会社 | 基準電圧発生回路 |
| JP3039611B2 (ja) * | 1995-05-26 | 2000-05-08 | 日本電気株式会社 | カレントミラー回路 |
| KR0179842B1 (ko) * | 1995-09-27 | 1999-04-01 | 문정환 | 전류원회로 |
| US6275100B1 (en) | 1996-09-13 | 2001-08-14 | Samsung Electronics Co., Ltd. | Reference voltage generators including first and second transistors of same conductivity type and at least one switch |
| KR100253645B1 (ko) * | 1996-09-13 | 2000-04-15 | 윤종용 | 기준 전압 발생 회로 |
| JPH10143263A (ja) * | 1996-11-13 | 1998-05-29 | Toshiba Corp | 自己バイアス式定電流回路の起動回路、これを用いた定電流回路並びに演算増幅器 |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US5990725A (en) * | 1997-06-30 | 1999-11-23 | Maxim Integrated Products, Inc. | Temperature measurement with interleaved bi-level current on a diode and bi-level current source therefor |
| JPH1188127A (ja) * | 1997-09-04 | 1999-03-30 | Texas Instr Japan Ltd | 発振回路 |
| US6111445A (en) * | 1998-01-30 | 2000-08-29 | Rambus Inc. | Phase interpolator with noise immunity |
| US6091279A (en) * | 1998-04-13 | 2000-07-18 | Lucent Technologies, Inc. | Temperature compensation of LDMOS devices |
| GB9809438D0 (en) * | 1998-05-01 | 1998-07-01 | Sgs Thomson Microelectronics | Current mirrors |
| GB2336960B (en) * | 1998-05-01 | 2003-08-27 | Sgs Thomson Microelectronics | Start up circuits and bias generators |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| JP3977530B2 (ja) * | 1998-11-27 | 2007-09-19 | 株式会社東芝 | カレントミラー回路および電流源回路 |
| US6118263A (en) * | 1999-01-27 | 2000-09-12 | Linear Technology Corporation | Current generator circuitry with zero-current shutdown state |
| US6326836B1 (en) * | 1999-09-29 | 2001-12-04 | Agilent Technologies, Inc. | Isolated reference bias generator with reduced error due to parasitics |
| US6496057B2 (en) * | 2000-08-10 | 2002-12-17 | Sanyo Electric Co., Ltd. | Constant current generation circuit, constant voltage generation circuit, constant voltage/constant current generation circuit, and amplification circuit |
| US6472858B1 (en) * | 2000-09-28 | 2002-10-29 | Maxim Integrated Products, Inc. | Low voltage, fast settling precision current mirrors |
| JP2002118443A (ja) * | 2000-10-06 | 2002-04-19 | Niigata Seimitsu Kk | フィルタ回路 |
| US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| US6664847B1 (en) * | 2002-10-10 | 2003-12-16 | Texas Instruments Incorporated | CTAT generator using parasitic PNP device in deep sub-micron CMOS process |
| US7602234B2 (en) * | 2007-07-24 | 2009-10-13 | Ati Technologies Ulc | Substantially zero temperature coefficient bias generator |
| US7944271B2 (en) * | 2009-02-10 | 2011-05-17 | Standard Microsystems Corporation | Temperature and supply independent CMOS current source |
| CN111506143B (zh) * | 2020-04-02 | 2022-03-08 | 上海华虹宏力半导体制造有限公司 | 电流源电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4359680A (en) * | 1981-05-18 | 1982-11-16 | Mostek Corporation | Reference voltage circuit |
| US4723108A (en) * | 1986-07-16 | 1988-02-02 | Cypress Semiconductor Corporation | Reference circuit |
| JPH0727424B2 (ja) * | 1988-12-09 | 1995-03-29 | 富士通株式会社 | 定電流源回路 |
| JPH0690653B2 (ja) * | 1988-12-21 | 1994-11-14 | 日本電気株式会社 | トランジスタ回路 |
| US5038053A (en) * | 1990-03-23 | 1991-08-06 | Power Integrations, Inc. | Temperature-compensated integrated circuit for uniform current generation |
| US5034626A (en) * | 1990-09-17 | 1991-07-23 | Motorola, Inc. | BIMOS current bias with low temperature coefficient |
| JP3287001B2 (ja) * | 1992-02-20 | 2002-05-27 | 株式会社日立製作所 | 定電圧発生回路 |
| US5543746A (en) * | 1993-06-08 | 1996-08-06 | National Semiconductor Corp. | Programmable CMOS current source having positive temperature coefficient |
| US5418751A (en) * | 1993-09-29 | 1995-05-23 | Texas Instruments Incorporated | Variable frequency oscillator controlled EEPROM charge pump |
| US5399960A (en) * | 1993-11-12 | 1995-03-21 | Cypress Semiconductor Corporation | Reference voltage generation method and apparatus |
| US5453679A (en) * | 1994-05-12 | 1995-09-26 | National Semiconductor Corporation | Bandgap voltage and current generator circuit for generating constant reference voltage independent of supply voltage, temperature and semiconductor processing |
| KR0179842B1 (ko) * | 1995-09-27 | 1999-04-01 | 문정환 | 전류원회로 |
-
1995
- 1995-09-27 KR KR1019950032103A patent/KR0179842B1/ko not_active IP Right Cessation
-
1996
- 1996-01-22 US US08/589,677 patent/US5744999A/en not_active Expired - Lifetime
- 1996-01-23 JP JP08009090A patent/JP3097899B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-31 US US08/962,327 patent/US5982227A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0179842B1 (ko) | 1999-04-01 |
| US5982227A (en) | 1999-11-09 |
| KR970019064A (ko) | 1997-04-30 |
| US5744999A (en) | 1998-04-28 |
| JP3097899B2 (ja) | 2000-10-10 |
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