JPH09162278A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 結晶欠陥の発生を防止することが可能な、ト
レンチ型素子分離構造の半導体装置を提供する。 【解決手段】 シリコン基板101 に形成された溝102a,1
02b,102c, ・・とこの溝102a,102b,102c, ・・に埋め込まれ
た絶縁材料103a,103b,103c, ・・とを有するトレンチ型の
素子分離領域104a,104b,104c, ・・を備えた半導体装置に
おいて、シリコン基板101 の、一部または全部の素子分
離領域の下方に形成された高歪領域105 を備える。 【効果】 ｐ型シリコン基板101 の熱膨張率よりも埋込
材料103a,103b,103c,・・・の熱膨張率の方が大きいために
ｐ型シリコン基板101 に過大な応力が加わったとして
も、この応力差によって生じた転位は高歪領域105 に誘
導されるので素子形成領域に拡散することがなく，した
がって素子形成領域には結晶欠陥が発生しにくい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ型の素子
分離領域を備えた半導体装置およびその製造方法に関す
るものである。

【０００２】

【従来の技術】従来、半導体集積回路を構成する各回路
素子を絶縁分離する手法としては、例えばＬＯＣＯＳ(L
ocal Oxidation Of Silicon)法が知られている。これ
は、シリコン基板の表面を選択的に酸化する方法であ
る。

【０００３】このＬＯＣＯＳ法では、図７に示したよう
に、まず、シリコン基板７０１上に例えばＳｉ₃ Ｎ₄ 等
のマスク材料を用いてマスクパターン７０２を形成し、
その後、シリコン基板７０１を加熱することによって、
マスクパターン７０２が形成されていない領域の表面に
ＳｉＯ₂ 層７０３を形成するものである。

【０００４】しかし、ＬＯＣＯＳ法を用いた素子分離構
造では、ＳｉＯ₂ 層７０３がマスクパターン７０２の縁
下部にまで入り込んで形成されてしまうために、バーズ
ビーク７０４が生成される。このため、分離幅が狭くな
るぶんだけ素子形成領域が小さくなってしまい、結果的
に、半導体集積回路の集積度を向上させることが困難で
ある。

【０００５】これに対して、素子形成領域を大きくする
ことが可能で半導体集積回路の集積度を向上させること
が容易な素子分離構造として、トレンチ型の素子分離構
造が知られている。この素子分離構造は、図８に示した
ように、まず、シリコン基板８０１に溝８０２を形成し
た後、この溝８０２に絶縁材料８０３を埋め込むことに
よって形成される。溝８０２に絶縁材料８０３を埋め込
む方法としては、例えば、ＣＶＤ(Chemical Vapor Depo
sition) 法を用いてＳｉＯ₂ を埋め込む方法がある。

【０００６】

【発明が解決しようとする課題】しかしながら、トレン
チ型の素子分離構造では、素子分離領域の形成工程や、
その後の素子製造工程における熱工程で、シリコン基板
８０１に結晶欠陥８０４を導入しやすくなってしまうと
いう欠点があった。これは、シリコン基板８０１の熱膨
張率よりも埋込材料（ＳｉＯ₂ 等）８０３の熱膨張率の
方が大きいために、このシリコン基板８０１に過大な応
力が加わり、このために、溝８０２のコーナー部を中心
に転位が発生しやすくなるからである。すなわち、図８
に示した結晶欠陥８０４は、シリコン基板８０１に加わ
った歪みに起因して発生したものである。

【０００７】シリコン基板８０１中に発生した結晶欠陥
８０４は金属不純物等を捕獲しやすく、活性層中の結晶
欠陥は接合リークやゲート酸化膜の絶縁破壊等の電気的
不良の原因となる。このため、従来より、トレンチ型の
素子分離構造における結晶欠陥の発生を防止する技術が
嘱望されていた。

【０００８】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、結晶欠陥の発生を防止するこ
とが可能な、トレンチ型素子分離構造の半導体装置およ
びその製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】

（１）本発明に係る半導体装置は、半導体基板に形成さ
れた溝とこの溝に埋め込まれた絶縁材料とを有するトレ
ンチ型の素子分離領域を備えた半導体装置において、前
記素子分離領域のトレンチ部分の下方に形成された高歪
領域を備えることを特徴とする。 （２）本発明に係る半導体装置の製造方法は、半導体基
板に形成された溝とこの溝に埋め込まれた絶縁材料とを
有するトレンチ型の素子分離構造を備えた半導体装置の
製造方法において、前記半導体基板の、一部または全部
の前記素子分離領域となるべき領域の下方に高歪領域を
形成する高歪領域形成工程を備えることを特徴とする。

【００１０】

【発明の実施の形態】以下、本発明の実施例について、
図面を用いて説明する。

【００１１】実施例１ まず、本発明に係る半導体装置およびその製造方法の最
初の実施例（請求項１〜４に対応する）について説明す
る。

【００１２】図１は、本実施例に係る半導体装置の要部
構造を示す概念的断面図である。

【００１３】同図に示したように、ｐ型シリコン基板１
０１には、複数の溝１０２ａ，１０２ｂ，１０２ｃ，・
・・が形成されている。また、この溝１０２ａ，１０２
ｂ，１０２ｃ，・・・には、絶縁材料１０３ａ，１０３
ｂ，１０３ｃ，・・・（本実施例ではＳｉＯ₂ を用い
た）が埋め込まれている。そして、この溝１０２ａ，１
０２ｂ，１０２ｃ，・・・と絶縁材料１０３ａ，１０３
ｂ，１０３ｃ，・・・とにより、トレンチ型の素子分離
構造１０４ａ，１０４ｂ，１０４ｃ，・・・が構成され
ている。

【００１４】ここで、これらの素子分離構造１０４ａ，
１０４ｂ，１０４ｃ，・・・のうち、一部の素子分離領
域１０４ａ，１０４ｃ，・・・のトレンチ部分の下方に
は、高歪領域１０５が形成されている。本実施例では、
酸素析出物であるＢＭＤ(Bulk Micro Defect) を所定領
域に高密度で形成して、この高歪領域１０５とした。

【００１５】次に、本実施例に係る半導体装置の製造方
法について、図２（ａ）〜（ｅ）を用いて説明する。

【００１６】まず、ｐ型シリコン基板１０１の表面
に、ＲＩＥ(Reactive Ion Etching)用マスクとしてのＳ
ｉＯ₂ 膜２０１（本実施例では膜厚を２００ｎｍとし
た）を、例えばＣＶＤ(Chemical Vapor Deposition) 法
等によって形成した（図２（ａ）参照）。

【００１７】次に、通常のリソグラフィー技術を用い
て、ＳｉＯ₂ 膜２０１をパターニングした。そして、こ
のパターニングにより、０．５μｍ×１μｍの、ｐ型シ
リコン基板１０１の露出部を形成した。

【００１８】そして、例えばＲＩＥ等のエッチング技
術を用いて、このｐ型シリコン基板１０１の露出部に、
深さ１μｍの溝１０２ａ，１０２ｃ，・・・を形成した
（同図（ｂ）参照）。

【００１９】続いて、通常のイオン注入技術を用い、
溝１０２ａ，１０２ｃ，・・・の底部からｐ型シリコン
基板１０１に対して、例えば加速度３０ｋｅＶ、ドーズ
量１０¹⁵ｃｍ^-2で、酸素イオンを注入した（同図（ｃ）
参照）。このとき、上記工程で形成したＳｉＯ₂ 膜２
０１のパターンをそのままマスクとして使用したので、
酸素イオンは、溝１０２ａ，１０２ｃ，・・・の底部下
方にのみ注入され、ｐ型シリコン基板１０１の他の部分
には注入されなかった。これにより、酸素イオン注入領
域２０２を得ることができた。

【００２０】その後、このｐ型シリコン基板１０１に
対して、酸素雰囲気中で、８００℃の低温アニールを５
時間行い、さらに、１０００℃の高温アニールを１０時
間行った。これにより、ｐ型シリコン基板１０１内の酸
素イオン注入領域２０２に、ＢＭＤ(Bulk Micro Defec
t) を形成することができた。なお、低温アニールを行
うのは酸素の析出核を形成するためであり、高温アニー
ルは析出核を成長させるためである。このＢＭＤを形成
した領域が、高歪領域１０５に該当する。

【００２１】次に、通常のリソグラフィー技術を用い
て、フォトレジストのマスクパターン２０３を形成し
た。ここで、このマスクパターン２０３には、ＳｉＯ₂
膜２０１の所定領域に、０．５μｍ×１μｍのｐ型シリ
コン基板１０１の露出部を形成した。

【００２２】そして、例えばＲＩＥ等のエッチング技
術を用いて、このｐ型シリコン基板１０１の露出部に、
深さ１μｍの溝１０２ｂ，１０２ｄ，・・・を形成した
（同図（ｄ）参照）。

【００２３】続いて、例えばＬＰＣＶＤ(Low Pressur
e Chemical Vapor Deposition)等の堆積技術を用いて、
ｐ型シリコン基板１０１の全面にＳｉＯ₂ ２０４を堆積
した（同図（ｅ）参照）。

【００２４】最後に、通常の平坦化熱処理、研磨等の
技術を用いて基板１０１の表面を平坦化することによ
り、絶縁材料１０３ａ，１０３ｂ，１０３ｃの埋め込み
を完了した。

【００２５】以上説明したような工程により、図１に示
したようなトレンチ型の素子分離構造１０４ａ，１０４
ｂ，１０４ｃ，・・・を完成させることができた。

【００２６】実施例２ まず、本発明に係る半導体装置およびその製造方法の第
２の実施例（請求項１〜３および５に対応する）につい
て説明する。

【００２７】本実施例においても、上述の実施例１の場
合と同様、図１に示したような構造のトレンチ型の素子
分離構造１０４ａ，１０４ｂ，１０４ｃ，・・・を有す
る半導体装置を作製した。

【００２８】以下、本実施例に係る半導体装置の製造方
法について、図３（ａ）〜（ｆ）を用いて説明する。

【００２９】まず、ｐ型シリコン基板１０１に、ＲＩ
Ｅ用マスクとしてのＳｉＯ₂ 膜３０１（本実施例では膜
厚を２００ｎｍとした）を、例えばＣＶＤ法等によって
形成した（図３（ａ）参照）。

【００３０】次に、通常のリソグラフィー技術を用い
て、ＳｉＯ₂ 膜３０１をパターニングした。そして、こ
のパターニングにより、０．５μｍ×１μｍの、ｐ型シ
リコン基板１０１の露出部３０２を形成した。

【００３１】そして、ｐ型シリコン基板１０１に対
し、ＳｉＯ₂ 膜３０１をマスクとして、加速度３０ｋｅ
Ｖ、ドーズ量１０¹⁵ｃｍ^-2で、酸素イオンを注入した
（同図（ｃ）参照）。これにより、ｐ型シリコン基板１
０１内に、酸素イオン注入領域３０２を形成することが
できた。

【００３２】続いて、このｐ型シリコン基板１０１に
対して、酸素雰囲気中で、８００℃の低温アニールを５
時間行い、さらに、１０００℃の高温アニールを１０時
間行った。これにより、ｐ型シリコン基板１０１内の酸
素イオン注入領域２０２に、ＢＭＤを形成することがで
きた。なお、実施例１の場合と同様、低温アニールを行
うのは酸素の析出核を形成するためであり、高温アニー
ルは析出核を成長させるためである。このＢＭＤを形成
した領域が、高歪領域１０５に該当する。

【００３３】その後、通常のＲＩＥ技術等を用いて、
ＳｉＯ₂ 膜３０１を除去した（同図（ｄ）参照）。

【００３４】次に、シリンダ型の気相成長装置を用い
て、ＳｉＨ₂ Ｃｌ₂ ガスを原料ガスとして、水素雰囲気
中で、膜厚が２μｍのシリコン層３０３をエピタキシャ
ル成長させた。このとき、成長温度は１１５０℃とした
（同図（ｅ）参照）。

【００３５】そして、通常のリソグラフィー技術を用
いて、ＳｉＯ₂ 膜のマスクパターン３０４を形成し、さ
らに、例えばＲＩＥ等のエッチング技術を用いてエッチ
ングすることにより、ｐ型シリコン基板１０１の露出部
に深さ１μｍの溝１０２ａ，１０２ｂ，・・・を形成し
た（同図（ｆ）参照）。

【００３６】続いて、例えばＬＰＣＶＤ(Low Pressur
e Chemical Vapor Deposition)等の堆積技術を用いて、
ｐ型シリコン基板１０１の全面にＳｉＯ₂ を堆積した。

【００３７】最後に、通常の平坦化熱処理、研磨等の
技術を用いて基板１０１の表面を平坦化することによ
り、絶縁材料１０３ａ，１０３ｂ，１０３ｃ，・・・の
埋め込みを完了した。

【００３８】以上説明したような工程により、図１に示
したようなトレンチ型の素子分離構造１０４ａ，１０４
ｂ，１０４ｃ，・・・を完成させることができた。

【００３９】実施例３ まず、本発明に係る半導体装置およびその製造方法の第
３の実施例（請求項１〜３および６に対応する）につい
て説明する。

【００４０】本実施例においても、上述の実施例１およ
び実施例２の場合と同様、図１に示したような構造のト
レンチ型の素子分離構造１０４ａ，１０４ｂ，１０４
ｃ，・・・を有する半導体装置を作製した。

【００４１】以下、本実施例に係る半導体装置の製造方
法について、図４（ａ）〜（ｆ）を用いて説明する。

【００４２】まず、ｐ型シリコン基板１０１に対し
て、酸素雰囲気中で、８００℃の低温アニールを５時間
行い、さらに、１０００℃の高温アニールを１０時間行
った。これにより、ｐ型シリコン基板１０１内の全域
に、ＢＭＤを形成することができた（図４（ａ）参
照）。

【００４３】次に、例えばＣＶＤ法等の堆積技術を用
いて、ｐ型シリコン基板１０１の全面に膜厚が１００ｎ
ｍのＳｉ₃ Ｎ₄ 膜を堆積し、さらに、このＳｉ₃ Ｎ₄ 膜
を例えばＲＩＥ技術等を用いてパターニングした。この
パターニングによって、０．５μｍ×１μｍのマスクパ
ターン４０１を形成することができた（同図（ｂ）参
照）。

【００４４】そして、水素雰囲気中で、１０００℃の
高温熱処理を１時間行うことにより、マスクパターン４
０１で覆われている領域以外の領域について、ｐ型シリ
コン基板１０１表面のＢＭＤを除去した（同図（ｃ）参
照）。これにより、高歪領域１０５を形成することがで
きた。

【００４５】その後、通常のＲＩＥ技術等を用いて、
Ｓｉ₃ Ｎ₄ 膜のマスクパターン４０１を除去した（同図
（ｄ）参照）。

【００４６】次に、上述の実施例２の場合と同様、シ
リンダ型の気相成長装置を用い、ＳｉＨ₂ Ｃｌ₂ ガスを
原料ガスとして、水素雰囲気中で、膜厚が２μｍのシリ
コン層４０２をエピタキシャル成長させた。このとき、
成長温度は１１５０℃とした（同図（ｅ）参照）。

【００４７】そして、通常のリソグラフィー技術を用
いて、ＳｉＯ₂ 膜のマスクパターン４０３を形成し、さ
らに、例えばＲＩＥ等のエッチング技術を用いてエッチ
ングすることにより、ｐ型シリコン基板１０１の露出部
に深さ１μｍの溝１０２ａ，１０２ｂ，・・・を形成し
た（同図（ｆ）参照）。

【００４８】続いて、例えばＬＰＣＶＤ等の堆積技術
を用いて、ｐ型シリコン基板１０１の全面にＳｉＯ₂ を
堆積した（同図（ｇ）参照）。

【００４９】最後に、通常の平坦化熱処理、研磨等の
技術を用いて基板１０１の表面を平坦化することによ
り、絶縁材料１０３ａ，１０３ｂ，１０３ｃ，・・・の
埋め込みを完了した。

【００５０】以上説明したような工程により、図１に示
したようなトレンチ型の素子分離構造１０４ａ，１０４
ｂ，１０４ｃ，・・・を完成させることができた。

【００５１】なお、本発明は以上説明した各実施例に限
定されるものではなく、その要旨を同一とする範囲内で
適宜変更できることはもちろんである。

【００５２】例えば、堆積方法、エッチング方法等は本
発明を限定するものではなく、その用途に応じて適宜変
更することができる。

【００５３】また、上述した各実施例では、高歪領域と
低歪領域とを交互に形成することとしたが、本発明はこ
れに限定されるものではなく、例えば、すべての素子分
離構造１０４ａ，１０４ｂ，１０４ｃ，・・・の下に高
歪領域１０５を形成してもよいし、逆に、高歪領域１０
５の数を少なくしてもよい。

【００５４】さらに、上述した各実施例ではｐ型シリコ
ン基板１０１を例にとって説明したが、ｎ型シリコン基
板等の他の半導体基板を使用した場合でも同様の結果を
得ることができる。

【００５５】評価結果 次に、上述の実施例１〜３にしたがって作製した半導体
装置の転位密度の評価試験を行った結果について、従来
の半導体装置の場合と比較して説明する。

【００５６】この評価では、各実施例に係る製造方法の
最終工程品としてのｐ型シリコン基板１０１に形成され
た各セルについてＳＥＭ観察を行い、この観察結果から
転位密度を算出した。

【００５７】図５は、このような評価試験の結果を示す
グラフである。同図に示したように、従来の半導体装置
の転位密度は〜１０⁵ ［ケ／ｃｍ² ］程度であるのに対
して、実施例１〜３に係る各半導体装置の転位密度は１
０¹ ［ケ／ｃｍ² ］未満であった。

【００５８】このように、本実施例１〜３の各半導体装
置では、基板中の転位密度を低減させることができた。

【００５９】次に、実施例１〜３に係る半導体装置の欠
陥発生数の評価試験を行った結果について説明する。

【００６０】この評価では、各実施例に係る製造方法の
最終工程品としてのｐ型シリコン基板１０１に形成され
た各セルについてＸ線トポグラフィ・ベルグ・バレット
法で観察した。このＸ線トポグラフィ・ベルグ・バレッ
ト法とは、Ｘ線回折による欠陥評価法の一つで、格子面
による回折現象を利用したものであり、回折条件を一定
として局所的な回折強度の相違により欠陥像を観察する
方法である。

【００６１】この観察の結果、従来の半導体装置では、
図６（ａ）に概念的に示したように、ｐ型シリコン基板
１０１にセル６０１のコントラストがはっきりと映し出
され、これにより欠陥密度が高いことが確認された。一
方、実施例１〜３に係る半導体装置の場合は、図６
（ｂ）に概念的に示したようにコントラストは観察され
ず、これにより欠陥密度が非常に低いことがわかった。

【００６２】このような評価試験結果から、本実施例１
〜３に係る半導体装置では、転位の発生を低減すること
ができ、これにより欠陥の発生を抑制することができる
ことが確認された。

【００６３】このように高歪領域１０５を形成すること
によって欠陥の発生を低減することができるのは、ｐ型
シリコン基板１０１の熱膨張率よりも埋込材料１０３
ａ，１０３ｂ，１０３ｃ，・・・の熱膨張率の方が大き
いためにｐ型シリコン基板１０１に過大な応力が加わっ
たとしても（図８参照）、この応力差によって生じた転
位は高歪領域１０５に誘導されて、素子形成領域に拡散
することがなくなるためであると考えられる。

【００６４】

【発明の効果】以上詳細に説明したように、本発明に係
る半導体装置およびその製造方法によれば、転位の発生
を低減することができ、これにより欠陥の発生を抑制す
ることができる。

【００６５】したがって、本発明によれば、接合リーク
やゲート酸化膜の絶縁破壊等の電気的不良が発生し難い
半導体装置を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１〜３に係る半導体装置の要部
構造を概念的に示す断面図である。

【図２】（ａ）〜（ｅ）ともに、実施例１に係る半導体
装置の製造方法を説明するための工程断面図である。

【図３】（ａ）〜（ｆ）ともに、実施例２に係る半導体
装置の製造方法を説明するための工程断面図である。

【図４】（ａ）〜（ｆ）ともに、実施例２に係る半導体
装置の製造方法を説明するための工程断面図である。

【図５】実施例１〜３に係る半導体装置の転位密度の評
価試験の結果を示すグラフである。

【図６】実施例１〜３に係る半導体装置の結晶欠陥の評
価結果を概念的に示す平面図であり、（ａ）は従来例、
（ｂ）は実施例１〜３である。

【図７】従来の半導体装置の素子分離構造を説明するた
めの概念的断面図である。

【図８】従来の素子分離構造に発生する結晶欠陥を説明
するための概念図である。

【符号の説明】

１０１ ｐ型シリコン基板 １０２ａ，１０２ｂ，１０２ｃ 溝 １０３ａ，１０３ｂ，１０３ｃ 絶縁材料 １０４ａ，１０４ｂ，１０４ｃ 素子分離構造 １０５ 高歪領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保田 裕 康 神奈川県川崎市幸区堀川町72番地 株式会 社東芝川崎事業所内 (72)発明者 沼 野 正 訓 神奈川県川崎市幸区堀川町72番地 株式会 社東芝川崎事業所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板に形成された溝とこの溝に埋め
   込まれた絶縁材料とを有するトレンチ型の素子分離領域
   を備えた半導体装置において、 前記素子分離領域のトレンチ部分の下方に形成された高
   歪領域を備えることを特徴とする半導体装置。
2. 【請求項２】前記高歪領域が、酸素析出物を高密度で形
   成してなる層であることを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】半導体基板に形成された溝とこの溝に埋め
   込まれた絶縁材料とを有するトレンチ型の素子分離構造
   を備えた半導体装置の製造方法において、 前記半導体基板の、一部または全部の前記素子分離領域
   となるべき領域の下方に高歪領域を形成する高歪領域形
   成工程を備えることを特徴とする半導体装置の製造方
   法。
4. 【請求項４】前記高歪領域形成工程が、前記半導体基板
   に形成された前記溝の底部から不純物を導入して前記高
   歪領域を形成する工程であることを特徴とする請求項３
   記載の半導体装置の製造方法。
5. 【請求項５】前記高歪領域形成工程が、前記半導体基板
   表面の所定領域に不純物を導入して高歪領域を形成する
   工程であることを特徴とする請求項３記載の半導体装置
   の製造方法。
6. 【請求項６】前記高歪領域形成工程が、高歪化された前
   記半導体基板に対して、表面の所定領域以外の領域を低
   歪化する工程であることを特徴とする請求項３記載の半
   導体装置の製造方法。