JPH09153281A - 半導体メモリへのアドレス信号およびデータ信号生成方法 - Google Patents

Abstract

(57)【要約】 【課題】アドレス信号およびデータ信号の同時切替えノ
イズを低減した半導体メモリ装置を提供する。 【解決手段】第１のメモリバンク（１０１）と第２のメ
モリバンク（１０２）を時分割で交互にアクセスする。
第１のメモリバンクをアクセスする場合には、アドレス
信号またはデータ信号を第１のメモリバンクへ出力し、
これと同時に反転アドレス信号および反転データ信号を
第２のメモリバンクへ出力する。 【効果】２個のメモリバンクにおいて、正負の電源に流
れる電流が互いに逆対称となるので、同時切替えノイズ
を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、切替えノイズを低
減した半導体メモリアクセス方法に関し、特に高速動作
に伴う同時切替えノイズの低減に好適な、半導体メモリ
へのアドレス信号およびデータ信号生成方法に関する。

【０００２】

【従来の技術】一般に、半導体メモリ（以下、メモリと
いう）はバス接続された複数のメモリチップから成る。
プロセッサがメモリへアドレス信号およびデータ信号を
出力する場合、メモリチップの入力負荷は容量性なの
で、接続されたメモリチップの数によってはプロセッサ
のバス駆動能力が不足する。その場合、プロセッサは出
力装置を介してメモリと接続される。プロセッサの動作
周波数が高くメモリに対するアクセス時間が厳しい場合
には、高速タイプの出力装置を用いる。この高速タイプ
の出力装置には信号の変化点で大きなスイッチング電流
が流れる。プロセッサのアドレスおよびデータのバス幅
がそれぞれ３２ビットの場合には６４ビットの信号線が
同時に切り替わることがある。このとき非常に大きなス
イッチング電流が流れることにより、出力信号または他
の信号を誤動作させる原因となる。

【０００３】この同時切替えノイズを低減する従来技術
は、特開平６−２６７２７４号公報に記載がある。本公
知例は、２個のバンクから成るメモリに対して、一方の
バンクへ出力したアドレス信号の反転信号を他方のバン
クにアドレス信号として同時に出力することにより、出
力装置における同時切替えによるノイズを相殺させる。

【０００４】

【発明が解決しようとする課題】上記従来技術では、ア
ドレス信号の同時切替えノイズしか考慮されず、データ
信号の同時切替えノイズは低減されない。周知のよう
に、近年メモリは大容量化と共にデータ入出力のバンド
幅（デ−タ幅）も大幅に向上してきている。既に１６ビ
ット構成のＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）も製品化されており、このようなデータ幅
の大きなメモリチップを複数集積したメモリモジュール
においては、データ信号の同時切替えノイズがアドレス
信号と同様に問題となる。

【０００５】また、上記従来例では２個のバンクで実際
にデータが記憶されるアドレスが異なる。一方のバンク
のアドレスと他方のバンクの反転アドレスとの間には１
対１の対応が存在するので、アドレスとデータを同時に
メモリへ入力するアクセス方法では矛盾は生じない。し
かし、シンクロナスＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）のバーストモードやＤＲＡＭの高
速アクセスモードであるニブルモード等のようにメモリ
チップ内部でアドレスを計算するアクセスモードの場合
には、連続アクセス可能なビット数がバンクにより異な
ってしまう。例えば、ＤＲＡＭにおいて連続アクセス可
能なアドレスは同一行アドレスに限られる。列アドレス
が行の先頭を示す場合、反転列アドレスは行の末尾を示
すので、反転列アドレスではチップ内アドレス加算によ
る連続アクセスができない。従って、メモリチップが本
来もっている高速アクセスモードを活用できないという
問題があった。

【０００６】本発明の第１の目的は、出力装置における
アドレス信号およびデータ信号の同時切替えノイズを低
減し、且つ高速アクセス可能な、半導体メモリ装置にお
ける半導体メモリへのアドレス信号およびデータ信号生
成方法を提供することである。

【０００７】本発明の第２の目的は、同時切替えノイズ
低減に適した出力装置を有する、半導体メモリ装置にお
ける半導体メモリへのアドレス信号およびデータ信号生
成方法を提供することである。

【０００８】本発明のその他の目的は、ニブルモード等
にも対応可能な反転アドレス信号および反転データ信号
の生成方法を提供することである。

【０００９】

【課題を解決するための手段】上記第１の目的を達成す
るため、第１のメモリバンクと第２のメモリバンクを時
分割でアクセスする。第１のメモリバンクをアクセスす
る場合には、アドレス信号およびデータ信号が第１のメ
モリバンクへ入力され、その反転アドレス信号および反
転データ信号が第２のメモリバンクへ入力される。第２
のメモリバンクをアクセスする場合には、アドレス信号
およびデータ信号が第２のメモリバンクへ入力され、そ
の反転アドレス信号および反転データ信号が第１のメモ
リバンクに入力される。

【００１０】また、第２の目的を達成するため、アドレ
ス信号およびデータ信号を出力端子を介してメモリへ出
力する出力装置が、それぞれの信号のハイレベルを与え
る正の電源をプルアップ素子を介して出力端子と接続
し、ローレベルを与える負の電源をプルダウン素子を介
して出力端子と接続した出力ドライバを有する。

【００１１】さらに、その他の目的を達成するため、出
力ドライバはインバータの機能を有し、出力装置はバン
ク切替え信号を受信し、該信号とアドレス信号およびデ
ータ信号との排他的論理和信号が出力ドライバへ入力さ
れる。

【００１２】

【発明の実施の形態】図５に本発明の半導体メモリ装置
を用いたコンピュータシステムの一例を示す。ＣＰＵ
（中央演算処理部）５０１と半導体メモリ装置５０３
は、バス５０２と５０９で接続されている。半導体メモ
リ装置５０３は、出力装置５０４とメモリバンク５０７
と５０８とから成る。出力装置５０４とメモリバンク５
０７はバス５０５で接続され、出力装置５０４とメモリ
バンク５０８はバス５０６で接続されている。出力装置
５０４は、ＣＰＵ５０１が出力するアドレス信号とデー
タ信号と制御信号を、バス５０２を介して受信し、受信
した信号を処理し、バス５０５を介してメモリバンク５
０７へ、またバス５０６を介してメモリバンク５０８へ
出力する。メモリバンク５０７と５０８は複数のメモリ
チップ５１０、５１１、…５１７を有する。ＣＰＵ５０
１は、バス５０２と出力装置５０４とバス５０５と５０
６を介して、アドレスによりアクセスされる位置へデー
タを書き込むか、その位置のデータをバス５０９を介し
て読みだす。

【００１３】図１に本発明の実施の一形態を示す。半導
体メモリ装置１００は、メモリバンク１０１およびメモ
リバンク１０２と出力装置１０３で構成される。出力装
置１０３とメモリバンク１０１はバス１０４で接続し、
出力装置１０３とメモリバンク１０２はバス１０５で接
続する。出力装置１０３はＣＰＵ（図示せず）からのメ
モリ制御信号とアドレス信号とデータ信号を受信するた
めに入力端子１０６から１０９を備える。入力端子１０
６はメモリバンク１０１へのアクセスを有効にする信号
ＢＳ１を、入力端子１０７はメモリバンク１０２へのア
クセスを有効にする信号ＢＳ２を受信する。ＢＳ１とＢ
Ｓ２は、それぞれハイレベルのときバンク１あるいはバ
ンク２へのアクセスを有効にする。なお、ＢＳ１とＢＳ
２は互いに反転の関係にあるので、片方のみを受信して
出力装置１０３内部で他方を生成してもかまわない。入
力端子１０８はメモリバンク１０１あるいは１０２へ出
力する複数ビットから成るアドレス信号のセットＡ１を
受信する。また、入力端子１０９はメモリバンク１０１
あるいは１０２へ出力する複数ビットから成るデータ信
号のセットＤ１を受信する。

【００１４】出力装置１０３は、メモリバンク１０１あ
るいはメモリバンク１０２へのアドレス信号およびデー
タ信号出力を、以下に示す方法により制御する。

【００１５】出力装置１０３は、数１に示す信号を、出
力端子１１０からバス１０４を通してメモリバンク１０
１へアドレス信号として出力する。

【００１６】

【数１】

【００１７】また、数２に示す信号を、出力端子１１１
からバス１０４を通してメモリバンク１０１へデータ信
号として出力する。

【００１８】

【数２】

【００１９】出力装置１０３は、数３に示す信号を、出
力端子１１２からバス１０５を通してメモリバンク１０
２へアドレス信号として出力する。

【００２０】

【数３】

【００２１】また、数４に示す信号を、出力端子１１３
からバス１０５を通してメモリバンク１０２へデータ信
号として出力する。

【００２２】

【数４】

【００２３】尚、数１から数４の記述に関して、例え
ば、数５

【００２４】

【数５】

【００２５】は、複数のビットから成るＡ１を構成する
各ビットを反転した信号の集合を表している。また、Ａ
１・ＢＳ１はＡ１信号の各ビットに対してＢＳ１信号と
の論理積をとることを意味する。記号＋は論理和を示
す。

【００２６】図２は出力装置１０３の一実施例の回路構
成を示す。簡単のため、全アドレス信号および全データ
信号のうち１ビット分だけ示した。回路は演算器２０
４、２０５および出力ドライバ２０６、２０７から成
る。

【００２７】演算器２０４には、入力として、ＢＳ１を
供給する信号線２０２と、アドレス信号あるいはデータ
信号を供給する信号線２０１とが接続され、２個の入力
信号の排他的論理和信号を信号線２１２へ出力する。

【００２８】演算器２０５には、入力として、ＢＳ２を
供給する信号線２０３と、アドレス信号あるいはデータ
信号を供給する信号線２０１とが接続され、２個の入力
信号の排他的論理和信号を信号線２１３へ出力する。

【００２９】出力ドライバ２０６と出力ドライバ２０７
はＣＭＯＳ（相補型金属酸化膜半導体）インバータであ
る。出力ドライバ２０６は信号線２１２から入力した信
号を反転し、出力端子２１４を介してバス１０４へ出力
する。出力ドライバ２０７は信号線２１３から入力した
信号を反転し、出力端子２１５を介してバス１０５へ出
力する。電源Ｖｄｄはバス１０４および１０５のハイレ
ベルを与える。電源Ｖｓｓはバス１０４および１０５の
ローレベルを与える。

【００３０】出力ドライバ２０６において、電源Ｖｄｄ
と出力端子２１４の間に接続されるｐチャネル電界効果
型トランジスタ２０８はプルアップ素子を提供する。出
力端子２１４と電源Ｖｓｓの間に接続されるｎチャネル
電界効果型トランジスタ２０９はプルダウン素子を提供
する。信号線２１２がローの場合、出力端子２１４はハ
イにプルアップされ、信号線２１２がハイの場合、出力
端子２１４はローにプルダウンされる。

【００３１】出力ドライバ２０７も、出力ドライバ２０
６と同様に、電源Ｖｄｄと出力端子２１５の間に接続さ
れるｐチャネル電界効果型トランジスタ２１０と、出力
端子２１５と電源Ｖｓｓの間に接続されるｎチャネル電
界効果型トランジスタ２１１とから成る。信号線２１３
がローの場合、出力端子２１５はハイにプルアップさ
れ、信号線２１３がハイの場合、出力端子２１５はロー
にプルダウンされる。

【００３２】次に、図２の回路の動作を述べる。ＢＳ１
がハイでＢＳ２がローの場合は、信号線２０１の真（反
転されない）信号を出力端子２１４から出力し、反転信
号を出力端子２１５から出力する。また、ＢＳ１がロー
でＢＳ２がハイの場合は、信号線２０１の反転信号を出
力端子２１４から出力し、真信号を出力端子２１５から
出力する。つまり、出力端子２１４と２１５は常に互い
に反転した信号を出力する。このとき、出力ドライバ２
０６において電源に引き込まれる電流と、出力ドライバ
２０７において電源に引き込まれる電流とは互いに逆方
向に等しく流れることになり、出力ドライバの動作に伴
うノイズが相殺される効果がある。そして、本回路をア
ドレス信号とデータ信号の両方に適用して出力装置１０
３を構成することにより、アドレス信号およびデータ信
号共に同時切替えノイズを低減できる。

【００３３】図３は、本実施例において、メモリチップ
がＤＲＡＭである場合の書き込み動作タイミングを示
す。制御信号としてメモリバンク１０１へＲＡＳ１（ロ
ウアドレスストローブ１）、ＣＡＳ１（カラムアドレス
ストローブ１）、ＷＥ１（ライトイネーブル１）を入力
する。メモリバンク１０２へは、ＲＡＳ２、ＣＡＳ２、
ＷＥ２を入力する。メモリチップは、ロウアドレススト
ローブ信号がハイからローに変化するタイミングで行ア
ドレスを、カラムアドレスストローブ信号がハイからロ
ーに変化するタイミングで列アドレスを取り込む。ま
た、ライトイネーブル信号がローのとき、メモリチップ
へのデータ書き込み動作が有効となる。Ａｄｄ１はメモ
リバンク１０１へ入力するアドレス信号を、Ａｄｄ２は
メモリバンク１０２へ入力するアドレス信号である。ま
た、Ｄｉｎ１はメモリバンク１０１へ入力するデータ信
号を、Ｄｉｎ２はメモリバンク１０２へ入力するデータ
信号である。

【００３４】ＢＳ１がハイでＢＳ２がローになっている
期間Ｔ１は、メモリバンク１０１に対してデータ書き込
みを行う。メモリバンク１０１はタイミング３０１で行
アドレスを取得し、タイミング３０２で列アドレスを取
得する。タイミング３０２において、ＷＥ１がローとな
っているのでＤｉｎ１がメモリチップに書き込まれる。
期間Ｔ１において、Ａｄｄ１を反転したＡｄｄ２と、Ｄ
ｉｎ１を反転したＤｉｎ２がメモリバンク１０２へ入力
される。しかし、ＲＡＳ２、ＣＡＳ２、ＷＥ２がハイに
固定されているので、メモリバンク１０２は待機状態に
あり、メモリバンク１０２に対してデータ書き込みは行
われない。

【００３５】ＢＳ１がローでＢＳ２がハイになっている
期間Ｔ２は、メモリバンク１０２に対してデータ書き込
みを行う。メモリバンク１０２はタイミング３０３で行
アドレスを取得し、タイミング３０４で列アドレスを取
得する。タイミング３０３において、ＷＥ２がローとな
っているのでＤｉｎ２がメモリチップに書き込まれる。
期間Ｔ２において、Ａｄｄ２を反転したＡｄｄ１と、Ｄ
ｉｎ２を反転したＤｉｎ１がメモリバンク１０１へ入力
される。しかし、ＲＡＳ１、ＣＡＳ１、ＷＥ１がハイに
固定されているので、メモリバンク１０１は待機状態に
あり、メモリバンク１０１に対してデータ書き込みは行
われない。

【００３６】上記書き込み動作において、動作状態のメ
モリバンクに真のアドレスとデータ入力し、待機状態の
メモリバンクに反転したアドレスとデータを入力してい
るので、真のアドレスに対してのみデータ書き込みが行
われる。従って、従来技術のように、２個のバンクにお
いて連続アクセス可能なビット数が異なるという問題が
生じることがない。

【００３７】図４は、本実施例において、ＤＲＡＭチッ
プが高速アクセスモードの一種であるニブルモードで動
作している場合の読み出し動作タイミングを示す。ニブ
ルモードは、周知のように列アドレスを外部から入力せ
ずに、メモリチップ内部でアドレスを加算させる動作モ
ードである。Ｄｏｕｔ１はメモリバンク１０１から出力
するデータ信号を、Ｄｏｕｔ２はメモリバンク１０２か
ら出力するデータ信号である。

【００３８】ＢＳ１がハイでＢＳ２がローになっている
期間Ｔ３において、メモリバンク１は読み出すデータの
先頭アドレスを取得し、データ出力を開始する。先ず、
メモリバンク１０１はタイミング４０１において行アド
レスを取得し、タイミング４０２において列アドレスを
取得する。先頭アドレスを取得した後は、ＣＡＳ１がハ
イからローに変化しても列アドレスは読み込まれず、メ
モリチップ内部で加算される。通常１メガビットＤＲＡ
Ｍのニブルモードでは、列アドレスを入力することなく
４ビットのデータが読み出し可能である。図４ではタイ
ミング４０１とタイミング４０２で取得したアドレスを
先頭として、連続したアドレスの４ビットのデータ４０
５から４０８を出力する。期間Ｔ３において、Ａｄｄ１
を反転したＡｄｄ２がメモリバンク１０２へ入力され
る。しかし、ＲＡＳ２、ＣＡＳ２がハイに固定されてい
るので、メモリバンク１０２は待機状態にあり、メモリ
バンク１０２はデータ出力を行わない。

【００３９】ＢＳ１がローでＢＳ２がハイになっている
期間Ｔ４において、メモリバンク１０２はタイミング４
０３とタイミング４０４において読みだすデータの先頭
アドレスを取得する。そして、連続したアドレスの４ビ
ットのデータ４０９から４１２を出力する。期間Ｔ４に
おいて、Ａｄｄ２を反転したＡｄｄ１がメモリバンク１
０１へ入力される。しかし、ＲＡＳ１、ＣＡＳ１がハイ
に固定されているので、メモリバンク１０１は待機状態
にあり、メモリバンク１０１はデータ出力を行わない。

【００４０】図４において、メモリバンク１０２は、メ
モリバンク１０１のデータ出力が完了する前に読み出し
データの先頭アドレスを取得している。本実施例では、
このようにメモリバンク１０１のデータ出力とメモリバ
ンク１０２のアドレス取得を同時に進行させることによ
り、データ４０５から４１２の８ビットのデータを連続
して出力できる。

【００４１】以上、発明の実施の形態に基づき本発明を
説明したが、本発明はニブルモードによる書き込みを行
うＤＲＡＭ、ページモードあるいはスタティックカラム
モードによる読み出し、書き込み動作を行うＤＲＡＭ、
あるいはＳＲＡＭを用いた半導体メモリ装置に対しても
適用し得ることは言うまでもない。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
アドレス信号とデータ信号の両方に対して同時切り替え
ノイズが低減し、かつ高速アクセスが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体メモリ装置の構成を
示す図。

【図２】本発明の出力装置を構成する回路の一例を示す
図。

【図３】本発明の半導体メモリ装置の書き込み動作のタ
イミングを示す図。

【図４】本発明の半導体メモリ装置の読み出し動作のタ
イミングを示す図。

【図５】本発明の半導体メモリ装置を用いたコンピュー
タシステムのブロック図。

【符号の説明】

１００、５０３・・・半導体メモリ装置 １０１、１０２、５０７、５０８・・・メモリバンク １０３、５０４・・・出力装置 １０４、１０５、５０２、 ５０５、５０６、５０９・・・バス １０６、１０７、１０８、１０９・・・入力端子 １１０、１１１、１１２、１１３・・・出力端子 ２０１、２０２、２０３、２１２、２１３・・・信号線 ２０４、２０５・・・演算器 ２０６、２０７・・・出力ドライバ ２０８、２１０・・・ｐチャネル電界効果型トランジス
タ ２０９、２１１・・・ｎチャネル電界効果型トランジス
タ ２１４、２１５・・・出力端子 ３０１、３０２、３０３、３０４、４０１、４０２、４
０３、４０４・・・タイミング ５０１・・・中央演算処理部 ５１０、５１１、５１２、５１３ ５１４、５１５、５１６、５１７・・・メモリチップ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のメモリバンクから成る半導体メモリ
   へのアドレス信号およびデ−タ信号の生成方法であっ
   て、 中央処理装置から受信したアドレスまたはデータから成
   る第１と第２の信号および制御信号をそれぞれ第１と第
   ２のメモリバンクへ出力する出力装置と、 第１のメモリバンクと出力装置の間を接続する第１の論
   理バスと、 第２のメモリバンクと出力装置の間を接続する第２の論
   理バスとを有し、 第１のメモリバンクと第２のメモリバンクを時分割でア
   クセスし、 第１のメモリバンクをアクセスする場合には、出力装置
   から、上記第１の信号を第１のメモリバンクへ第１の論
   理バスを通して出力し、上記第１の信号の反転信号を第
   ２のメモリバンクへ第２の論理バスを通して出力し、 第２のメモリバンクをアクセスする場合には、出力装置
   から、上記第２の信号を第２のメモリバンクへ第２の論
   理バスを通して出力し、上記第２の信号の反転信号を第
   １のメモリバンクへ第１の論理バスを通して出力するこ
   とを特徴とする半導体メモリへのアドレス信号およびデ
   ータ信号生成方法。
2. 【請求項２】前記第１と第２の信号および制御信号は、
   前記第１および第２の論理バスへそれぞれ接続される出
   力端子と、第１および第２の論理バスのハイレベルを与
   える正の電源と出力端子とをプルアップ素子を介して接
   続し、ローレベルを与える負の電源と出力端子とをプル
   ダウン素子を介して接続した出力ドライバとを有する出
   力装置から出力される請求項第１項記載の半導体メモリ
   ヘのアドレス信号およびデ−タ信号生成方法。
3. 【請求項３】前記出力ドライバはインバータから成る請
   求項第２項記載の半導体メモリへのアドレス信号および
   デ−タ信号生成方法。
4. 【請求項４】前記プルアップ素子およびプルダウン素子
   はＣＭＯＳ型電界効果トランジスタから成る請求項第２
   項記載の半導体メモリヘのアドレス信号およびデ−タ信
   号生成方法。
5. 【請求項５】前記出力装置においてバンク切替え信号を
   受信し、該バンク切替え信号と前記アドレス信号または
   データ信号との排他的論理和信号を前記出力ドライバに
   入力し、前記第１の信号とその反転信号、または前記第
   ２の信号とその反転信号を出力する請求項第２項記載の
   半導体メモリへのアドレス信号およびデ−タ信号生成方
   法。