JPH09149551A - 突入電流防止回路 - Google Patents
突入電流防止回路Info
- Publication number
- JPH09149551A JPH09149551A JP7307611A JP30761195A JPH09149551A JP H09149551 A JPH09149551 A JP H09149551A JP 7307611 A JP7307611 A JP 7307611A JP 30761195 A JP30761195 A JP 30761195A JP H09149551 A JPH09149551 A JP H09149551A
- Authority
- JP
- Japan
- Prior art keywords
- load
- connection terminal
- inrush current
- resistor
- common power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Coupling Device And Connection With Printed Circuit (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【課題】 負荷の容量値に防止効果が左右されず、リン
ギングの生じない突入電流防止回路を提供する。 【解決手段】 １１マザーボードへの着脱により共通電
源ライン１１０に接離される負荷ユニット１０に設けら
れたコネクタ９と、このコネクタ９に設けられ、マザー
ボード１１への装着時に上記共通電源ライン１１０に先
に接続される第１の接続端子１と後から接続される第２
の接続端子２とを通して上記共通電源ライン１１０を負
荷７、８に接続する回路と、上記第１の接続端子１を経
由して上記共通電源ライン１１０と負荷７、８とを結ぶ
回路に挿入された突入電流抑制用の抵抗１２とをを備え
ている。
ギングの生じない突入電流防止回路を提供する。 【解決手段】 １１マザーボードへの着脱により共通電
源ライン１１０に接離される負荷ユニット１０に設けら
れたコネクタ９と、このコネクタ９に設けられ、マザー
ボード１１への装着時に上記共通電源ライン１１０に先
に接続される第１の接続端子１と後から接続される第２
の接続端子２とを通して上記共通電源ライン１１０を負
荷７、８に接続する回路と、上記第１の接続端子１を経
由して上記共通電源ライン１１０と負荷７、８とを結ぶ
回路に挿入された突入電流抑制用の抵抗１２とをを備え
ている。
Description
【０００１】
【発明の属する技術分野】この発明は、プリント基板等
を含む負荷ユニットへの活線挿抜時に発生する突入電流
を抑制する突入電流防止回路に関するものである。
を含む負荷ユニットへの活線挿抜時に発生する突入電流
を抑制する突入電流防止回路に関するものである。
【０００２】
【従来の技術】図５は例えば特開平４−３０４１１７号
公報に示された従来の突入電流防止回路である。図にお
いて、１０は負荷ユニットを構成するプリント基板、９
はそのコネクタ、１１はこのコネクタ９を通してプリン
ト基板１０に接続されるマザーボードである。１及び４
は、マザーボード１１がコネクタ９に接続されるときに
最初に接続される第１の接続端子、２及び３は後から接
続される第２の接続端子である。５は接続端子１に接続
された誘導性負荷、６は接続端子１に接続された単方向
性素子である。７は負荷、８は容量性負荷である。マザ
ーボード１１側には、上記接続端子１及び２に対応し
て、共通電源ライン１１０の電圧ＶＣＣを供給する接続
端子１０１及び１０２、接続端子３に対応して、負荷７
に信号を与える接続端子１０３、及び上記端子４に対応
して、ＧＮＤレベルを与える接続端子１０４が設けられ
ている。なお、Ｓはマザーボード側信号ライン、Ｓ１は
接続端子２より供給される電源プラス側ライン、Ｓ２は
接続端子３より負荷７に接続される信号ライン、Ｓ３は
接続端子４に接続される電源マイナス側ラインである。
公報に示された従来の突入電流防止回路である。図にお
いて、１０は負荷ユニットを構成するプリント基板、９
はそのコネクタ、１１はこのコネクタ９を通してプリン
ト基板１０に接続されるマザーボードである。１及び４
は、マザーボード１１がコネクタ９に接続されるときに
最初に接続される第１の接続端子、２及び３は後から接
続される第２の接続端子である。５は接続端子１に接続
された誘導性負荷、６は接続端子１に接続された単方向
性素子である。７は負荷、８は容量性負荷である。マザ
ーボード１１側には、上記接続端子１及び２に対応し
て、共通電源ライン１１０の電圧ＶＣＣを供給する接続
端子１０１及び１０２、接続端子３に対応して、負荷７
に信号を与える接続端子１０３、及び上記端子４に対応
して、ＧＮＤレベルを与える接続端子１０４が設けられ
ている。なお、Ｓはマザーボード側信号ライン、Ｓ１は
接続端子２より供給される電源プラス側ライン、Ｓ２は
接続端子３より負荷７に接続される信号ライン、Ｓ３は
接続端子４に接続される電源マイナス側ラインである。
【０００３】次に動作について説明する。マザーボード
１１を介して、共通電源ライン１１０（ＶＣＣ）は接続
端子１０１及び１０４より、先ず接続端子１及び４に接
続されるので、負荷７及び容量性負荷８への突入電流は
誘導性負荷５により抑えられる。その後共通電源ライン
１１０（ＶＣＣ）は接続端子１０２より接続端子２に接
続され、この接続端子２から負荷電流を供給することに
より、誘導性負荷５による電圧降下を低減する。同時に
接続端子１０３が接続端子３に接続され信号が負荷７に
供給される。誘導性負荷５に並列に接続されている単方
向性素子６の働きは、誘導性負荷５に突入電流が流れる
ことにより発生する逆起電力をバイパスするものであ
る。
１１を介して、共通電源ライン１１０（ＶＣＣ）は接続
端子１０１及び１０４より、先ず接続端子１及び４に接
続されるので、負荷７及び容量性負荷８への突入電流は
誘導性負荷５により抑えられる。その後共通電源ライン
１１０（ＶＣＣ）は接続端子１０２より接続端子２に接
続され、この接続端子２から負荷電流を供給することに
より、誘導性負荷５による電圧降下を低減する。同時に
接続端子１０３が接続端子３に接続され信号が負荷７に
供給される。誘導性負荷５に並列に接続されている単方
向性素子６の働きは、誘導性負荷５に突入電流が流れる
ことにより発生する逆起電力をバイパスするものであ
る。
【０００４】
【発明が解決しようとする課題】従来の突入電流防止回
路は以上のように構成されているので、容量性負荷８の
負荷値と誘導性負荷５の負荷値により突入電流値が決定
されるため、突入電流値を許容値以下とするためには、
容量性負荷８の負荷値に最適な誘導性負荷５の負荷値を
選定する必要があった。また、誘導性負荷５を利用して
いるため、突入電流がリンギングするという問題があっ
た。
路は以上のように構成されているので、容量性負荷８の
負荷値と誘導性負荷５の負荷値により突入電流値が決定
されるため、突入電流値を許容値以下とするためには、
容量性負荷８の負荷値に最適な誘導性負荷５の負荷値を
選定する必要があった。また、誘導性負荷５を利用して
いるため、突入電流がリンギングするという問題があっ
た。
【０００５】この発明は上記のような問題点を解決する
ためになされたものであり、容量性負荷８の負荷値に関
係なく突入電流値を許容値以下に抑えるとともに、リン
ギングのない突入電流防止回路を提供することを目的と
する。
ためになされたものであり、容量性負荷８の負荷値に関
係なく突入電流値を許容値以下に抑えるとともに、リン
ギングのない突入電流防止回路を提供することを目的と
する。
【０００６】
【課題を解決するための手段】この発明に係る突入電流
防止回路は、マザーボードへの着脱により共通電源ライ
ンに接離される負荷ユニットに設けられたコネクタ、こ
のコネクタに設けられ、マザーボードへの装着時に上記
共通電源ラインに先に接続される第１の接続端子と後か
ら接続される第２の接続端子とを通して上記共通電源ラ
インを負荷に接続する回路、及び上記第１の接続端子を
経由して上記共通電源ラインと負荷とを結ぶ回路に挿入
された突入電流抑制用の抵抗を備えている。
防止回路は、マザーボードへの着脱により共通電源ライ
ンに接離される負荷ユニットに設けられたコネクタ、こ
のコネクタに設けられ、マザーボードへの装着時に上記
共通電源ラインに先に接続される第１の接続端子と後か
ら接続される第２の接続端子とを通して上記共通電源ラ
インを負荷に接続する回路、及び上記第１の接続端子を
経由して上記共通電源ラインと負荷とを結ぶ回路に挿入
された突入電流抑制用の抵抗を備えている。
【０００７】また、上記構成において、コネクタは、第
１の接続端子の次に共通電源ラインに接続される第３の
接続端子を備え、第３の接続端子を経由して共通電源ラ
インと負荷とを結ぶ回路に突入電流抑制用の第２の抵抗
を挿入した。
１の接続端子の次に共通電源ラインに接続される第３の
接続端子を備え、第３の接続端子を経由して共通電源ラ
インと負荷とを結ぶ回路に突入電流抑制用の第２の抵抗
を挿入した。
【０００８】また、突入電流抑制用の抵抗を負荷ユニッ
トのプリント基板に設けている。
トのプリント基板に設けている。
【０００９】また、突入電流抑制用の抵抗をマザーボー
ドに設けている。
ドに設けている。
【００１０】また、突入電流抑制用の抵抗を負荷ユニッ
トのコネクタ内に設けている。
トのコネクタ内に設けている。
【００１１】
実施の形態１．以下この発明の一実施の形態を図につい
て説明する。図１において、１０は負荷ユニットを構成
するプリント基板、９はそのコネクタ、１１はこのコネ
クタ９を通してプリント基板１０に接続されるマザーボ
ードである。１及び４は、マザーボード１１がコネクタ
９に接続されるときに最初に接続される第１の接続端
子、２及び３は後から接続される第２の接続端子であ
る。１２は接続端子１に接続された突入電流抑制用の抵
抗、７は負荷、８は容量性負荷である。マザーボード１
１側には、上記接続端子１及び２に対応して、共通電源
ライン１１０の電圧ＶＣＣを供給する接続端子１０１及
び１０２、接続端子３に対応して、負荷７に信号を与え
る接続端子１０３、及び上記端子４に対応して、ＧＮＤ
レベルを与える接続端子１０４が設けられている。な
お、Ｓはマザーボード側信号ライン、Ｓ１は接続端子２
から供給される電源プラス側ライン、Ｓ２は接続端子３
より負荷７に接続される信号ライン、Ｓ３は接続端子４
に接続される電源マイナス側ラインである。
て説明する。図１において、１０は負荷ユニットを構成
するプリント基板、９はそのコネクタ、１１はこのコネ
クタ９を通してプリント基板１０に接続されるマザーボ
ードである。１及び４は、マザーボード１１がコネクタ
９に接続されるときに最初に接続される第１の接続端
子、２及び３は後から接続される第２の接続端子であ
る。１２は接続端子１に接続された突入電流抑制用の抵
抗、７は負荷、８は容量性負荷である。マザーボード１
１側には、上記接続端子１及び２に対応して、共通電源
ライン１１０の電圧ＶＣＣを供給する接続端子１０１及
び１０２、接続端子３に対応して、負荷７に信号を与え
る接続端子１０３、及び上記端子４に対応して、ＧＮＤ
レベルを与える接続端子１０４が設けられている。な
お、Ｓはマザーボード側信号ライン、Ｓ１は接続端子２
から供給される電源プラス側ライン、Ｓ２は接続端子３
より負荷７に接続される信号ライン、Ｓ３は接続端子４
に接続される電源マイナス側ラインである。
【００１２】次に動作について説明する。マザーボード
１１を介して、共通電源ライン１１０（ＶＣＣ）は接続
端子１０１及び１０４より、先ず接続端子１及び４に接
続されるので、負荷７及び容量性負荷８への突入電流は
抵抗１２により抑えられる。その後共通電源ライン１１
０（ＶＣＣ）は接続端子１０２より接続端子２に接続さ
れ、この接続端子２から負荷電流を供給することによ
り、抵抗１２による電圧降下を低減する。このように負
荷への突入電流を抵抗１２により抑えるようにすれば、
従来必要とした単方向性素子を必要としないばかりか、
容量性負荷８の負荷値に関係なく突入電流値を許容値以
下に抑えるとことができ、さらにリンギングのない突入
電流防止が可能である。
１１を介して、共通電源ライン１１０（ＶＣＣ）は接続
端子１０１及び１０４より、先ず接続端子１及び４に接
続されるので、負荷７及び容量性負荷８への突入電流は
抵抗１２により抑えられる。その後共通電源ライン１１
０（ＶＣＣ）は接続端子１０２より接続端子２に接続さ
れ、この接続端子２から負荷電流を供給することによ
り、抵抗１２による電圧降下を低減する。このように負
荷への突入電流を抵抗１２により抑えるようにすれば、
従来必要とした単方向性素子を必要としないばかりか、
容量性負荷８の負荷値に関係なく突入電流値を許容値以
下に抑えるとことができ、さらにリンギングのない突入
電流防止が可能である。
【００１３】実施の形態２．図２はこの発明の他の実施
の形態を示すもので、実施の形態１との違いは、プリン
ト基板１０のコネクタ９に、接続端子１の次に接続さ
れ、接続端子２の接続に先だってマザーボード１１側の
共通電源ライン１１０（ＶＣＣ）に接続される接続端子
２０を設け、これと負荷７の一端に抵抗１３を接続する
とともに、マザーボード側には、上記接続端子２０に共
通電源ライン１１０の電圧ＶＣＣを与える接続端子１２
０を設けている点である。
の形態を示すもので、実施の形態１との違いは、プリン
ト基板１０のコネクタ９に、接続端子１の次に接続さ
れ、接続端子２の接続に先だってマザーボード１１側の
共通電源ライン１１０（ＶＣＣ）に接続される接続端子
２０を設け、これと負荷７の一端に抵抗１３を接続する
とともに、マザーボード側には、上記接続端子２０に共
通電源ライン１１０の電圧ＶＣＣを与える接続端子１２
０を設けている点である。
【００１４】このような構成によれば、負荷７及び８へ
の突入電流は、先ず抵抗１２で抑えられ、次に抵抗１２
と抵抗１３の並列値で抑えられる２段階の抑制ができ、
負荷ユニットであるプリント基板の動作の立ち上がりを
速くすることができる。
の突入電流は、先ず抵抗１２で抑えられ、次に抵抗１２
と抵抗１３の並列値で抑えられる２段階の抑制ができ、
負荷ユニットであるプリント基板の動作の立ち上がりを
速くすることができる。
【００１５】実施の形態３．実施の形態１及び実施の形
態２においては、突入電流抑制用の抵抗１２をプリント
基板１０側に搭載しているが、この実施の形態では図３
に示すように、接続端子１に対応するマザーボード１１
側の接続端子１０１とＶＣＣを与える共通電源ライン１
１０との間に抵抗１２を挿入している。これによりプリ
ント基板１０側の実装効率を向上させることができる。
態２においては、突入電流抑制用の抵抗１２をプリント
基板１０側に搭載しているが、この実施の形態では図３
に示すように、接続端子１に対応するマザーボード１１
側の接続端子１０１とＶＣＣを与える共通電源ライン１
１０との間に抵抗１２を挿入している。これによりプリ
ント基板１０側の実装効率を向上させることができる。
【００１６】実施の形態４．図４はこの発明の他の実施
の形態を示すもので、突入電流抑制用の抵抗１２をプリ
ント基板１０のコネクタ９内に搭載したものである。こ
のようにすれば、プリント基板１０やマザーボード１１
の部品実装効率を向上させることができる。
の形態を示すもので、突入電流抑制用の抵抗１２をプリ
ント基板１０のコネクタ９内に搭載したものである。こ
のようにすれば、プリント基板１０やマザーボード１１
の部品実装効率を向上させることができる。
【図１】 この発明に実施の形態１に係る突入電流防止
回路を示す回路図である。
回路を示す回路図である。
【図２】 この発明に実施の形態２に係る突入電流防止
回路を示す回路図である。
回路を示す回路図である。
【図３】 この発明に実施の形態３に係る突入電流防止
回路を示す回路図である。
回路を示す回路図である。
【図４】 この発明に実施の形態４に係る突入電流防止
回路を示す回路図である。
回路を示す回路図である。
【図５】 従来の突入電流防止回路を示す回路図であ
る。
る。
１、２、３、４ 接続端子、７ 負荷、８ 容量性負
荷、９ コネクタ、１０ プリント基板、１１ マザー
ボード、１０１、１０２、１０３、１０４、１２０ 接
続端子、１１０ 共通電源ライン。
荷、９ コネクタ、１０ プリント基板、１１ マザー
ボード、１０１、１０２、１０３、１０４、１２０ 接
続端子、１１０ 共通電源ライン。
Claims (5)
- 【請求項１】 マザーボードへの着脱により共通電源ラ
インに接離される負荷ユニットに設けられたコネクタ、
このコネクタに設けられ、マザーボードへの装着時に上
記共通電源ラインに先に接続される第１の接続端子と後
から接続される第２の接続端子とを通して上記共通電源
ラインを負荷に接続する回路、及び上記第１の接続端子
を経由して上記共通電源ラインと負荷とを結ぶ回路に挿
入された突入電流抑制用の抵抗を備えたことを特徴とす
る突入電流防止回路。 - 【請求項２】 コネクタは、第１の接続端子の次に共通
電源ラインに接続される第３の接続端子を備え、第３の
接続端子を経由して共通電源ラインと負荷とを結ぶ回路
に突入電流抑制用の第２の抵抗を挿入したことを特徴と
する請求項１記載の突入電流防止回路。 - 【請求項３】 突入電流抑制用の抵抗は、負荷ユニット
のプリント基板に設けられていることを特徴とする請求
項１または請求項２記載の突入電流防止回路。 - 【請求項４】 突入電流抑制用の抵抗は、マザーボード
に設けられていることを特徴とする請求項１または請求
項２記載の突入電流防止回路。 - 【請求項５】 突入電流抑制用の抵抗は、負荷ユニット
のコネクタ内に設けられていることを特徴とする請求項
１または請求項２記載の突入電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7307611A JPH09149551A (ja) | 1995-11-27 | 1995-11-27 | 突入電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7307611A JPH09149551A (ja) | 1995-11-27 | 1995-11-27 | 突入電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09149551A true JPH09149551A (ja) | 1997-06-06 |
Family
ID=17971126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7307611A Pending JPH09149551A (ja) | 1995-11-27 | 1995-11-27 | 突入電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09149551A (ja) |
-
1995
- 1995-11-27 JP JP7307611A patent/JPH09149551A/ja active Pending
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