JPH09148326A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体素子およびそ
の製造方法、特にＧａＡｓＩＣ等の製造における配線お
よび電極（ボンディングパッド）の形成技術に適用して
有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor element and a manufacturing method thereof, and more particularly to a technology effectively applied to a wiring and electrode (bonding pad) forming technology in manufacturing a GaAs IC or the like.
【０００２】[0002]
【従来の技術】ＧａＡｓＩＣの配線として、Ｍｏ／Ａｕ
／Ｍｏの３層構造の配線が使用されている。Ｍｏ／Ａｕ
／Ｍｏ配線については、特開平 3-30428号公報に記載さ
れている。2. Description of the Related Art Mo / Au is used as wiring for GaAs ICs.
/ Mo has a three-layer structure wiring. Mo / Au
The / Mo wiring is described in JP-A-3-30428.
【０００３】[0003]
【発明が解決しようとする課題】本出願人にあっては、
ＧａＡｓＩＣ（ＧａＡｓＩＣ素子：半導体素子）の開発
において、配線をＭｏ／Ａｕ／Ｍｏの３層構造とし、こ
の多層配線を保護する保護膜をリンシリケートガラス膜
（ＰＳＧ膜）上にプラズマシリコン窒化膜（Ｐ−ＳｉＮ
膜）を重ねた多層構造の保護膜としてみた。また、半導
体素子の表面には、前記保護膜を部分的に除去して形成
した電極（ボンディングパッド）が設けられている。DISCLOSURE OF THE INVENTION Problems to be Solved by the Applicant
In the development of a GaAs IC (GaAs IC element: semiconductor element), the wiring has a three-layer structure of Mo / Au / Mo, and a protective film for protecting this multilayer wiring is formed on a phosphosilicate glass film (PSG film) by a plasma silicon nitride film (P -SiN
It was tried as a protective film having a multi-layered structure in which films were stacked. Further, an electrode (bonding pad) formed by partially removing the protective film is provided on the surface of the semiconductor element.
【０００４】なお、前記ＰＳＧ膜はアルカリイオンを固
定（トラップ）する役割を果たすとともに応力緩和層と
もなる。また、Ｐ−ＳｉＮ膜は外部のアルカリイオンを
侵入拡散させないブロック層となる。The PSG film plays a role of fixing (trapping) alkali ions and also serves as a stress relaxation layer. Further, the P-SiN film becomes a block layer that does not allow external alkali ions to invade and diffuse.
【０００５】このような半導体素子を高温加湿試験して
みたところ、前記電極（ボンディングパッド）部分にお
いて、前記保護膜が配線から剥離する不良が発生した。When such a semiconductor element was subjected to a high temperature humidification test, a defect occurred in which the protective film was peeled from the wiring in the electrode (bonding pad) portion.
【０００６】この剥離は、配線の最上層のＭｏ層の酸化
が原因であることが判明した。すなわち、多層配線上に
形成されるＰＳＧ膜は、モノシラン（ＳｉＨ4），酸素
（Ｏ2），ホスフィン（ＰＨ3）のガスを使用するＣＶＤ
法（気相化学成長法）によって形成される。この際、高
温下の酸素ガスが原因で、前記最上層のＭｏ層が酸化す
る。Ｍｏの酸化物は水に溶解する。It has been found that this peeling is caused by the oxidation of the Mo layer, which is the uppermost layer of the wiring. That is, the PSG film formed on the multi-layer wiring is a CVD using a gas of monosilane (SiH 4 ), oxygen (O 2 ), and phosphine (PH 3 ).
Formed by the chemical vapor deposition method. At this time, the uppermost Mo layer is oxidized due to the oxygen gas under high temperature. The oxide of Mo dissolves in water.
【０００７】したがって、電極（ボンディングパッド）
部分では、保護膜の縁の下のＭｏ層部分（酸化部分）が
溶け、保護膜が多層配線の最上層のＭｏ層から剥離す
る。保護膜の剥離は半導体素子の耐湿性低下の原因とな
る。Therefore, the electrode (bonding pad)
In the portion, the Mo layer portion (oxidized portion) below the edge of the protective film is melted and the protective film is peeled off from the uppermost Mo layer of the multilayer wiring. The peeling of the protective film causes a decrease in moisture resistance of the semiconductor element.
【０００８】また、最上層のＭｏ層の酸化は配線の信頼
性の低下の原因となる。Further, the oxidation of the uppermost Mo layer causes a decrease in the reliability of the wiring.
【０００９】本発明の目的は、配線と保護膜との密着性
の高い半導体素子およびその製造方法を提供することに
ある。An object of the present invention is to provide a semiconductor element having a high adhesion between a wiring and a protective film and a method for manufacturing the same.
【００１０】本発明の他の目的は、耐湿性が高い半導体
素子およびその製造方法を提供することにある。Another object of the present invention is to provide a semiconductor element having high moisture resistance and a method for manufacturing the same.
【００１１】本発明の他の目的は、配線の信頼性が高い
半導体素子およびその製造方法を提供することにある。Another object of the present invention is to provide a semiconductor device having high wiring reliability and a method of manufacturing the same.
【００１２】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。[0012] The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。The following is a brief description of an outline of typical inventions disclosed in the present application.
【００１４】（１）最上層がＭｏ層となる多層配線（Ｍ
ｏ層／Ａｕ層／Ｍｏ層の３層構造）と、前記多層配線上
に設けられる保護膜と、前記保護膜が部分的に除去され
て前記多層配線の表面が露出する電極とを有する半導体
素子であって、前記多層配線と前記保護膜との間には前
記Ｍｏ層を酸化させない雰囲気で形成される酸化防止膜
が設けられている。前記保護膜は多層構造となり、外部
の不純物の侵入を防止する最上層のブロック層（プラズ
マシリコン窒化膜）と、前記ブロック層の下に設けられ
る応力緩和層（リンシリケートガラス膜）とを有する。
前記酸化防止膜はモノシラン（ＳｉＨ4）と酸化窒素
（Ｎ2Ｏ）のガスを用いたプラズマＣＶＤ法によって形
成されたプラズマシリコン酸化膜（Ｐ−ＳｉＯ膜）とな
っている。前記半導体素子は半絶縁性ＧａＡｓ基板によ
って構成され、ＧａＡｓ−ＭＥＳＦＥＴを有している。(1) Multi-layer wiring in which the uppermost layer is a Mo layer (M
a three-layer structure (o layer / Au layer / Mo layer), a protective film provided on the multilayer wiring, and an electrode in which the protective film is partially removed to expose the surface of the multilayer wiring. An antioxidant film formed in an atmosphere that does not oxidize the Mo layer is provided between the multilayer wiring and the protective film. The protective film has a multi-layered structure and has an uppermost block layer (plasma silicon nitride film) for preventing invasion of external impurities and a stress relaxation layer (phosphosilicate glass film) provided under the block layer.
The antioxidant film has a monosilane (SiH 4) and nitrogen oxide (N 2 O) plasma silicon oxide film formed by plasma CVD using a gas (P-SiO film). The semiconductor element is composed of a semi-insulating GaAs substrate and has a GaAs-MESFET.
【００１５】（２）ＧａＡｓ−ＭＥＳＦＥＴを形成した
半絶縁性ＧａＡｓ基板（半導体基板）の主面にＭｏ層／
Ａｕ層／Ｍｏ層を順次積層して多層配線を形成する工程
と、前記多層配線上に１層または多層からなる保護膜を
形成する工程と、前記保護膜を部分的に除去して前記多
層配線の表面のＭｏ層を露出させて電極を形成する工程
とを有する半導体素子の製造方法であって、前記多層配
線を形成した後、前記多層配線上に最上層のＭｏ層の酸
化防止を図る酸化防止膜（プラズマシリコン酸化膜）を
前記Ｍｏ層を酸化させない雰囲気（モノシランと酸化窒
素のガスを用いるプラズマＣＶＤ法）によって形成し、
その後酸化雰囲気で保護膜（リンシリケートガラス膜）
を形成する。酸化性雰囲気で前記酸化防止膜上に応力緩
和層となる前記保護膜（リンシリケートガラス膜）を形
成した後、外部の不純物の侵入を防止するブロック層と
なる保護膜（プラズマシリコン窒化膜）を形成する。(2) Mo layer / on the main surface of the semi-insulating GaAs substrate (semiconductor substrate) on which the GaAs-MESFET is formed.
Forming a multilayer wiring by sequentially stacking Au layers / Mo layers; forming a protective film consisting of one layer or multiple layers on the multilayer wiring; and removing the protective film partially to form the multilayer wiring. A step of exposing an Mo layer on the surface of the substrate to form an electrode, wherein after forming the multilayer wiring, oxidation for preventing oxidation of the uppermost Mo layer on the multilayer wiring is performed. A protective film (plasma silicon oxide film) is formed in an atmosphere that does not oxidize the Mo layer (plasma CVD method using a gas of monosilane and nitric oxide),
Then protective film (phosphorus silicate glass film) in oxidizing atmosphere
To form After forming the protective film (phosphosilicate glass film) to be a stress relaxation layer on the antioxidant film in an oxidizing atmosphere, a protective film (plasma silicon nitride film) to be a block layer for preventing invasion of external impurities is formed. Form.
【００１６】前記（１）の手段によれば、最上層がＭｏ
層となる多層配線上には、前記Ｍｏ層の酸化を防止する
酸化防止膜（保護膜）としてＰ−ＳｉＯ膜が形成されて
いる。このＰ−ＳｉＯ膜は、Ｐ−ＳｉＯ膜上に酸化雰囲
気で形成されるＰＳＧ膜の形成時、前記Ｍｏ層を酸化さ
せない酸化防止膜として作用する。また、Ｐ−ＳｉＯ膜
の形成において、モノシラン（ＳｉＨ4）と酸化窒素
（Ｎ2Ｏ）のガスを用いたプラズマＣＶＤ法によって形
成するため、前記Ｍｏ層を酸化させない。したがって、
多層配線と多層保護膜との密着性は高い状態に維持され
る。また、最上層のＭｏ層は酸化されていないことか
ら、水分によって溶解することもなく、電極部分の保護
膜の剥離も発生しなくなり、耐湿性の高い半導体素子と
なる。また、配線の信頼性も高くなる。According to the means (1), the uppermost layer is Mo.
A P-SiO film is formed as an anti-oxidation film (protective film) on the multi-layered wiring to be a layer to prevent the Mo layer from being oxidized. The P-SiO film acts as an antioxidant film that does not oxidize the Mo layer when the PSG film is formed on the P-SiO film in an oxidizing atmosphere. Further, in the formation of P-SiO film, to form the monosilane (SiH 4) and a plasma CVD method using a gas nitric oxide (N 2 O), it does not oxidize the Mo layer. Therefore,
The adhesion between the multilayer wiring and the multilayer protective film is maintained in a high state. In addition, since the uppermost Mo layer is not oxidized, it is not dissolved by moisture and the protective film on the electrode portion is not peeled off, so that the semiconductor element has high moisture resistance. Also, the reliability of the wiring is increased.
【００１７】前記（２）の手段によれば、最上層がＭｏ
層となる多層配線を形成した後、前記Ｍｏ層の酸化を防
止するためにＰ−ＳｉＯ膜を多層配線上に形成する。こ
の結果、前記Ｐ−ＳｉＯ膜上に応力緩和層としてのＰＳ
Ｇ膜を酸化雰囲気で形成しても前記Ｍｏ層が酸化しなく
なる。また、前記Ｐ−ＳｉＯ膜はＳｉＨ4とＮ2Ｏのガス
によるプラズマＣＶＤによって形成されるため、Ｍｏ層
を酸化させることもない。したがって、最上層のＭｏ層
が水分によって溶解することもなく、耐湿性に優れた配
線構造を有するＧａＡｓＩＣを製造することができる。According to the means (2), the uppermost layer is Mo.
After forming the multi-layered wiring as a layer, a P-SiO film is formed on the multi-layered wiring in order to prevent the Mo layer from being oxidized. As a result, PS as a stress relaxation layer is formed on the P-SiO film.
Even if the G film is formed in an oxidizing atmosphere, the Mo layer does not oxidize. Further, since the P-SiO film is formed by plasma CVD using SiH 4 and N 2 O gas, it does not oxidize the Mo layer. Therefore, it is possible to manufacture a GaAsIC having a wiring structure excellent in moisture resistance without the uppermost Mo layer being dissolved by moisture.
【００１８】[0018]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００１９】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。In all the drawings for explaining the embodiments of the invention, components having the same function are designated by the same reference numeral, and the repeated description thereof will be omitted.
【００２０】図１は本発明の一実施形態（実施形態）で
あるＧａＡｓＩＣの一部を示す断面図、図２乃至図５は
本実施形態のＧａＡｓＩＣの製造方法を示す各工程での
断面図であり、図２はソース・ドレイン領域となるｎ+
型半導体領域およびｎ型動作層を形成した状態を示す断
面図、図３はソース・ドレイン・ゲート電極を形成した
状態を示す断面図、図４は多層配線を形成した状態を示
す断面図、図５は酸化防止膜を形成した状態を示す断面
図である。FIG. 1 is a cross-sectional view showing a part of a GaAs IC which is an embodiment (embodiment) of the present invention, and FIGS. 2 to 5 are cross-sectional views in respective steps showing a method of manufacturing a GaAs IC of the present embodiment. Yes, in FIG. 2, n + becomes the source / drain region.
Type semiconductor region and n-type operating layer are formed in a sectional view, FIG. 3 is a sectional view showing a state in which source / drain / gate electrodes are formed, and FIG. 4 is a sectional view in which a multilayer wiring is formed. 5 is a sectional view showing a state in which an antioxidant film is formed.
【００２１】本実施形態では、半絶縁性ＧａＡｓ基板を
使用したＧａＡｓ−ＭＥＳＦＥＴを有するＧａＡｓＩＣ
に本発明を適用した例について説明する。In this embodiment, a GaAs IC having a GaAs-MESFET using a semi-insulating GaAs substrate.
An example in which the present invention is applied to will be described.
【００２２】図１はＧａＡｓＩＣ１の一部を示す断面図
であり、リセス構造のＭＥＳＦＥＴ２部分を示す図であ
る。FIG. 1 is a cross-sectional view showing a part of the GaAs IC 1, and is a view showing the MESFET 2 part of the recess structure.
【００２３】ＭＥＳＦＥＴ２は、半絶縁性ＧａＡｓ基板
３の表層部分に形成されたソース領域およびドレイン領
域となる一対のｎ+型半導体領域４，５と、これらｎ+型
半導体領域４，５を繋ぐｎ型動作層６を有している。ま
た、半絶縁性ＧａＡｓ基板３の主面は絶縁膜１０で選択
的に覆われている。そして、露出した前記ｎ+型半導体
領域４，５上には、ソース・ドレイン電極となるコンタ
クト電極７，８が設けられている。このコンタクト電極
７，８は、たとえば、ＡｕＧｅとなっている。また、前
記ｎ型動作層６はリセス構造となり、このリセス上には
ＷＳｉからなるゲート電極９が設けられている。The MESFET 2 has a pair of n + type semiconductor regions 4,5 serving as a source region and a drain region formed in the surface layer of the semi-insulating GaAs substrate 3 and an n connecting the n + type semiconductor regions 4,5. It has a mold working layer 6. The main surface of the semi-insulating GaAs substrate 3 is selectively covered with an insulating film 10. Then, contact electrodes 7 and 8 serving as source / drain electrodes are provided on the exposed n + type semiconductor regions 4 and 5. The contact electrodes 7 and 8 are made of AuGe, for example. The n-type operating layer 6 has a recess structure, and a gate electrode 9 made of WSi is provided on the recess.
【００２４】また、前記コンタクト電極７，８、ゲート
電極９および絶縁膜１０上には層間絶縁膜１１が形成さ
れている。前記層間絶縁膜１１にはコンタクト用の穴が
設けられている。そして、前記層間絶縁膜１１およびコ
ンタクト用穴部分には、配線（多層配線）１５が形成さ
れている。前記配線１５は、相互に電気的に独立し、そ
れぞれコンタクト電極７，８やゲート電極９に繋がって
いる。An interlayer insulating film 11 is formed on the contact electrodes 7, 8, the gate electrode 9 and the insulating film 10. The interlayer insulating film 11 is provided with a contact hole. A wiring (multilayer wiring) 15 is formed in the interlayer insulating film 11 and the contact hole portion. The wiring 15 is electrically independent of each other and connected to the contact electrodes 7 and 8 and the gate electrode 9, respectively.
【００２５】前記配線１５は、モリブデン（Ｍｏ）層１
６／Ａｕ層１７／Ｍｏ層１８と三層構造となっている。
これら各層は数十〜数百ｎｍの厚さとなっている。The wiring 15 is a molybdenum (Mo) layer 1
It has a three-layer structure of 6 / Au layer 17 / Mo layer 18.
Each of these layers has a thickness of several tens to several hundreds of nm.
【００２６】また、前記配線１５や層間絶縁膜１１上に
は保護膜２０が形成されている。この保護膜２０は多層
構造となり、外部の不純物の侵入を防止する最上層のブ
ロック層２２と、前記ブロック層２２の下に設けられる
応力緩和層２１とからなっている。A protective film 20 is formed on the wiring 15 and the interlayer insulating film 11. The protective film 20 has a multi-layered structure, and is composed of an uppermost block layer 22 for preventing invasion of external impurities and a stress relaxation layer 21 provided under the block layer 22.
【００２７】前記ブロック層２２はアルカリイオンや水
分の侵入を防止するのに効果のあるプラズマシリコン窒
化膜（Ｐ−ＳｉＮ膜）２２で形成されている。The block layer 22 is formed of a plasma silicon nitride film (P-SiN film) 22 which is effective in preventing the entry of alkali ions and moisture.
【００２８】前記応力緩和層２１は、応力を緩和するの
に効果のあるリンシリケートガラス膜（ＰＳＧ膜）で形
成されている。応力緩和のための膜としては、ＣＶＤＳ
ｉＯ2膜やポリイミド樹脂等からなる絶縁性の樹脂膜が
使用できる。The stress relaxation layer 21 is formed of a phosphosilicate glass film (PSG film) which is effective in relaxing the stress. CVDS is used as a film for stress relaxation.
An insulating resin film made of an iO 2 film or a polyimide resin can be used.
【００２９】前記ＰＳＧ膜２１は、ＳｉＨ4，Ｏ2，ホス
フィン（ＰＨ3）等のガスを使用したＣＶＤ法で形成さ
れる。また、ＣＶＤＳｉＯ2膜は、ＳｉＨ4とＯ2等のガ
スを使用したＣＶＤ法で形成される。The PSG film 21 is formed by a CVD method using a gas such as SiH 4 , O 2 and phosphine (PH 3 ). The CVDSiO 2 film is formed by the CVD method using a gas such as SiH 4 and O 2 .
【００３０】前記応力緩和層２１やＰ−ＳｉＮ膜２２
は、数十〜数百ｎｍの厚さとなっている。The stress relaxation layer 21 and the P-SiN film 22.
Has a thickness of several tens to several hundreds nm.
【００３１】また、前記配線１５と保護膜２０との間に
は、数十〜数百ｎｍの厚さの酸化防止膜２５が設けられ
ている。この酸化防止膜２５は、多層配線１５の最上層
のＭｏ層１８が酸化しないようにするための膜であり、
酸化雰囲気で形成される前記ＰＳＧ膜２１の形成時、前
記Ｍｏ層１８を酸化させないための保護膜である。した
がって、この酸化防止膜２５を形成する際、Ｍｏ層１８
を酸化させないことも本発明の特長の一つである。An antioxidant film 25 having a thickness of several tens to several hundreds nm is provided between the wiring 15 and the protective film 20. The antioxidant film 25 is a film for preventing the uppermost Mo layer 18 of the multilayer wiring 15 from being oxidized,
This is a protective film for preventing the Mo layer 18 from being oxidized when the PSG film 21 is formed in an oxidizing atmosphere. Therefore, when the anti-oxidation film 25 is formed, the Mo layer 18
It is also one of the features of the present invention that it does not oxidize.
【００３２】このため、本実施形態では、前記酸化防止
膜２５は、処理ガスとしてＳｉＨ4とＮ2Ｏ等のガスを使
用したＰ−ＳｉＯ膜２５で形成してある。この処理によ
れば、Ｏ2ガスを使用しないことから、Ｐ−ＳｉＯ膜２
５を形成する際、Ｍｏ層１８を酸化させることはない。Therefore, in the present embodiment, the anti-oxidation film 25 is formed of the P-SiO film 25 using a gas such as SiH 4 and N 2 O as a processing gas. According to this process, since the O 2 gas is not used, the P-SiO film 2
When forming No. 5, the Mo layer 18 is not oxidized.
【００３３】また、前記酸化防止膜２５は、後に酸化雰
囲気で形成する保護膜の形成時や酸化防止膜２５自体の
形成時にＭｏ層１８の酸化を防止できる膜であれば良い
ことから、他の絶縁膜、たとえば、Ｐ−ＳｉＮ膜等であ
っても良い。Further, the anti-oxidation film 25 may be any film as long as it can prevent the Mo layer 18 from being oxidized during the formation of a protective film to be formed later in an oxidizing atmosphere or during the formation of the anti-oxidation film 25 itself. It may be an insulating film, for example, a P-SiN film or the like.
【００３４】一方、前記保護膜２０は部分的に除去され
て多層配線１５の表面が露出する電極（ボンディングパ
ッド）３０が設けられている。このボンディングパッド
３０には、ワイヤがボンディングされる。On the other hand, the protective film 20 is provided with an electrode (bonding pad) 30 which is partially removed to expose the surface of the multilayer wiring 15. A wire is bonded to the bonding pad 30.
【００３５】なお、前記電極３０にバンプ電極を設ける
ようにしても良い。A bump electrode may be provided on the electrode 30.
【００３６】また、半絶縁性ＧａＡｓ基板３の裏面全体
には電極２３が形成されている。An electrode 23 is formed on the entire back surface of the semi-insulating GaAs substrate 3.
【００３７】このようなＧａＡｓＩＣ（半導体素子）１
は、所定のパッケージに封止されて使用される。Such a GaAs IC (semiconductor element) 1
Is used by being sealed in a predetermined package.
【００３８】つぎに、ＧａＡｓＩＣ（半導体素子）１の
製造、特に配線および保護膜の形成方法について、図２
乃至図４を参照しながら説明する。Next, the production of the GaAs IC (semiconductor element) 1, particularly the method of forming the wiring and the protective film will be described with reference to FIG.
It will be described with reference to FIGS.
【００３９】図２に示すように、半絶縁性ＧａＡｓ基板
３の主面に、イオン注入と、その後のアニール処理によ
って、いずれもソース領域あるいはドレイン領域となる
一対のｎ+型半導体領域４，５およびｎ+型半導体領域
４，５を繋ぐｎ型層からなる動作層６を形成する。前記
ｎ+型半導体領域４，５およびｎ型動作層６はＭＥＳＦ
ＥＴ２を形成するためのものである。As shown in FIG. 2, on the main surface of the semi-insulating GaAs substrate 3, ion implantation and subsequent by annealing, either a pair of the source region or the drain region n + -type semiconductor regions 4 and 5 Then, the operation layer 6 including the n-type layer connecting the n + -type semiconductor regions 4 and 5 is formed. The n + type semiconductor regions 4 and 5 and the n type operating layer 6 are MESF.
It is for forming ET2.
【００４０】つぎに、半絶縁性ＧａＡｓ基板３の主面の
スルー膜やアニール処理時に発生した酸化膜等からなる
絶縁膜３１を除去する。その後、図３に示すように、半
絶縁性ＧａＡｓ基板３の主面に、厚さ数百ｎｍの絶縁膜
１０を形成する。この絶縁膜１０は、たとえば、ＣＶＤ
（気相化学成長法）によって形成したＳｉＯ2膜からな
る。Next, the through film on the main surface of the semi-insulating GaAs substrate 3 and the insulating film 31 made of an oxide film generated during the annealing treatment are removed. After that, as shown in FIG. 3, an insulating film 10 having a thickness of several hundred nm is formed on the main surface of the semi-insulating GaAs substrate 3. This insulating film 10 is formed, for example, by CVD.
It is composed of a SiO 2 film formed by (vapor phase chemical growth method).
【００４１】つぎに、前記ｎ+型半導体領域４，５上の
前記ＳｉＯ2膜を除去した後、蒸着によってソース電極
やドレイン電極となるコンタクト電極７，８を形成す
る。コンタクト電極７，８は、たとえば、ＡｕＧｅから
なっている。コンタクト電極７，８は厚さ数百ｎｍとな
る。Next, after removing the SiO 2 film on the n + type semiconductor regions 4 and 5, contact electrodes 7 and 8 to be source and drain electrodes are formed by vapor deposition. The contact electrodes 7 and 8 are made of AuGe, for example. The contact electrodes 7 and 8 have a thickness of several hundred nm.
【００４２】つぎに、ゲート電極形成パターン部の絶縁
膜１０を除去した後、閾値制御のため、ｎ型動作層６の
厚さをエッチングしてコントロール（リセス処理）す
る。Next, after removing the insulating film 10 in the gate electrode formation pattern portion, the thickness of the n-type operating layer 6 is etched and controlled (recess treatment) for threshold value control.
【００４３】その後、ｎ型動作層６上にゲート電極９を
形成し、ＭＥＳＦＥＴ２を形成する。前記ゲート電極９
はＷＳｉからなり、厚さ数百ｎｍとなる。After that, the gate electrode 9 is formed on the n-type operation layer 6, and the MESFET 2 is formed. The gate electrode 9
Is made of WSi and has a thickness of several hundred nm.
【００４４】つぎに、図４に示すように、前記半絶縁性
ＧａＡｓ基板３の主面側に層間絶縁膜１１を形成する。
層間絶縁膜１１は厚さ数百ｎｍのＰＳＧ膜やＣＶＤＳｉ
Ｏ2膜で形成される。Next, as shown in FIG. 4, an interlayer insulating film 11 is formed on the main surface side of the semi-insulating GaAs substrate 3.
The interlayer insulating film 11 is a PSG film or CVDSi having a thickness of several hundred nm.
It is formed of an O 2 film.
【００４５】その後、前記層間絶縁膜１１の所定部分に
穴（スルーホール）を設けた後、スパッタ装置や蒸着装
置によって配線材料を形成し、かつドライエッチングに
よってパターニングして配線（多層配線）１５を形成す
る。各配線部分は相互に電気的に独立し、それぞれコン
タクト電極７，８やゲート電極９に接続される。Then, after forming a hole (through hole) in a predetermined portion of the interlayer insulating film 11, a wiring material is formed by a sputtering apparatus or a vapor deposition apparatus and patterned by dry etching to form a wiring (multilayer wiring) 15. Form. The wiring portions are electrically independent from each other and connected to the contact electrodes 7 and 8 and the gate electrode 9, respectively.
【００４６】多層配線１５は、たとえば、Ｍｏ層１６，
Ａｕ層１７，Ｍｏ層１８と順次積み重ねた多層構造とな
る。この多層構造はスパッタ装置や蒸着装置によって連
続的に形成される。したがって、相互の層の接着度は良
好となる。各層の厚さは数十〜数百ｎｍとなる。The multilayer wiring 15 includes, for example, a Mo layer 16,
It has a multilayer structure in which the Au layer 17 and the Mo layer 18 are sequentially stacked. This multilayer structure is continuously formed by a sputtering device or a vapor deposition device. Therefore, the degree of adhesion between the layers is good. The thickness of each layer is several tens to several hundreds nm.
【００４７】つぎに、前記半絶縁性ＧａＡｓ基板３の主
面側に数十〜数百ｎｍの厚さの酸化防止膜２５を形成す
る。酸化防止膜２５は、多層配線１５の最上層のＭｏ層
１８が酸化しないようにするための膜である。すなわ
ち、酸化防止膜２５は、後工程の酸化雰囲気で形成する
ＰＳＧ膜２１の形成時、前記Ｍｏ層１８を酸化させない
ための保護膜である。また、酸化防止膜２５を形成する
際、Ｍｏ層１８を酸化させないことも本発明の特長の一
つである。Next, an antioxidant film 25 having a thickness of several tens to several hundreds nm is formed on the main surface side of the semi-insulating GaAs substrate 3. The antioxidant film 25 is a film for preventing the Mo layer 18 which is the uppermost layer of the multilayer wiring 15 from being oxidized. That is, the antioxidant film 25 is a protective film for preventing the Mo layer 18 from being oxidized when the PSG film 21 is formed in an oxidizing atmosphere in a later step. It is also one of the features of the present invention that the Mo layer 18 is not oxidized when the antioxidant film 25 is formed.
【００４８】このため、本実施形態では、処理ガスとし
てＳｉＨ4とＮ2Ｏ等のガスを使用したプラズマＣＶＤ法
によってＰ−ＳｉＯ膜２５を形成し、このＰ−ＳｉＯ膜
２５を酸化防止膜２５とする。この処理方法では、Ｏ2
ガスを使用しないことから、Ｐ−ＳｉＯ膜２５を形成す
る際、Ｍｏ層１８を酸化させることはない。Therefore, in this embodiment, the P-SiO film 25 is formed by the plasma CVD method using a gas such as SiH 4 and N 2 O as a processing gas, and the P-SiO film 25 is formed into the anti-oxidation film 25. And In this processing method, O 2
Since no gas is used, the Mo layer 18 is not oxidized when the P-SiO film 25 is formed.
【００４９】なお、酸化防止膜２５は、後に酸化雰囲気
で形成する保護膜（ＰＳＧ膜等）の形成時や酸化防止膜
２５自体の形成時にＭｏ層１８の酸化を防止できる膜で
あれば良いことから、他の絶縁膜、たとえば、Ｐ−Ｓｉ
Ｎ膜等を酸化防止膜２５として形成しても良い。The anti-oxidation film 25 may be any film as long as it can prevent the Mo layer 18 from being oxidized when a protective film (PSG film or the like) is formed later in an oxidizing atmosphere or when the anti-oxidation film 25 itself is formed. From another insulating film, for example, P-Si
An N film or the like may be formed as the antioxidant film 25.
【００５０】つぎに、前記酸化防止膜２５上に保護膜２
０を形成するとともに、保護膜２０と保護膜２０の下の
酸化防止膜２５を選択的にエッチング除去して、図１に
示すように電極（ボンディングパッド）３０を形成す
る。Next, the protective film 2 is formed on the antioxidant film 25.
In addition to forming 0, the protective film 20 and the antioxidant film 25 under the protective film 20 are selectively removed by etching to form an electrode (bonding pad) 30 as shown in FIG.
【００５１】前記保護膜２０は、各層の厚さが数十〜数
百ｎｍとなる多層構造となり、前記酸化防止膜２５上に
設けられるＰＳＧ膜２１と、このＰＳＧ膜２１上に設け
られる外部の不純物の侵入を防止するブロック層２２と
からなっている。The protective film 20 has a multi-layer structure in which each layer has a thickness of several tens to several hundreds nm, and the PSG film 21 provided on the antioxidant film 25 and the external film provided on the PSG film 21. The block layer 22 prevents impurities from entering.
【００５２】すなわち、酸化防止膜２５上には、応力を
緩和するのに効果のあるリンシリケートガラス膜（ＰＳ
Ｇ膜）が応力緩和層２１として形成されている。ＰＳＧ
膜２１は、ＳｉＨ4，Ｏ2，ＰＨ3等のガスを処理ガスと
するＣＶＤ法によって形成される。That is, on the antioxidant film 25, a phosphorus silicate glass film (PS
G film) is formed as the stress relaxation layer 21. PSG
The film 21 is formed by a CVD method using a gas such as SiH 4 , O 2 and PH 3 as a processing gas.
【００５３】なお、前記ＰＳＧ膜２１としては、ＣＶＤ
ＳｉＯ2膜やポリイミド樹脂等による樹脂膜でも良い。
前記Ｐ−ＳｉＮ膜２２がアルカリイオンや水分の侵入を
防止する働きをすることから、Ｐ−ＳｉＮ膜２２の下層
となる応力緩和層２１は少なくとも応力緩和作用のある
膜であれば良い。The PSG film 21 is formed by CVD.
A SiO 2 film or a resin film made of polyimide resin or the like may be used.
Since the P-SiN film 22 functions to prevent invasion of alkali ions and moisture, the stress relaxation layer 21 below the P-SiN film 22 may be at least a film having a stress relaxation effect.
【００５４】つぎに、前記応力緩和層２１上にＰ−Ｓｉ
Ｎ膜２２がブロック層２２として形成される。Ｐ−Ｓｉ
Ｎ膜２２は、ＳｉＨ4，ＮＨ3等のガスを処理ガスとする
プラズマＣＶＤ法によって形成される。Next, P-Si is formed on the stress relaxation layer 21.
The N film 22 is formed as the block layer 22. P-Si
The N film 22 is formed by a plasma CVD method using a gas such as SiH 4 or NH 3 as a processing gas.
【００５５】なお、ブロック層２２としては、アルカリ
イオンや水分の侵入を防止するのに効果のある他の被膜
であっても良い。Incidentally, the block layer 22 may be another film which is effective in preventing the entry of alkali ions and moisture.
【００５６】つぎに、前記半絶縁性ＧａＡｓ基板３の裏
面を研削し、半絶縁性ＧａＡｓ基板３の厚さを所定の厚
さとした後、半絶縁性ＧａＡｓ基板３の裏面全体に電極
２３を形成し、半絶縁性ＧａＡｓ基板３を縦横に分断し
て、図１に示すようなＧａＡｓＩＣ（半導体素子）１を
製造する。Next, after the back surface of the semi-insulating GaAs substrate 3 is ground to make the thickness of the semi-insulating GaAs substrate 3 to a predetermined thickness, the electrode 23 is formed on the entire back surface of the semi-insulating GaAs substrate 3. Then, the semi-insulating GaAs substrate 3 is vertically and horizontally divided to manufacture a GaAs IC (semiconductor element) 1 as shown in FIG.
【００５７】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
【００５８】すなわち、前記実施形態では、前記酸化防
止膜は絶縁膜で形成したが、多層配線の形成時に最上層
のＭｏ層上に酸化防止用の金属膜を形成し、その後酸化
防止用金属膜を選択的にエッチング除去して導体による
酸化防止膜を形成するようにしてもよい。That is, in the above-described embodiment, the anti-oxidation film is formed of the insulating film. However, when the multilayer wiring is formed, the anti-oxidation metal film is formed on the uppermost Mo layer, and then the anti-oxidation metal film is formed. May be selectively removed by etching to form an oxidation prevention film made of a conductor.
【００５９】また、前記配線や保護膜はさらに多い層で
形成しても良い。また、保護膜は１層でも良い。Further, the wiring and the protective film may be formed by more layers. Further, the protective film may be a single layer.
【００６０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＧａＡ
ｓＩＣの製造技術に適用した場合について説明したが、
それに限定されるものではなく、たとえば、シリコンを
基板とする半導体素子の製造技術には適用できる。In the above description, the invention made mainly by the present inventor is the field of application which is the background of the invention.
The case where it was applied to the manufacturing technology of sIC was explained,
The present invention is not limited to this, and can be applied to, for example, a manufacturing technique of a semiconductor element using silicon as a substrate.
【００６１】本発明は少なくとも最上層がＭｏ層となる
多層配線を有する半導体素子の製造技術には適用でき
る。The present invention can be applied to a manufacturing technique of a semiconductor device having a multilayer wiring in which at least the uppermost layer is a Mo layer.
【００６２】[0062]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【００６３】（１）最上層がＭｏ層となる多層配線上に
は、前記Ｍｏ層の酸化を防止する酸化防止膜が形成され
ている。したがって、酸化雰囲気でＰＳＧ膜を形成して
も、前記酸化防止膜によって前記Ｍｏ層は覆われている
ことから酸化しない。また、前記酸化防止膜は前記Ｍｏ
層を酸化させない雰囲気で形成されるため前記Ｍｏ層は
酸化されない。この結果、高温加湿試験において、ボン
ディングパッド部分に露出するＭｏ層が、酸化のため水
分で溶解するようなこともなくなり、Ｍｏ層から保護膜
が剥離する不良も発生しなくなり、半導体素子の耐湿性
が向上する。また、配線の信頼性も高くなる。(1) An anti-oxidation film for preventing the oxidation of the Mo layer is formed on the multilayer wiring having the Mo layer as the uppermost layer. Therefore, even if the PSG film is formed in an oxidizing atmosphere, it does not oxidize because the Mo layer is covered with the antioxidant film. In addition, the antioxidant film is formed of the Mo
The Mo layer is not oxidized because it is formed in an atmosphere that does not oxidize the layer. As a result, in the high temperature humidification test, the Mo layer exposed at the bonding pad portion is not dissolved by moisture due to oxidation, and the defect that the protective film is peeled off from the Mo layer does not occur. Is improved. Also, the reliability of the wiring is increased.
【図１】本発明の一実施形態（実施形態）であるＧａＡ
ｓＩＣの一部を示す断面図である。FIG. 1 is a GaA that is an embodiment (embodiment) of the present invention.
It is a sectional view showing a part of sIC.
【図２】本実施形態のＧａＡｓＩＣの製造においてソー
ス・ドレイン領域となるｎ+型半導体領域およびｎ型動
作層を形成した状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in which an n + type semiconductor region serving as a source / drain region and an n type operating layer are formed in the manufacture of the GaAs IC of the present embodiment.
【図３】本実施形態のＧａＡｓＩＣの製造においてソー
ス・ドレイン・ゲート電極を形成した状態を示す断面図
である。FIG. 3 is a cross-sectional view showing a state in which source / drain / gate electrodes are formed in the manufacturing of the GaAs IC of the present embodiment.
【図４】本実施形態のＧａＡｓＩＣの製造において多層
配線を形成した状態を示す断面図である。FIG. 4 is a cross-sectional view showing a state in which a multilayer wiring is formed in manufacturing the GaAs IC of this embodiment.
【図５】本実施形態のＧａＡｓＩＣの製造において酸化
防止膜を形成した状態を示す断面図である。FIG. 5 is a cross-sectional view showing a state in which an antioxidant film is formed in manufacturing the GaAs IC of this embodiment.
１…ＧａＡｓＩＣ（半導体素子）、２…ＭＥＳＦＥＴ、
３…半絶縁性ＧａＡｓ基板、４，５…ｎ+型半導体領
域、６…ｎ型動作層、７，８…コンタクト電極、９…ゲ
ート電極、１０…絶縁膜、１１…層間絶縁膜、１５…配
線（多層配線）、１６…Ｍｏ層、１７…Ａｕ層、１８…
Ｍｏ層、２０…保護膜、２１…応力緩和層（リンシリケ
ートガラス膜：ＰＳＧ膜）、２２…ブロック層（プラズ
マシリコン窒化膜：Ｐ−ＳｉＮ膜）、２３…電極、２５
…酸化防止膜（プラズマシリコン酸化膜：Ｐ−ＳｉＯ
膜）、３０…電極（ボンディングパッド）。1 ... GaAs IC (semiconductor element), 2 ... MESFET,
3 ... Semi-insulating GaAs substrate, 4, 5 ... N + type semiconductor region, 6 ... N type operating layer, 7, 8 ... Contact electrode, 9 ... Gate electrode, 10 ... Insulating film, 11 ... Interlayer insulating film, 15 ... Wiring (multilayer wiring), 16 ... Mo layer, 17 ... Au layer, 18 ...
Mo layer, 20 ... Protective film, 21 ... Stress relaxation layer (phosphosilicate glass film: PSG film), 22 ... Block layer (plasma silicon nitride film: P-SiN film), 23 ... Electrode, 25
... Antioxidation film (plasma silicon oxide film: P-SiO
Membrane), 30 ... Electrode (bonding pad).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大鹿 克志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Katsushi Oga 2326 Imai, Ome-shi, Tokyo Inside Device Development Center, Hitachi, Ltd.
Claims (8)
多層配線上に設けられる保護膜と、前記保護膜が部分的
に除去されて前記多層配線の表面が露出する電極とを有
する半導体素子であって、前記多層配線と前記保護膜と
の間には前記Ｍｏ層を酸化させない雰囲気で形成される
酸化防止膜が設けられていることを特徴とする半導体素
子。1. A semiconductor having a multilayer wiring having an Mo layer as an uppermost layer, a protective film provided on the multilayer wiring, and an electrode in which the protective film is partially removed to expose a surface of the multilayer wiring. A semiconductor device, wherein an oxidation prevention film formed in an atmosphere that does not oxidize the Mo layer is provided between the multilayer wiring and the protection film.
純物の侵入を防止する最上層のブロック層と、前記ブロ
ック層の下に設けられる応力緩和層とを有することを特
徴とする請求項１記載の半導体素子。2. The protective film has a multi-layered structure, and has an uppermost block layer for preventing invasion of external impurities, and a stress relaxation layer provided under the block layer. The semiconductor device described.
コン窒化膜となり、前記応力緩和層はリンシリケートガ
ラス膜，ＣＶＤ−ＳｉＯ2膜，樹脂膜のうちのいずれか
の膜であることを特徴とする請求項２記載の半導体素
子。3. The block layer of the protective film is a plasma silicon nitride film, and the stress relaxation layer is one of a phosphosilicate glass film, a CVD-SiO 2 film, and a resin film. The semiconductor device according to claim 2.
の３層構造からなり、前記保護膜は下から上に向かって
プラズマシリコン酸化膜，リンシリケートガラス膜，プ
ラズマシリコン窒化膜の３層構造となっていることを特
徴とする請求項３記載の半導体素子。4. The multi-layer wiring has a three-layer structure of Mo layer / Au layer / Mo layer, and the protective film is a plasma silicon oxide film, a phosphosilicate glass film, and a plasma silicon nitride film, which are formed from bottom to top. 4. The semiconductor element according to claim 3, which has a layered structure.
によって構成され、ＧａＡｓ−ＭＥＳＦＥＴを有してい
ることを特徴とする請求項１乃至請求項４のいずれか１
項記載の半導体素子。5. The semiconductor element is formed of a semi-insulating GaAs substrate, and has a GaAs-MESFET.
13. The semiconductor device according to item 13.
る多層配線を形成する工程と、前記多層配線上に１層ま
たは多層からなる保護膜を形成する工程と、前記保護膜
を部分的に除去して前記多層配線の表面のＭｏ層を露出
させてボンディングパッドを形成する工程とを有する半
導体素子の製造方法であって、前記多層配線を形成した
後、前記多層配線上に最上層のＭｏ層の酸化防止を図る
酸化防止膜を前記Ｍｏ層を酸化させない雰囲気で形成
し、その後酸化雰囲気で保護膜を形成することを特徴と
する半導体素子の製造方法。6. A step of forming a multilayer wiring having a Mo layer as an uppermost layer on a main surface of a semiconductor substrate, a step of forming a protective film made of one layer or a multilayer on the multilayer wiring, and a portion of the protective film. And removing the Mo layer on the surface of the multilayer wiring to form a bonding pad, the method comprising the steps of: forming a bonding pad; and after forming the multilayer wiring, forming a top layer on the multilayer wiring. 2. A method for manufacturing a semiconductor element, comprising: forming an antioxidant film for preventing the Mo layer from being oxidized in an atmosphere that does not oxidize the Mo layer, and then forming a protective film in an oxidizing atmosphere.
緩和層となる保護膜を形成した後、外部の不純物の侵入
を防止するブロック層となる保護膜を形成することを特
徴とする請求項６記載の半導体素子の製造方法。7. A protective film to be a stress relaxation layer is formed on the antioxidant film in an oxidizing atmosphere, and then a protective film to be a block layer for preventing invasion of external impurities is formed. Item 7. A method for manufacturing a semiconductor device according to item 6.
縁性ＧａＡｓ基板上に部分的に絶縁膜を介してＭｏ層／
Ａｕ層／Ｍｏ層を順次積層して多層配線を形成した後、
前記多層配線上に酸化防止膜としてプラズマシリコン酸
化膜を形成し、その後リンシリケートガラス膜，プラズ
マシリコン窒化膜を順次積層形成することを特徴とする
請求項７記載の半導体素子の製造方法。8. A Mo layer / on a semi-insulating GaAs substrate on which a GaAs-MESFET is formed, with an insulating film partially interposed therebetween.
After sequentially stacking the Au layer / Mo layer to form a multilayer wiring,
8. The method of manufacturing a semiconductor device according to claim 7, wherein a plasma silicon oxide film is formed as an anti-oxidation film on the multilayer wiring, and then a phosphosilicate glass film and a plasma silicon nitride film are sequentially laminated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30284195A JPH09148326A (en) | 1995-11-21 | 1995-11-21 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30284195A JPH09148326A (en) | 1995-11-21 | 1995-11-21 | Semiconductor device and method for manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148326A true JPH09148326A (en) | 1997-06-06 |
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|---|---|
| JP (1) | JPH09148326A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401365B1 (en) * | 2000-03-31 | 2003-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | Semiconductor device |
| JP2011066068A (en) * | 2009-09-15 | 2011-03-31 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device, and method of manufacturing the same |
| JP2011187946A (en) * | 2010-02-16 | 2011-09-22 | Internatl Rectifier Corp | Iii-nitride power device with solderable front metal |
| US8044421B2 (en) | 2006-09-22 | 2011-10-25 | Koninklijke Philips Electronics N.V. | Light emitting device with tension relaxation |
-
1995
- 1995-11-21 JP JP30284195A patent/JPH09148326A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401365B1 (en) * | 2000-03-31 | 2003-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | Semiconductor device |
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| US8853744B2 (en) | 2010-02-16 | 2014-10-07 | International Rectifier Corporation | Power device with solderable front metal |
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