JPH05175196A - Wiring structure of semiconductor device - Google Patents
Wiring structure of semiconductor deviceInfo
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- JPH05175196A JPH05175196A JP3342701A JP34270191A JPH05175196A JP H05175196 A JPH05175196 A JP H05175196A JP 3342701 A JP3342701 A JP 3342701A JP 34270191 A JP34270191 A JP 34270191A JP H05175196 A JPH05175196 A JP H05175196A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関するものであり、特に、ゲ−ト材料にポリシ
リコン（以下ポリＳｉと記す）を用い且つ配線材料のバ
リアメタルとしてチタンタングステン（以下ＴｉＷと記
す）を用いるものに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly, it uses polysilicon (hereinafter referred to as poly-Si) as a gate material and titanium-tungsten () as a barrier metal for a wiring material. (Hereinafter referred to as TiW).
【０００２】[0002]
【従来の技術】従来の半導体装置においては、一般的に
アルミニウム（以下Ａｌと記す）もしくはＡｌ合金が用
いられてきた。しかし、Ａｌ系配線はホトレジ工程での
ハレ−ション、熱ストレスによるストレスマイグレ−シ
ョン等において、信頼性に劣るため、バリアメタルとし
てＴｉＷを用い、ＴｉＷ，アルミ−銅−シリコン（以下
Ａｌ−Ｃｕ−Ｓｉと記す），ＴｉＷの積層構造の配線が
なされている。また、層間絶縁膜としての酸化層は、ボ
ロン濃度リン濃度（以下Ｂ濃度Ｐ濃度と記す）が比較的
低いボロンリンシリケ−トガラス（以下ＢＰＳＧと記
す）やプラズマを用いた化学気相成長法（以下ＣＶＤ法
と記す）によるシリコン酸化層（以下Ｐ−ＳｉＯと記
す）が用いられていた。しかし、最近、下地平坦性を向
上させるためにＢ濃度Ｐ濃度が高いＢＰＳＧ層やプラズ
マ励起ＣＶＤ法によるテトラエトオキシシラン層（以下
Ｐ−ＴＥＯＳと記す）を層間絶縁層として用いるように
なったが、ＴｉＷと層間絶縁層としてのＢＰＳＧ層やＰ
−ＴＥＯＳ層の界面での接着が悪く、剥離を起こしやす
くなり、特にワイヤ−ボンディング等の加工時に外部か
ら力の加わるボンディングパッド部で剥離が起こりやす
いという問題を初めて見出した。2. Description of the Related Art Generally, aluminum (hereinafter referred to as Al) or Al alloy has been used in conventional semiconductor devices. However, since Al-based wiring is inferior in reliability in halation in the photolithography process, stress migration due to thermal stress, etc., TiW is used as a barrier metal and TiW, aluminum-copper-silicon (hereinafter Al-Cu- Wiring having a laminated structure of Ti) and TiW is provided. Further, the oxide layer as the interlayer insulating film is formed by chemical vapor deposition (hereinafter CVD) using boron phosphorus silicate glass (hereinafter BPSG) or plasma having a relatively low boron concentration phosphorus concentration (hereinafter B concentration P concentration). A silicon oxide layer (hereinafter referred to as “P-SiO”) according to the method has been used. However, recently, a BPSG layer having a high B concentration and a P concentration or a tetraethoxysilane layer (hereinafter referred to as P-TEOS) formed by a plasma enhanced CVD method has been used as an interlayer insulating layer in order to improve the base flatness. , TiW and a BPSG layer or P as an interlayer insulating layer
For the first time, we have found a problem that adhesion at the interface of the -TEOS layer is poor and peeling is likely to occur, and that peeling is likely to occur particularly at the bonding pad portion to which external force is applied during processing such as wire bonding.
【０００３】図２に従来のＡｌ−Ｃｕ−Ｓｉ層あるいは
Ａｌ合金層の１層配線のボンディングパッド部の断面の
要部概略図を示す。シリコン基板１（以下Ｓｉ基板と記
す）上にＳｉＯ2層２が形成され、その上に導体層とし
てポリＳｉ層３ａが形成され、さらに絶縁のため、低圧
ＣＶＤ法によりシリコン酸化層４（以下ＣＶＤ−ＳｉＯ
2層と記す）が形成されている。さらに、下地平坦性向
上の為にＢ濃度Ｐ濃度の高い、ＢＰＳＧ層５が層間絶縁
層として形成され、さらにバリアメタルとして、ＴｉＷ
層６ｂが形成されている。その上にＡｌ−Ｃｕ−Ｓｉ層
あるいはＡｌ合金層７ｂにより配線層が形成され、プラ
ズマ励起法によりシリコン窒化層８（以下Ｐ−ＳｉＮと
記す）がパッシベ−ション層として形成されている。FIG. 2 shows a schematic view of a main part of a cross section of a bonding pad portion of a conventional single layer wiring of an Al--Cu--Si layer or an Al alloy layer. A SiO 2 layer 2 is formed on a silicon substrate 1 (hereinafter referred to as Si substrate), a poly Si layer 3a is formed thereon as a conductor layer, and a silicon oxide layer 4 (hereinafter referred to as CVD) is formed by a low pressure CVD method for insulation. -SiO
2 layers). Further, a BPSG layer 5 having a high B concentration and a P concentration is formed as an interlayer insulating layer in order to improve the underlying flatness, and TiW is used as a barrier metal.
The layer 6b is formed. A wiring layer is formed on the Al-Cu-Si layer or the Al alloy layer 7b, and a silicon nitride layer 8 (hereinafter referred to as P-SiN) is formed as a passivation layer by a plasma excitation method.
【０００４】図４に従来のＡｌ−Ｃｕ−Ｓｉ層あるいは
Ａｌ合金層の２層配線のボンディングパッド部の断面図
を示す。１層配線と同様に、Ｓｉ基板１、ＳｉＯ2層
２、ポリＳｉ層３ａ、ＣＶＤ−ＳｉＯ2層４、ＢＰＳＧ
層５が形成されている。その上にバリアメタルとしての
ＴｉＷ層６ｂ、１層配線としてＡｌ−Ｃｕ−Ｓｉ層ある
いはＡｌ合金層７ｂにより配線がなされ、Ｐ−ＴＥＯＳ
層１１が形成され、スピンオングラス層１２（以下ＳＯ
Ｇ層と記す）が形成されている。さらに、２層配線のバ
リアメタルとして、ＴｉＷ層６ｃが形成され、その上に
Ａｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金層７ｃによる配線
が形成され、Ｐ−ＳｉＮ８がパッシベ−ション層として
形成されている。FIG. 4 shows a cross-sectional view of a bonding pad portion of a conventional two-layer wiring of an Al--Cu--Si layer or an Al alloy layer. Similar to the one-layer wiring, the Si substrate 1, the SiO 2 layer 2, the poly-Si layer 3a, the CVD-SiO 2 layer 4, the BPSG.
Layer 5 has been formed. Wiring is performed thereon by a TiW layer 6b serving as a barrier metal and an Al-Cu-Si layer or an Al alloy layer 7b serving as a one-layer wiring.
The layer 11 is formed, and the spin-on-glass layer 12 (hereinafter referred to as SO
G layer). Further, a TiW layer 6c is formed as a barrier metal for the two-layer wiring, an Al-Cu-Si layer or an Al alloy layer 7c is formed on the TiW layer 6c, and P-SiN8 is formed as a passivation layer. ..
【０００５】しかし、Ａｌ−Ｃｕ−Ｓｉ層あるいはＡｌ
合金層における配線においてバリアメタルとしてのＴｉ
Ｗ層６ｂとＢＰＳＧ層５との接着性、ＴｉＷ６層ｃとＰ
−ＴＥＯＳ層１１との接着性はそれぞれ悪く、特に、ワ
イヤ−ボンディング等の加工時に外部から力の加わるボ
ンディングパッド部において、剥離を起こしやすいとい
う問題点がある。However, an Al--Cu--Si layer or Al
Ti as a barrier metal in wiring in the alloy layer
Adhesion between W layer 6b and BPSG layer 5, TiW6 layer c and P
The adhesiveness to the TEOS layer 11 is poor, and there is a problem that peeling is likely to occur particularly in the bonding pad portion to which external force is applied during processing such as wire bonding.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、層間絶縁層
としてＢ濃度Ｐ濃度が高いＢＰＳＧ層やＰ−ＴＥＯＳ層
を使用し、上記層間絶縁層とバリアメタルＴｉＷ層の間
にそれぞれと接着性の良い層を使用することにより、Ｔ
ｉＷと層間絶縁層の界面での剥離を防止し、特に外部か
ら力の加わるボンディングパッド部での剥離を防止した
配線構造を提供することを目的とするものである。DISCLOSURE OF THE INVENTION The present invention uses a BPSG layer or a P-TEOS layer having a high B concentration and a P concentration as an interlayer insulating layer and has adhesiveness between the interlayer insulating layer and the barrier metal TiW layer. By using a good layer of T
It is an object of the present invention to provide a wiring structure in which peeling at the interface between iW and an interlayer insulating layer is prevented, and particularly peeling at a bonding pad portion to which a force is applied from the outside is prevented.
【０００７】[0007]
【課題を解決するための手段】上述のＴｉＷをバリアメ
タルとして用いた配線構造において、ボンディングパッ
ド部や配線の下にゲ−ト電極や配線として用いたポリＳ
ｉ層を、ゲ−ト加工、あるいは配線加工の工程におい
て、上記ボンディングパッド部や配線部の下はエッチン
グをせずにＴｉＷ層との間に層間絶縁層との接着性の良
いポリＳｉ層を残し、接触させることによって、ＴｉＷ
層と層間絶縁層を接続する。また、Ａｌ−Ｃｕ−Ｓｉ層
あるいはＡｌ合金層の１層配線のみでなく、該Ａｌ−Ｃ
ｕ−Ｓｉ層あるいはＡｌ合金層の２層配線でも同様に上
記ポリＳｉ層を、ゲ−ト加工、あるいは配線加工の工程
において、上記ボンディングパッド部や配線部の下はエ
ッチングをせずに上記ＴｉＷ層との間に上記層間絶縁層
との接着性の良い上記ポリＳｉを残し、接触させること
によって、上記ＴｉＷと層間絶縁層を接続する。In the above wiring structure using TiW as a barrier metal, poly S used as a gate electrode or wiring under a bonding pad portion or wiring.
In the step of gate processing or wiring processing of the i layer, a poly-Si layer having good adhesion to the interlayer insulating layer is formed between the iW layer and the TiW layer without etching under the bonding pad portion or wiring portion. By leaving and contacting TiW
The layers are connected to the interlayer insulating layer. In addition to the single-layer wiring of the Al-Cu-Si layer or the Al alloy layer, the Al-C
Similarly, in the case of a two-layer wiring of a u-Si layer or an Al alloy layer, the TiW is formed by etching the poly-Si layer without etching under the bonding pad portion or the wiring portion in the process of gate processing or wiring processing. The TiW and the interlayer insulating layer are connected by leaving the poly-Si having good adhesiveness with the interlayer insulating layer between the layer and the layer and bringing them into contact with each other.
【０００８】[0008]
【作用】上述のようにＴｉＷ層と層間絶縁層の間に接着
性が良いゲ−ト電極や配線として用いたポリＳｉ層を形
成することによって、電気的特性も保持でき、従来のボ
ンディングパッド部やＴｉＷをバリアメタルとして用い
た配線構造における該ＴｉＷ配線の剥離を防止でき、さ
らに、ゲ−ト配線マスクパタ−ン、コンタクトホ−ルマ
スクパタ−ンの変更のみで対応可能であるため、大きな
プロセス変更を必要とせず、上記ＴｉＷ層と上記層間絶
縁層の界面での剥離を防止し、特に外部から力の加わる
ボンディングパッド部での剥離を防止した配線構造を提
供するという上記目的が達成される。By forming the gate electrode having good adhesion and the poly-Si layer used as the wiring between the TiW layer and the interlayer insulating layer as described above, the electrical characteristics can be maintained and the conventional bonding pad portion can be maintained. It is possible to prevent peeling of the TiW wiring in a wiring structure using Ti or TiW as a barrier metal, and moreover, it is possible to deal with it only by changing the gate wiring mask pattern and the contact hole mask pattern. The above object of providing a wiring structure which is not necessary and prevents peeling at the interface between the TiW layer and the interlayer insulating layer, and particularly at the bonding pad portion to which a force is applied from the outside is achieved.
【０００９】また、上記Ａｌ−Ｃｕ−Ｓｉ層あるいはＡ
ｌ合金層の２層配線でも同様にＴｉＷと層間絶縁層の間
に接着性が良いゲ−ト電極や配線として用いたポリＳｉ
層を形成することによって、上記目的を達成することも
できる。The Al-Cu-Si layer or A
Similarly, even in a two-layer wiring of an alloy layer, poly-Si used as a gate electrode or wiring having good adhesion between TiW and the interlayer insulating layer.
The above object can be achieved by forming a layer.
【００１０】[0010]
【実施例】図１にボンディングパッドにポリＳｉ層を残
し、バリアメタルとしてＴｉＷ層を用いた、Ａｌ−Ｃｕ
−Ｓｉ層あるいはＡｌ合金層の１層配線構造の要部断面
概略図を示す。従来と同様に、Ｓｉ基板１上にフィ−ル
ド酸化層２が形成され、その上に導体層としてポリＳｉ
層３ａが形成されているが、ボンディングパッド部や配
線部にポリＳｉ層３ｂを残し、さらに上記に示すように
絶縁のため、ＣＶＤ−ＳｉＯ2層４が形成され、下地平
坦性向上のためにＢ濃度Ｐ濃度の高い、ＢＰＳＧ層５が
層間絶縁層として形成されている。さらに上記ＣＶＤ−
ＳｉＯ2層及びＢＰＳＧ層を開口して、バリアメタルと
して、ＴｉＷ層６ｂが形成されている。EXAMPLE A poly-Si layer was left on a bonding pad in FIG. 1, and a TiW layer was used as a barrier metal.
A schematic cross-sectional view of a main part of a single-layer wiring structure of a -Si layer or an Al alloy layer is shown. As in the conventional case, the field oxide layer 2 is formed on the Si substrate 1 and poly-Si is used as a conductor layer on the field oxide layer 2.
Although the layer 3a is formed, the poly-Si layer 3b is left on the bonding pad portion and the wiring portion, and the CVD-SiO 2 layer 4 is formed for insulation as described above to improve the base flatness. A BPSG layer 5 having a high B concentration and a high P concentration is formed as an interlayer insulating layer. Furthermore, the above-mentioned CVD-
A TiW layer 6b is formed as a barrier metal by opening the SiO 2 layer and the BPSG layer.
【００１１】上記ＴｉＷ層６ｂは、上記ポリＳｉ層３ｂ
と接触しており、また、該ポリＳｉ層３ｂは上記ＴｉＷ
層６ｂ、上記ＢＰＳＧ層５との接着性がそれぞれ優れて
いるので、電気的特性を失わずに上記問題点が解決でき
る。さらに、Ａｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金層７
ｂが上記ＴｉＷ層６上に配線として形成され、さらにパ
ッシベ−ション層としてＰ−ＳｉＮ８が形成されてい
る。The TiW layer 6b is the polySi layer 3b.
The poly-Si layer 3b is in contact with the above-mentioned TiW.
Since the adhesiveness between the layer 6b and the BPSG layer 5 is excellent, the above problems can be solved without losing the electrical characteristics. Furthermore, an Al-Cu-Si layer or an Al alloy layer 7
b is formed as a wiring on the TiW layer 6, and P-SiN8 is further formed as a passivation layer.
【００１２】図３に図１の構造をもつボンディングパッ
ドを形成するためのプロセスフロ−を示す。（ａ）は拡
散層を形成する工程である。Ｓｉ基板１上にＳｉＯ2層
２が形成されている。上記ＳｉＯ2２上に導体層とし
て、低圧ＣＶＤ法により、ポリＳｉ層３ａ，３ｂを形成
し、上記ポリＳｉ層３ｂをボンディングパッド部１０や
周辺配線の形状に加工する。また、ゲ−ト電極３ａを形
成し、さらに拡散層９ａ，９ｂを形成する。（ｂ）はコ
ンタクト部形成工程である。ＣＶＤ−ＳｉＯ2４を形成
し、常圧でＢＰＳＧ層５形成後、上記ボンディングパッ
ド部１０や周辺配線に沿ってコンタクト部に従来のホト
エッチングを用いて同時に上記ポリＳｉ層３ａ，３ｂ上
の上記ＢＰＳＧ層５をエッチングする。（ｃ）は上記ボ
ンディングパッド部１０を開口する工程である。従来の
ドライエッチング法によりＳｉＯ2層２上にボンディン
グパッド部１０を開口し、従来のスパッタ技術によりＴ
ｉＷ層６ｂ、Ａｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金層７
ｂからなる構造をもつ配線を形成した後、ドライエッチ
ングによって上記ボンディングパッド部１０及びＡｌ−
Ｃｕ−Ｓｉ層あるいはＡｌ合金層７ｂを必要な配線の形
状に加工する。つぎに、プラズマ励起ＣＶＤ法により、
パッシベ−ション層としてＰ−ＳｉＮ８を形成する。Ａ
ｌ系多層配線構造を用いる場合、上記ボンディングパッ
ド部は１層目Ａｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金層７
ｂのボンディングパッド部にスル−ホ−ルとコンタクト
を開け、重ねて形成する。FIG. 3 shows a process flow for forming a bonding pad having the structure of FIG. (A) is a step of forming a diffusion layer. A SiO 2 layer 2 is formed on a Si substrate 1. Poly Si layers 3a and 3b are formed on the SiO 2 2 as a conductor layer by a low pressure CVD method, and the poly Si layer 3b is processed into the shape of the bonding pad portion 10 and peripheral wiring. Further, the gate electrode 3a is formed and further the diffusion layers 9a and 9b are formed. (B) is a contact part formation process. After the CVD-SiO 2 4 is formed and the BPSG layer 5 is formed under normal pressure, the conventional photo-etching is applied to the contact portions along the bonding pad portion 10 and the peripheral wiring at the same time on the poly-Si layers 3a and 3b. Etch the BPSG layer 5. (C) is a step of opening the bonding pad portion 10. The bonding pad portion 10 is opened on the SiO 2 layer 2 by the conventional dry etching method, and T is formed by the conventional sputtering technique.
iW layer 6b, Al-Cu-Si layer or Al alloy layer 7
After forming a wiring having a structure of b, the bonding pad portion 10 and Al- are formed by dry etching.
The Cu-Si layer or the Al alloy layer 7b is processed into a required wiring shape. Next, by the plasma-enhanced CVD method,
P-SiN8 is formed as a passivation layer. A
When the l-based multilayer wiring structure is used, the bonding pad portion is the first layer Al--Cu--Si layer or Al alloy layer 7.
A through hole and a contact are opened in the bonding pad portion of b and they are formed in an overlapping manner.
【００１３】図５に本発明のＡｌ−Ｃｕ−Ｓｉ層あるい
はＡｌ合金層の２層配線のボンディングパッド部の断面
図を示す。従来と同様に、Ｓｉ基板１、ＳｉＯ2２、ポ
リＳｉ層３ａ，３ｂ、ＣＶＤ−ＳｉＯ2層４、ＢＰＳＧ
層５形成され、ボンディングパッド部には、コンタクト
ホ−ルとして、上記ポリＳｉ層３ｂがエッチングされず
に残っており、その上にＴｉＷ層６ｂ、Ａｌ−Ｃｕ−Ｓ
ｉ層あるいはＡｌ合金層７ｂの１層配線が形成され、層
間絶縁層としてＰ−ＴＥＯＳ層１１、ＳＯＧ層１２、Ｐ
−ＴＥＯＳ層１１が順に積層されており、従来のホトエ
ッチングによって加工され、さらに、ＴｉＷ層６ｃ、Ａ
ｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金層７ｃの２層配線が
順に形成されており、パッシベ−ション層として、Ｐ−
ＳｉＮ８が形成されている。FIG. 5 shows a sectional view of a bonding pad portion of a two-layer wiring of an Al--Cu--Si layer or an Al alloy layer of the present invention. As in the conventional case, the Si substrate 1, SiO 2 2, poly-Si layers 3a and 3b, CVD-SiO 2 layer 4, BPSG.
The layer 5 is formed, and the poly-Si layer 3b remains as a contact hole in the bonding pad portion without being etched, and the TiW layer 6b and Al-Cu-S are formed thereon.
A single-layer wiring of the i layer or the Al alloy layer 7b is formed, and the P-TEOS layer 11, the SOG layer 12, and the P layer are formed as interlayer insulating layers.
-TEOS layers 11 are sequentially stacked, processed by conventional photo-etching, and further, TiW layers 6c, A
A two-layer wiring of an l-Cu-Si layer or an Al alloy layer 7c is sequentially formed, and a P- layer is formed as a passivation layer.
SiN8 is formed.
【００１４】[0014]
【発明の効果】（１）ＴｉＷバリアメタルの下にポリＳ
ｉ層を残すことによりＢＰＳＧ層との接着性を向上さ
せ、ワイヤ−ボンディング等の加工時に生じるＴｉＷ層
剥離を防止できる。EFFECTS OF THE INVENTION (1) Poly S under the TiW barrier metal
By leaving the i layer, the adhesiveness with the BPSG layer can be improved and peeling of the TiW layer that occurs during processing such as wire bonding can be prevented.
【００１５】（２）ゲ−ト配線マスクパタ−ン、コンタ
クトホ−ルマスクパタ−ンの変更のみで対応可能であ
り、大きなプロセス変更を必要としない。(2) It can be dealt with only by changing the gate wiring mask pattern and the contact hole mask pattern, and does not require a large process change.
【図１】ボンディングパッド部にポリＳｉを残し、バリ
アメタルとしてＴｉＷを用いたＡｌ−Ｃｕ−Ｓｉ層ある
いはＡｌ合金層の１層プロセスにおけるボンディングパ
ッド部の要部断面概略図。FIG. 1 is a schematic cross-sectional view of a main part of a bonding pad portion in a one-layer process of an Al—Cu—Si layer or an Al alloy layer using TiW as a barrier metal while leaving poly Si in the bonding pad portion.
【図２】従来のＡｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金層
の１層プロセスでのボンディングパッド部の要部断面概
略図。FIG. 2 is a schematic cross-sectional view of a main part of a bonding pad portion in a conventional one-layer process of an Al—Cu—Si layer or an Al alloy layer.
【図３】ボンディングパッド部にポリＳｉを残し、バリ
アメタルとしてＴｉＷを用いたＡｌ−Ｃｕ−Ｓｉ層ある
いはＡｌ合金層の１層プロセスにおけるボンディングパ
ッド部を形成するためのプロセスフロ−。FIG. 3 is a process flow for forming a bonding pad portion in a one-layer process of an Al—Cu—Si layer or an Al alloy layer using TiW as a barrier metal while leaving poly Si in the bonding pad portion.
【図４】従来のＡｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金層
の２層プロセスにおけるボンディングパッド部の要部断
面概略図。FIG. 4 is a schematic cross-sectional view of a main part of a bonding pad portion in a conventional two-layer process of an Al—Cu—Si layer or an Al alloy layer.
【図５】ボンディングパッド部にポリＳｉを残し、バリ
アメタルとしてＴｉＷを用いたＡｌ−Ｃｕ−Ｓｉ層ある
いはＡｌ合金層の２層プロセスにおけるボンディングパ
ッドの要部断面概略図。FIG. 5 is a schematic cross-sectional view of a main part of a bonding pad in a two-layer process of an Al—Cu—Si layer or an Al alloy layer using TiW as a barrier metal while leaving poly Si in the bonding pad portion.
【符号の説明】 １‥‥‥Ｓｉ基板、２‥‥‥ＳｉＯ2層、３ａ，３ｂ‥
‥‥ポリＳｉ層、４‥‥‥ＣＶＤ−ＳｉＯ2、５‥‥‥
ＢＰＳＧ層、６ａ，６ｂ，６ｃ‥‥‥ＴｉＷ層、７ａ，
７ｂ，７ｃ‥‥‥Ａｌ−Ｃｕ−Ｓｉ層あるいはＡｌ合金
層、８‥‥‥Ｐ−ＳｉＮ層、９ａ，９ｂ‥‥‥拡散層、
１０‥‥‥ボンディングパッド、１１‥‥‥Ｐ−ＴＥＯ
Ｓ層、１２・・・・・・ＳＯＧ層[Explanation of reference symbols] 1 ... Si substrate, 2 ... SiO 2 layer, 3a, 3b ...
Poly-Si layer, 4 CVD-SiO 2 , 5
BPSG layer, 6a, 6b, 6c ... TiW layer, 7a,
7b, 7c ... Al-Cu-Si layer or Al alloy layer, 8 ... P-SiN layer, 9a, 9b ... Diffusion layer,
10 ... bonding pad, 11 ... P-TEO
S layer, 12 ... SOG layer
Claims (3)
て用いる半導体装置の配線構造において、ポリシリコン
層が上記チタンタングステン層と密着していることを特
徴とする半導体装置の配線構造。1. A wiring structure of a semiconductor device using a titanium-tungsten layer as a barrier metal, wherein a polysilicon layer is in close contact with the titanium-tungsten layer.
つことを特徴とする特許請求の範囲第１項記載の半導体
装置の配線構造。2. The wiring structure of a semiconductor device according to claim 1, wherein the bonding pad portion has the wiring structure.
て該アルミニウム系合金による配線を１層目においてポ
リシリコン層がバリアメタルとして用いるチタンタング
ステン層と密着し配線構造とし、ボンディングパッド部
に該１層目アルミニウム系合金の上にポリシリコン層と
チタンタングステン層を接触させて形成することを特徴
とする半導体装置の配線構造。3. In a multi-layer wiring structure of an aluminum-based alloy, a wiring of the aluminum-based alloy is adhered to a titanium-tungsten layer used as a barrier metal in the first layer of the wiring of the aluminum-based alloy to form a wiring structure, and the first layer of the bonding pad portion A wiring structure for a semiconductor device, which is formed by contacting a polysilicon layer and a titanium-tungsten layer on an aluminum alloy.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342701A JPH05175196A (en) | 1991-12-25 | 1991-12-25 | Wiring structure of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342701A JPH05175196A (en) | 1991-12-25 | 1991-12-25 | Wiring structure of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175196A true JPH05175196A (en) | 1993-07-13 |
Family
ID=18355829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342701A Pending JPH05175196A (en) | 1991-12-25 | 1991-12-25 | Wiring structure of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175196A (en) |
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1991
- 1991-12-25 JP JP3342701A patent/JPH05175196A/en active Pending
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