JPH09145791A - 半導体装置及びそのテスト方法 - Google Patents
半導体装置及びそのテスト方法Info
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- JPH09145791A JPH09145791A JP7311231A JP31123195A JPH09145791A JP H09145791 A JPH09145791 A JP H09145791A JP 7311231 A JP7311231 A JP 7311231A JP 31123195 A JP31123195 A JP 31123195A JP H09145791 A JPH09145791 A JP H09145791A
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- Japan
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- semiconductor device
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- output
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】内蔵されたスキャンチェーンによる半導体装置
のテスト時間を短縮し、テスト効率を向上させる。 【解決手段】スキャンチェーンを構成するセルを入力セ
ル５の群と出力セル６の群とに区分し、それぞれの群内
でその群に属する入力セル５又は出力セル６を直列接続
する。スキャンイン端子３へ入力するデータＳI のビッ
ト数が、出力セル数ｎに拘りなく入力セル数ｍで決り、
従来（ｍ＋ｎ）・２m ビット必要であったものを、ｍ・
２m ビットに圧縮できるので、テスト時間を短縮でき
る。又、入力セル５の群と出力セル６の群との接続順序
を入れ換えるスイッチ端子７〜１６を設けると、一つの
半導体装置のテストのみならず、これからの出力信号Ｔ
0 を入力信号とする他の半導体装置のテストも効率良く
実施できる。
のテスト時間を短縮し、テスト効率を向上させる。 【解決手段】スキャンチェーンを構成するセルを入力セ
ル５の群と出力セル６の群とに区分し、それぞれの群内
でその群に属する入力セル５又は出力セル６を直列接続
する。スキャンイン端子３へ入力するデータＳI のビッ
ト数が、出力セル数ｎに拘りなく入力セル数ｍで決り、
従来（ｍ＋ｎ）・２m ビット必要であったものを、ｍ・
２m ビットに圧縮できるので、テスト時間を短縮でき
る。又、入力セル５の群と出力セル６の群との接続順序
を入れ換えるスイッチ端子７〜１６を設けると、一つの
半導体装置のテストのみならず、これからの出力信号Ｔ
0 を入力信号とする他の半導体装置のテストも効率良く
実施できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
のテスト方法に関し、特に、内蔵されるスキャンチェー
ンによる半導体装置のテスト方法とそのテスト方法に適
したスキャンチェーンを備える半導体装置に関わるもの
である。
のテスト方法に関し、特に、内蔵されるスキャンチェー
ンによる半導体装置のテスト方法とそのテスト方法に適
したスキャンチェーンを備える半導体装置に関わるもの
である。
【０００２】
【従来の技術】ＪＡＴＧ（ジョイント・テスト・アクシ
ョン・グループ：Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ
Ｇｒｏｕｐ）準拠の半導体装置の回路構成は、通常、
信号処理の核となるロジック部と、テスト信号の入・出
力を行い、テスト信号を保持するテスト回路とで構成さ
れる。そのテスト回路として、複数の入力セルと出力セ
ルとをチェーン状に直列接続して形成される、スキャン
チェーンと呼ばれるものがある。
ョン・グループ：Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ
Ｇｒｏｕｐ）準拠の半導体装置の回路構成は、通常、
信号処理の核となるロジック部と、テスト信号の入・出
力を行い、テスト信号を保持するテスト回路とで構成さ
れる。そのテスト回路として、複数の入力セルと出力セ
ルとをチェーン状に直列接続して形成される、スキャン
チェーンと呼ばれるものがある。
【０００３】そのようなスキャンチェーンを備える半導
体装置をテストする場合は、スキャンチェーンのスキャ
ンイン端子から所定のテスト用スキャンインデータを入
力すると、そのスキャンインデータを基に半導体装置の
各回路で所定の動作が行われて、スキャンアウト端子か
らスキャンアウトデータが出力される。半導体装置の
良，不良はそのスキャンアウト端子から出力されてくる
データが期待値と一致するかどうかに基づいて判定す
る。
体装置をテストする場合は、スキャンチェーンのスキャ
ンイン端子から所定のテスト用スキャンインデータを入
力すると、そのスキャンインデータを基に半導体装置の
各回路で所定の動作が行われて、スキャンアウト端子か
らスキャンアウトデータが出力される。半導体装置の
良，不良はそのスキャンアウト端子から出力されてくる
データが期待値と一致するかどうかに基づいて判定す
る。
【０００４】図２に、スキャンチェーンを備える半導体
装置のブロック図を示す。図２を参照して、この半導体
装置１は、信号処理の核となるロジック部２と、半導体
装置のテスト時にスキャンインデータＳI を入力するた
めのスキャンイン端子３と、テスト時にスキャンアウト
データＳO を出力するためのスキャンアウト端子４と、
入力系統にテスト信号ＴI を与えると共にそのテスト信
号を保持する入力セル５と、出力系統から出力信号ＴO
を受けとりその信号を保持する出力セル６とで構成され
ている。入力セル５および出力セル６は、フリップフロ
ップ或いはラッチ回路のような保持回路で構成される。
図２に示す半導体装置１のスキャンチェーンは、スキャ
ンイン端子３と、入力セル５と、出力セル６と、スキャ
ンアウト端子４とを直列接続することにより、形成され
ている。
装置のブロック図を示す。図２を参照して、この半導体
装置１は、信号処理の核となるロジック部２と、半導体
装置のテスト時にスキャンインデータＳI を入力するた
めのスキャンイン端子３と、テスト時にスキャンアウト
データＳO を出力するためのスキャンアウト端子４と、
入力系統にテスト信号ＴI を与えると共にそのテスト信
号を保持する入力セル５と、出力系統から出力信号ＴO
を受けとりその信号を保持する出力セル６とで構成され
ている。入力セル５および出力セル６は、フリップフロ
ップ或いはラッチ回路のような保持回路で構成される。
図２に示す半導体装置１のスキャンチェーンは、スキャ
ンイン端子３と、入力セル５と、出力セル６と、スキャ
ンアウト端子４とを直列接続することにより、形成され
ている。
【０００５】以下に、この半導体装置におけるスキャン
チェーンを用いたテスト方法について説明する。半導体
装置の入力系統つまり入力セル数がｍであり、出力系統
つまり出力セル数がｎであるとすると、一つの入力系統
をテストするには（ｍ＋ｎ）ビットのスキャンインデー
タが必要である。従って、入力系統全てをテストするに
は、２m 回のテストを繰り返さなければならないので、
（ｍ＋ｎ）・２m ビットのスキャンインデータＳI が必
要である。この（ｍ＋ｎ）・２m ビットのスキャンイン
データＳI をスキャンイン端子３から入力し、スキャン
アウト端子４から出力されたスキャンアウトデータＳO
をモニタすることにより、半導体装置１の良，不良を判
定する。
チェーンを用いたテスト方法について説明する。半導体
装置の入力系統つまり入力セル数がｍであり、出力系統
つまり出力セル数がｎであるとすると、一つの入力系統
をテストするには（ｍ＋ｎ）ビットのスキャンインデー
タが必要である。従って、入力系統全てをテストするに
は、２m 回のテストを繰り返さなければならないので、
（ｍ＋ｎ）・２m ビットのスキャンインデータＳI が必
要である。この（ｍ＋ｎ）・２m ビットのスキャンイン
データＳI をスキャンイン端子３から入力し、スキャン
アウト端子４から出力されたスキャンアウトデータＳO
をモニタすることにより、半導体装置１の良，不良を判
定する。
【０００６】
【発明が解決しようとする課題】図２に示す従来の半導
体装置１においては、入力セル５と出力セル６とは、ス
キャンチェーン内で入り混って直列接続されている。こ
のことから、本来ｍ個の入力系統をテストするためのス
キャンインデータＳI のビット数が、入力セル数ｍだけ
では決まらず出力セル数ｎにも左右されて、（ｍ＋ｎ）
・２m ビットと多数のビットが必要となる。その結果テ
ストベクタ及びテスト時間が増大し、チップの縮小化、
テスト時間の短縮化等に支障が生じて来ている。
体装置１においては、入力セル５と出力セル６とは、ス
キャンチェーン内で入り混って直列接続されている。こ
のことから、本来ｍ個の入力系統をテストするためのス
キャンインデータＳI のビット数が、入力セル数ｍだけ
では決まらず出力セル数ｎにも左右されて、（ｍ＋ｎ）
・２m ビットと多数のビットが必要となる。その結果テ
ストベクタ及びテスト時間が増大し、チップの縮小化、
テスト時間の短縮化等に支障が生じて来ている。
【０００７】このようなスキャンチェーンによる半導体
装置におけるテスト時間の長大化に対し、これを短縮す
るための方法として、例えば特開昭６３ー１５７０７３
号公報や或いは特開昭６３ー４２４８５号公報に開示さ
れているように、スキャンチェーンを複数に分割し、１
チェーン当りのフリップフロップ回路数を減少させるこ
とにより、テスト時間を短縮化させる技術が知られてい
る。しかし、この方法では、チェーン分割数に応じてス
キャンイン端子数およびスキャンアウト端子数が増加
し、それぞれごとにテストベクタを準備しなければなら
ないなどの点でテスト費用の増大が生じる。又、分割後
のそれぞれのチェーンを並列にテストしなければならな
いなど、テスト回路が非常に複雑になる。
装置におけるテスト時間の長大化に対し、これを短縮す
るための方法として、例えば特開昭６３ー１５７０７３
号公報や或いは特開昭６３ー４２４８５号公報に開示さ
れているように、スキャンチェーンを複数に分割し、１
チェーン当りのフリップフロップ回路数を減少させるこ
とにより、テスト時間を短縮化させる技術が知られてい
る。しかし、この方法では、チェーン分割数に応じてス
キャンイン端子数およびスキャンアウト端子数が増加
し、それぞれごとにテストベクタを準備しなければなら
ないなどの点でテスト費用の増大が生じる。又、分割後
のそれぞれのチェーンを並列にテストしなければならな
いなど、テスト回路が非常に複雑になる。
【０００８】従って、本発明は、スキャンチェーンが一
つのシングルスキャンチェーンの半導体装置において、
そのテスト時間を短縮することを目的とするものであ
る。
つのシングルスキャンチェーンの半導体装置において、
そのテスト時間を短縮することを目的とするものであ
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体装置のテスト手段であるスキャンチェーンを備え
る半導体装置において、前記スキャンチェーンを構成す
る入力セル及び出力セルを、入力セルだけからなる入力
セル群と出力セルだけからなる出力セル群とに分け、そ
れぞれの群内ではその群に属する入力セル又は出力セル
を直列接続したことを特徴とする。
半導体装置のテスト手段であるスキャンチェーンを備え
る半導体装置において、前記スキャンチェーンを構成す
る入力セル及び出力セルを、入力セルだけからなる入力
セル群と出力セルだけからなる出力セル群とに分け、そ
れぞれの群内ではその群に属する入力セル又は出力セル
を直列接続したことを特徴とする。
【００１０】本発明の半導体装置は、又、上記の半導体
装置において、前記入力セル群と前記出力セル群との接
続順序を入れ換える手段を設けたことを特徴とする。
装置において、前記入力セル群と前記出力セル群との接
続順序を入れ換える手段を設けたことを特徴とする。
【００１１】本発明の半導体装置のテスト方法は、上記
構成のスキャンチェーンを備える半導体装置に対して、
前記スキャンチェーン内の入力セル数をｍとしたとき、
ｍ・２m ビットのデータによりテストを行うことを特徴
とする。
構成のスキャンチェーンを備える半導体装置に対して、
前記スキャンチェーン内の入力セル数をｍとしたとき、
ｍ・２m ビットのデータによりテストを行うことを特徴
とする。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態による半導体装置のブロック図である。図１を参
照して、この半導体装置１０は、信号処理の核となるロ
ジック部２と、半導体装置のテスト時にスキャンインデ
ータＳI を入力するためのスキャンイン端子３と、テス
ト時にスキャンアウトデータＳO を出力するためのスキ
ャンアウト端子４と、入力系統にテスト信号ＴI を与え
ると共にそのテスト信号を保持する入力セル５と、出力
系統から出力信号ＴO を受けとりその信号を保持する出
力セル６と、入力セルと出力セルとの接続順序を入れ換
えるためのスイッチ端子７〜１６とで構成されている。
て、図面を参照して説明する。図１は、本発明の一実施
の形態による半導体装置のブロック図である。図１を参
照して、この半導体装置１０は、信号処理の核となるロ
ジック部２と、半導体装置のテスト時にスキャンインデ
ータＳI を入力するためのスキャンイン端子３と、テス
ト時にスキャンアウトデータＳO を出力するためのスキ
ャンアウト端子４と、入力系統にテスト信号ＴI を与え
ると共にそのテスト信号を保持する入力セル５と、出力
系統から出力信号ＴO を受けとりその信号を保持する出
力セル６と、入力セルと出力セルとの接続順序を入れ換
えるためのスイッチ端子７〜１６とで構成されている。
【００１３】入力セル５と出力セル６とは、入力セルは
入力セルどうし、出力セルは出力セルどうしで、直列に
接続されている。そして、入力セル群と出力セル群と
は、この順に又はこの逆の順に直列接続される。その入
力セル群と出力セル群との接続順序は、スイッチ端子７
〜１６の接続の仕方で、切り換えられる。
入力セルどうし、出力セルは出力セルどうしで、直列に
接続されている。そして、入力セル群と出力セル群と
は、この順に又はこの逆の順に直列接続される。その入
力セル群と出力セル群との接続順序は、スイッチ端子７
〜１６の接続の仕方で、切り換えられる。
【００１４】すなわち、スキャンイン端子３側のスイッ
チ端子７〜１１を、端子７と端子９とが接続し、端子８
と端子１０とが接続するようにする。又、スキャンアウ
ト端子４側のスイッチ端子１２〜１６を、端子１２と端
子１４とが接続し、端子１３と端子１５とが接続するよ
うにする。このようにすると、スキャンチェーンの接続
は、スキャンイン端子３→スイッチ端子７→スイッチ端
子９→出力セル６→スイッチ端子１４→スイッチ端子１
２→スイッチ端子８→スイッチ端子１０→入力セル５→
スイッチ端子１５→スイッチ端子１３→スキャンアウト
端子４というように、スキャンイン端子３→出力セル→
入力セル→スキャンアウト端子４の順になる。
チ端子７〜１１を、端子７と端子９とが接続し、端子８
と端子１０とが接続するようにする。又、スキャンアウ
ト端子４側のスイッチ端子１２〜１６を、端子１２と端
子１４とが接続し、端子１３と端子１５とが接続するよ
うにする。このようにすると、スキャンチェーンの接続
は、スキャンイン端子３→スイッチ端子７→スイッチ端
子９→出力セル６→スイッチ端子１４→スイッチ端子１
２→スイッチ端子８→スイッチ端子１０→入力セル５→
スイッチ端子１５→スイッチ端子１３→スキャンアウト
端子４というように、スキャンイン端子３→出力セル→
入力セル→スキャンアウト端子４の順になる。
【００１５】一方、スキャンイン端子３側のスイッチ端
子７〜１１を、端子７と端子１０とが接続し、端子８と
端子１１とが接続するようにする。又、スキャンアウト
端子４側のスイッチ端子１２〜１６を、端子１２と端子
１５とが接続し、端子１３と端子１６とが接続するよう
にする。このようにすると、スキャンチェーンの接続
は、スキャンイン端子３→スイッチ端子７→スイッチ端
子１０→入力セル５→スイッチ端子１５→スイッチ端子
１２→スイッチ端子８→スイッチ端子１１→出力セル６
→スイッチ端子１６→スイッチ端子１３→スキャンアウ
ト端子４というように、スキャンイン端子３→入力セル
→出力セル→スキャンアウト端子４の順になる。
子７〜１１を、端子７と端子１０とが接続し、端子８と
端子１１とが接続するようにする。又、スキャンアウト
端子４側のスイッチ端子１２〜１６を、端子１２と端子
１５とが接続し、端子１３と端子１６とが接続するよう
にする。このようにすると、スキャンチェーンの接続
は、スキャンイン端子３→スイッチ端子７→スイッチ端
子１０→入力セル５→スイッチ端子１５→スイッチ端子
１２→スイッチ端子８→スイッチ端子１１→出力セル６
→スイッチ端子１６→スイッチ端子１３→スキャンアウ
ト端子４というように、スキャンイン端子３→入力セル
→出力セル→スキャンアウト端子４の順になる。
【００１６】本実施の形態では、スキャンチェーンが入
力セル、出力セル毎にグループ分けされて直列接続され
ているので、一つの入力系統をテストするには、ｍビッ
トのスキャンインデータで可能である。従って、全入力
系統をテストするには、２m回のテストを繰り返すた
め、ｍ・２m ビットのスキャンインデータでテストが可
能である。このｍ・２m ビットのスキャンインデータＳ
I をスキャンイン端子３から入力し、スイッチ端子７〜
１６を、入力セル群と出力セル群の接続順序がこの順に
なるように切り換え、スキャンアウト端子４から出力さ
れるスキャンアウトデータＳO をモニタすることによっ
て、半導体装置１０の良，不良を判定できる。
力セル、出力セル毎にグループ分けされて直列接続され
ているので、一つの入力系統をテストするには、ｍビッ
トのスキャンインデータで可能である。従って、全入力
系統をテストするには、２m回のテストを繰り返すた
め、ｍ・２m ビットのスキャンインデータでテストが可
能である。このｍ・２m ビットのスキャンインデータＳ
I をスキャンイン端子３から入力し、スイッチ端子７〜
１６を、入力セル群と出力セル群の接続順序がこの順に
なるように切り換え、スキャンアウト端子４から出力さ
れるスキャンアウトデータＳO をモニタすることによっ
て、半導体装置１０の良，不良を判定できる。
【００１７】このように、本実施の形態においては、従
来（ｍ＋ｎ）・２m ビット必要であったスキャンインデ
ータのビット数が、出力セル数ｎに拘りのない、ｍ・２
m ビットに圧縮される。従って、いま、入力セル数ｍと
出力セル数ｎとが同数でｍ＝ｎであるとすれば、本実施
の形態では、テスト時間を従来のｍ／２ｍ＝１／２に短
縮できる。
来（ｍ＋ｎ）・２m ビット必要であったスキャンインデ
ータのビット数が、出力セル数ｎに拘りのない、ｍ・２
m ビットに圧縮される。従って、いま、入力セル数ｍと
出力セル数ｎとが同数でｍ＝ｎであるとすれば、本実施
の形態では、テスト時間を従来のｍ／２ｍ＝１／２に短
縮できる。
【００１８】又、入力セル群と出力セル群の接続順序を
入れ換えられるので、本実施の形態のテストを効率的に
行えるのみならず、本実施の形態の半導体装置とこれか
らの出力信号ＴO を入力とするもう一つの半導体装置と
を接続して、そのもう一つの半導体装置のテストを効率
的に行うことも可能である。
入れ換えられるので、本実施の形態のテストを効率的に
行えるのみならず、本実施の形態の半導体装置とこれか
らの出力信号ＴO を入力とするもう一つの半導体装置と
を接続して、そのもう一つの半導体装置のテストを効率
的に行うことも可能である。
【００１９】
【発明の効果】以上説明したように、本発明では、スキ
ャンチェーンを構成するセルを入力セル群と出力セル群
とに区分し、それぞれの群内でその群に属する入力セル
又は出力セルを直列接続している。これにより本発明に
よれば、ｍ個の入力セルをもつ半導体装置のテストに必
要なスキャンインデータのビット数を、出力セル数ｎに
拘りなく、ｍ・２m に圧縮できるので、テスト時間をｍ
／（ｍ＋ｎ）に短縮できる。
ャンチェーンを構成するセルを入力セル群と出力セル群
とに区分し、それぞれの群内でその群に属する入力セル
又は出力セルを直列接続している。これにより本発明に
よれば、ｍ個の入力セルをもつ半導体装置のテストに必
要なスキャンインデータのビット数を、出力セル数ｎに
拘りなく、ｍ・２m に圧縮できるので、テスト時間をｍ
／（ｍ＋ｎ）に短縮できる。
【００２０】又、本発明の半導体装置は、入力セル群と
出力セル群との接続順序を入れ換える手段を備えてい
る。これにより本発明によれば、一つの半導体装置のテ
ストみならず、これからの出力信号を入力信号とするも
う一つの半導体装置のテストも効率的に行うことができ
る。
出力セル群との接続順序を入れ換える手段を備えてい
る。これにより本発明によれば、一つの半導体装置のテ
ストみならず、これからの出力信号を入力信号とするも
う一つの半導体装置のテストも効率的に行うことができ
る。
【図１】本発明の一実施の形態による半導体装置のブロ
ック図である。
ック図である。
【図２】従来のスキャンチェーンを有する半導体装置の
一例のブロック図である。
一例のブロック図である。
１，１０ 半導体装置 ２ ロジック部 ３ スキャンイン端子 ４ スキャンアウト端子 ５ 入力セル ６ 出力セル ７，８，９，１０，１１，１２，１３，１４，１５，１
６ スイッチ端子
６ スイッチ端子
Claims (3)
- 【請求項１】 半導体装置のテスト手段であるスキャン
チェーンを備える半導体装置において、 前記スキャンチェーンを構成する入力セル及び出力セル
を、入力セルだけからなる入力セル群と出力セルだけか
らなる出力セル群とに分け、それぞれの群内ではその群
に属する入力セル又は出力セルを直列接続したことを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記入力セル群と前記出力セル群との接続順序を入れ換
える手段を設けたことを特徴とする半導体装置。 - 【請求項３】 請求項１又は請求項２記載のスキャンチ
ェーンを備える半導体装置に対し、前記スキャンチェー
ン内の入力セル数をｍとしたとき、ｍ・２mビットのス
キャンインデータによりテストを行うことを特徴とする
半導体装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311231A JP2867930B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311231A JP2867930B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09145791A true JPH09145791A (ja) | 1997-06-06 |
| JP2867930B2 JP2867930B2 (ja) | 1999-03-10 |
Family
ID=18014677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311231A Expired - Lifetime JP2867930B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867930B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026351A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体記憶装置及びそのテスト方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07151827A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | バウンダリスキャン用回路を具備する半導体集積回路 |
-
1995
- 1995-11-29 JP JP7311231A patent/JP2867930B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07151827A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | バウンダリスキャン用回路を具備する半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026351A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体記憶装置及びそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867930B2 (ja) | 1999-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |