JPH07151827A - バウンダリスキャン用回路を具備する半導体集積回路 - Google Patents
バウンダリスキャン用回路を具備する半導体集積回路Info
- Publication number
- JPH07151827A JPH07151827A JP5297962A JP29796293A JPH07151827A JP H07151827 A JPH07151827 A JP H07151827A JP 5297962 A JP5297962 A JP 5297962A JP 29796293 A JP29796293 A JP 29796293A JP H07151827 A JPH07151827 A JP H07151827A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- bsp
- pins
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318575—Power distribution; Power saving
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
デバイス設計の自由度を損なうことなくレベル変換器の
個数を少なくすることのできるバウンダリスキャン用回
路を具備する半導体集積回路を実現すること。 【目的】 【構成】 論理回路と、前記論理回路に対して設けられ
た複数の入力ピンおよび出力ピンと、前記複数の入力ピ
ンおよび出力ピンのそれぞれと論理回路との間に個々に
設けられ、シリアルに接続される複数のテスト用回路
と、を有するバウンダリスキャン用回路を具備する半導
体集積回路において、前記複数のテスト用回路は、同一
の論理レベルの入力ピンまたは出力ピンに対して設けら
れたものについてはすべて直列に接続されるとともに、
異なる論理レベルのテスト用回路は、論理レベルを変換
するレベル変換器を介して接続されている。
個数を少なくすることのできるバウンダリスキャン用回
路を具備する半導体集積回路を実現すること。 【目的】 【構成】 論理回路と、前記論理回路に対して設けられ
た複数の入力ピンおよび出力ピンと、前記複数の入力ピ
ンおよび出力ピンのそれぞれと論理回路との間に個々に
設けられ、シリアルに接続される複数のテスト用回路
と、を有するバウンダリスキャン用回路を具備する半導
体集積回路において、前記複数のテスト用回路は、同一
の論理レベルの入力ピンまたは出力ピンに対して設けら
れたものについてはすべて直列に接続されるとともに、
異なる論理レベルのテスト用回路は、論理レベルを変換
するレベル変換器を介して接続されている。
Description
【０００１】
【産業上の利用分野】本発明はバウンダリスキャン用回
路を具備する半導体集積回路に関し、特に、異なる論理
レベルを持つ論理回路のバウンダリスキャン用回路を具
備する半導体集積回路に関する。
路を具備する半導体集積回路に関し、特に、異なる論理
レベルを持つ論理回路のバウンダリスキャン用回路を具
備する半導体集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路内部で実現されて
いたバウンダリスキャンパス（以後ＢＳＰと記載）の構
成について図面を用いて説明する。
いたバウンダリスキャンパス（以後ＢＳＰと記載）の構
成について図面を用いて説明する。
【０００３】ＢＳＰは図３に示すように、半導体集積回
路の内部論理回路３０２のデータの入力ピン３０５〜３
０８およびデータの出力ピン３０９〜３１２の間に直列
に接続されたレジスタを含むテスト用回路３１３〜３２
０をそれぞれ設け、各テスト用回路３１３〜３２０のテ
ストデータ入力ピン３０３にシリアルにデータ入力し、
該入力データによるパラレルデータを試験デバイスであ
る内部論理回路３０２へ印加してテストし、パラレルに
出力された結果を入力時と同様に各テスト用回路３１３
〜３２０のテストデータ出力ピン３０４を通じてシリア
ルに取り出す構成とし、これを用いて半導体集積回路の
試験が実現されていた（例：日経エレクトロニクス ｎ
ｏ．４８８、ｐ３１４〜ｐ３２０）。
路の内部論理回路３０２のデータの入力ピン３０５〜３
０８およびデータの出力ピン３０９〜３１２の間に直列
に接続されたレジスタを含むテスト用回路３１３〜３２
０をそれぞれ設け、各テスト用回路３１３〜３２０のテ
ストデータ入力ピン３０３にシリアルにデータ入力し、
該入力データによるパラレルデータを試験デバイスであ
る内部論理回路３０２へ印加してテストし、パラレルに
出力された結果を入力時と同様に各テスト用回路３１３
〜３２０のテストデータ出力ピン３０４を通じてシリア
ルに取り出す構成とし、これを用いて半導体集積回路の
試験が実現されていた（例：日経エレクトロニクス ｎ
ｏ．４８８、ｐ３１４〜ｐ３２０）。
【０００４】次に、複数レベル混在デバイスでＢＳＰを
実現する従来例を図面を用いて説明する。
実現する従来例を図面を用いて説明する。
【０００５】通常負電源で動作するＥＣＬ回路に対し、
正電源で動作するＥＣＬ回路（以後ＰＥＣＬと記述）、
ＣＭＯＳ、ＧＴＬの３レベルが混在するデバイスで、か
つ、レベルによるピン配置制限が無い場合のＢＳＰ構成
を図４に示す、図中、内部論理回路４０２、入力ピン４
０５〜４０８、出力ピン４０９〜４１２、テストデータ
入力ピン４０３、テストデータ出力ピン４０４およびテ
スト用回路４１３〜４２０の構成は、図３に示した内部
論理回路３０２、入力ピン３０５〜３０８、出力ピン３
１７〜３１２、テストデータ入力ピン３０３、テストデ
ータ出力ピン３０４およびテスト用回路３１３〜３２０
と同様であるが、本従来例の場合には、３レベルが混在
するうえにレベルによるピン配置制限がないため、各テ
スト用回路４１３〜４２０を直列に接続するパス上に、
各レベル間用のレベル変換器４２１〜４２７を挿入して
いた。
正電源で動作するＥＣＬ回路（以後ＰＥＣＬと記述）、
ＣＭＯＳ、ＧＴＬの３レベルが混在するデバイスで、か
つ、レベルによるピン配置制限が無い場合のＢＳＰ構成
を図４に示す、図中、内部論理回路４０２、入力ピン４
０５〜４０８、出力ピン４０９〜４１２、テストデータ
入力ピン４０３、テストデータ出力ピン４０４およびテ
スト用回路４１３〜４２０の構成は、図３に示した内部
論理回路３０２、入力ピン３０５〜３０８、出力ピン３
１７〜３１２、テストデータ入力ピン３０３、テストデ
ータ出力ピン３０４およびテスト用回路３１３〜３２０
と同様であるが、本従来例の場合には、３レベルが混在
するうえにレベルによるピン配置制限がないため、各テ
スト用回路４１３〜４２０を直列に接続するパス上に、
各レベル間用のレベル変換器４２１〜４２７を挿入して
いた。
【０００６】上記のように、レベルによるピン配置制限
がない場合、挿入するレベル変換器の数量ｎは、 レベル種類数≦ｎ≦デバイスピン数 となり、隣接するピンのレベル種類に依存する。
がない場合、挿入するレベル変換器の数量ｎは、 レベル種類数≦ｎ≦デバイスピン数 となり、隣接するピンのレベル種類に依存する。
【０００７】次に、ＰＥＣＬ、ＣＭＯＳ、ＧＴＬの３レ
ベル混在デバイスで、かつ、レベルによるピン配置制限
がある場合のＢＳＰ構成を図５に示す。
ベル混在デバイスで、かつ、レベルによるピン配置制限
がある場合のＢＳＰ構成を図５に示す。
【０００８】図５に示す従来例は、図４に示した従来例
より、レベルが同じ入力ピン４０５，４０６、出力ピン
４１８，４１９間のレベル変換器を省いたものである。
より、レベルが同じ入力ピン４０５，４０６、出力ピン
４１８，４１９間のレベル変換器を省いたものである。
【０００９】このようなレベルによるピン配置制限があ
る場合は、挿入するレベル変換器の数量ｎは、 レベル種類数−１≦ｎ≦デバイスピン数−１ となり、レベル変換器の数を少なくすることができる
が、このためには同一レベルのピンを隣接させ配置する
必要がある。
る場合は、挿入するレベル変換器の数量ｎは、 レベル種類数−１≦ｎ≦デバイスピン数−１ となり、レベル変換器の数を少なくすることができる
が、このためには同一レベルのピンを隣接させ配置する
必要がある。
【００１０】
【発明が解決しようとする課題】上述した従来のＢＳＰ
を備えた半導体装置のうち、複数レベルが混在するデバ
イスで、レベルによるピン配置制限が無い場合には、Ｂ
ＳＰに挿入するレベル変換器の個数が非常に多いものと
なり、最大でピン数に等しいものとなる。このためレベ
ル変換器の占有する面積が増加し、チップサイズが増大
してしまうという問題点がある。
を備えた半導体装置のうち、複数レベルが混在するデバ
イスで、レベルによるピン配置制限が無い場合には、Ｂ
ＳＰに挿入するレベル変換器の個数が非常に多いものと
なり、最大でピン数に等しいものとなる。このためレベ
ル変換器の占有する面積が増加し、チップサイズが増大
してしまうという問題点がある。
【００１１】また、レベルによるピン配置制限がある場
合、ピン配置制限なしの場合と比較して、ピン配置制限
を導入するほどレベル変換器数を低減することができ
る。
合、ピン配置制限なしの場合と比較して、ピン配置制限
を導入するほどレベル変換器数を低減することができ
る。
【００１２】しかし、ピン配置制限は、導入するほどデ
バイス設計の自由度を著しく低減する。また、同一レベ
ルを隣接させることによる同時動作制限を考慮するた
め、さらに設計に制限が必要となる。この場合は、チッ
プサイズ増大の影響を低減する代わりに、設計の自由度
が制限されるという問題点がある。
バイス設計の自由度を著しく低減する。また、同一レベ
ルを隣接させることによる同時動作制限を考慮するた
め、さらに設計に制限が必要となる。この場合は、チッ
プサイズ増大の影響を低減する代わりに、設計の自由度
が制限されるという問題点がある。
【００１３】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、デバイス設計
の自由度を損なうことなくレベル変換器の個数を少なく
することのできるバウンダリスキャン用回路を具備する
半導体集積回路を実現することを目的とする。
る問題点に鑑みてなされたものであって、デバイス設計
の自由度を損なうことなくレベル変換器の個数を少なく
することのできるバウンダリスキャン用回路を具備する
半導体集積回路を実現することを目的とする。
【００１４】
【課題を解決するための手段】本発明のバウンダリスキ
ャン用回路を具備する半導体集積回路は、論理回路と、
前記論理回路に対して設けられた複数の入力ピンおよび
出力ピンと、前記複数の入力ピンおよび出力ピンのそれ
ぞれと論理回路との間に個々に設けられ、シリアルに接
続される複数のテスト用回路と、を有するバウンダリス
キャン用回路を具備する半導体集積回路において、前記
複数のテスト用回路は、同一の論理レベルの入力ピンま
たは出力ピンに対して設けられたものについてはすべて
直列に接続されるとともに、異なる論理レベルのテスト
用回路は、論理レベルを変換するレベル変換器を介して
接続されていることを特徴とする。
ャン用回路を具備する半導体集積回路は、論理回路と、
前記論理回路に対して設けられた複数の入力ピンおよび
出力ピンと、前記複数の入力ピンおよび出力ピンのそれ
ぞれと論理回路との間に個々に設けられ、シリアルに接
続される複数のテスト用回路と、を有するバウンダリス
キャン用回路を具備する半導体集積回路において、前記
複数のテスト用回路は、同一の論理レベルの入力ピンま
たは出力ピンに対して設けられたものについてはすべて
直列に接続されるとともに、異なる論理レベルのテスト
用回路は、論理レベルを変換するレベル変換器を介して
接続されていることを特徴とする。
【００１５】この場合、複数のテスト用回路をシリアル
に結ぶ配線が、論理回路の周囲を複数周回するパターン
とし、レベル変換器は、各周回の最終部に設けてもよ
い。
に結ぶ配線が、論理回路の周囲を複数周回するパターン
とし、レベル変換器は、各周回の最終部に設けてもよ
い。
【００１６】また、複数のテスト用回路をシリアルに結
ぶ配線が、論理回路を周回することなく、部分的に折り
返されたパターンにて形成してもよい。
ぶ配線が、論理回路を周回することなく、部分的に折り
返されたパターンにて形成してもよい。
【００１７】
【作用】本発明のバウンダリスキャン用回路を具備する
半導体集積回路では、同一の論理レベルの入力ピンまた
は出力ピンに対して設けられたテスト用回路はすべて直
列に接続され、これらの間となる論理レベルが異なるテ
スト用回路の間にのみレベル変換器が設けられるので、
必要とされるレベル変換器の数が最小となる。
半導体集積回路では、同一の論理レベルの入力ピンまた
は出力ピンに対して設けられたテスト用回路はすべて直
列に接続され、これらの間となる論理レベルが異なるテ
スト用回路の間にのみレベル変換器が設けられるので、
必要とされるレベル変換器の数が最小となる。
【００１８】各テスト用回路を接続する配線を論理回路
を複数周回し、各周の最終部にレベル変換器を設ける場
合には、各周毎の論理レベルが等しいものとなるので、
パターン設計が容易となる。また、折り返したパターン
とすることにより、配線の長さを短くすることが可能と
なり、入力ピンの論理レベルの種類と出力ピンの論理レ
ベルの種類が異なり、配線を周回させる必要が無い場合
等に特に有効となる。
を複数周回し、各周の最終部にレベル変換器を設ける場
合には、各周毎の論理レベルが等しいものとなるので、
パターン設計が容易となる。また、折り返したパターン
とすることにより、配線の長さを短くすることが可能と
なり、入力ピンの論理レベルの種類と出力ピンの論理レ
ベルの種類が異なり、配線を周回させる必要が無い場合
等に特に有効となる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２０】図１は本発明の一実施例の構成を示す回路
図である。
図である。
【００２１】パッケージ１０２には３種の論理レベルを
持つ入力ピンおよび出力ピンが存在する。
持つ入力ピンおよび出力ピンが存在する。
【００２２】入力ピン１０５，１０７，出力ピン１１０
はＰＥＣＬレベル、入力ピン１０６，出力ピン１０９，
１１２はＣＭＯＳレベル、入力ピン１０８，出力ピン１
１１は、ＧＴＬレベルのインターフェースを持ってい
る。
はＰＥＣＬレベル、入力ピン１０６，出力ピン１０９，
１１２はＣＭＯＳレベル、入力ピン１０８，出力ピン１
１１は、ＧＴＬレベルのインターフェースを持ってい
る。
【００２３】上記の各ピンと内部論理回路１０１との接
続は、必ずＢＳＰのテスト用回路１１３〜１２０を介し
て行われる。各テスト用回路１１３〜１２０は、ＢＳＰ
のテストデータ入力ピン１０３とテストデータ出力ピン
１０４との間に構成されるＢＳＰ上にシリアルに接続さ
れる。
続は、必ずＢＳＰのテスト用回路１１３〜１２０を介し
て行われる。各テスト用回路１１３〜１２０は、ＢＳＰ
のテストデータ入力ピン１０３とテストデータ出力ピン
１０４との間に構成されるＢＳＰ上にシリアルに接続さ
れる。
【００２４】ＢＳＰを構成する配線は、パッケージ１０
２内に存在する論理レベル種類と同数回、内部論理回路
１０１の周囲を周回する。
２内に存在する論理レベル種類と同数回、内部論理回路
１０１の周囲を周回する。
【００２５】本実施例ではＰＥＣＬ、ＣＭＯＳ、ＧＴＬ
の３種類のレベルが存在するため、上記のＢＳＰは内部
論理回路１０１の周囲を３周する構成とされている。Ｂ
ＳＰの各周には、対応する入力ピンまたは出力ピンと同
一論理レベルを持つテスト用回路１１３〜１２０が接続
される。
の３種類のレベルが存在するため、上記のＢＳＰは内部
論理回路１０１の周囲を３周する構成とされている。Ｂ
ＳＰの各周には、対応する入力ピンまたは出力ピンと同
一論理レベルを持つテスト用回路１１３〜１２０が接続
される。
【００２６】本実施例では、ＢＳＰの最も内部論理回路
１０１寄りとなる第１周目にはＣＭＯＳインターフェー
スを持つテスト用回１１４，１１７，１２０が設けられ
ている。ＢＳＰの第２周目にはＧＴＬインターフェース
を持つテスト用回路１１６，１１９が設けられ、第３周
目にはＰＥＣＬインターフェースを持つテスト用回路１
１３，１１５，１１８が設けられている。ＢＳＰには上
記の各テスト用回路の他に、各周の境界に、異なるイン
ターフェースへ信号レベルを変換するレベル変換器１２
１，１２２がそれぞれ設けられており、これらを介する
ことによってテストデータ入力ピン１０３とテストデー
タ出力ピン１０４の論理レベルを等しくすることが図ら
れている。
１０１寄りとなる第１周目にはＣＭＯＳインターフェー
スを持つテスト用回１１４，１１７，１２０が設けられ
ている。ＢＳＰの第２周目にはＧＴＬインターフェース
を持つテスト用回路１１６，１１９が設けられ、第３周
目にはＰＥＣＬインターフェースを持つテスト用回路１
１３，１１５，１１８が設けられている。ＢＳＰには上
記の各テスト用回路の他に、各周の境界に、異なるイン
ターフェースへ信号レベルを変換するレベル変換器１２
１，１２２がそれぞれ設けられており、これらを介する
ことによってテストデータ入力ピン１０３とテストデー
タ出力ピン１０４の論理レベルを等しくすることが図ら
れている。
【００２７】本実施例では、テストデータ入力ピン１０
３はＣＭＯＳレベルであり、第１周の最終部には信号を
ＣＭＯＳレベルからＧＴＬレベルへ変換するレベル変換
器１２１を設け、第２周の最終部にはＧＴＬレベルから
ＰＥＣＬレベルへ変換するレベル変換器１２２を設けて
いる。
３はＣＭＯＳレベルであり、第１周の最終部には信号を
ＣＭＯＳレベルからＧＴＬレベルへ変換するレベル変換
器１２１を設け、第２周の最終部にはＧＴＬレベルから
ＰＥＣＬレベルへ変換するレベル変換器１２２を設けて
いる。
【００２８】上記のＢＳＰ構成においては、設置される
レベル変換器数は、 デバイス全体に存在する論理レベル数−１ となり、また、各論理レベル変換の逆変換を考慮して
も、上記の数の２倍であるため、従来のＢＳＰデバイス
と比較すると必要とされる数が少ないものとなり、論理
レベル種によるピン配置制限について考慮する必要はな
い。
レベル変換器数は、 デバイス全体に存在する論理レベル数−１ となり、また、各論理レベル変換の逆変換を考慮して
も、上記の数の２倍であるため、従来のＢＳＰデバイス
と比較すると必要とされる数が少ないものとなり、論理
レベル種によるピン配置制限について考慮する必要はな
い。
【００２９】以上述べたように、本発明の第１の実施例
によれば、異なる論理レベルが存在するデバイスにＢＳ
Ｐを適用する場合、内部論理回路周囲に、論理レベル種
と同数周のＢＳＰを構成することでレベル変換器数を最
小に低減できるため、チップサイズを低減できる効果が
期待できる。またデバイスのピン配置制限を行う必要も
無いため、設計の自由度を損なう問題も解消される。
によれば、異なる論理レベルが存在するデバイスにＢＳ
Ｐを適用する場合、内部論理回路周囲に、論理レベル種
と同数周のＢＳＰを構成することでレベル変換器数を最
小に低減できるため、チップサイズを低減できる効果が
期待できる。またデバイスのピン配置制限を行う必要も
無いため、設計の自由度を損なう問題も解消される。
【００３０】図２は本発明の第２の実施例の構成を示す
回路図である。
回路図である。
【００３１】異なる論理レベルが存在するデバイスにお
いて、論理レベル種によってピン配置に片寄りが存在す
る場合、またはＢＳＰを内部論理回路周囲に完全に周回
させずに構成できる場合には、第１の実施例に示したＢ
ＳＰ総延長の短縮が可能となる。
いて、論理レベル種によってピン配置に片寄りが存在す
る場合、またはＢＳＰを内部論理回路周囲に完全に周回
させずに構成できる場合には、第１の実施例に示したＢ
ＳＰ総延長の短縮が可能となる。
【００３２】本実施例では、パッケージ２０２内に設け
られる内部論理回路２０１は、３種の論理レベル入力ピ
ンおよび２種の論理レベル出力ピンを備えている。
られる内部論理回路２０１は、３種の論理レベル入力ピ
ンおよび２種の論理レベル出力ピンを備えている。
【００３３】入力ピン２０５，２０７はＰＥＣＬレベ
ル、入力ピン２０６と出力ピン２０９，２１２はＣＭＯ
Ｓレベル、入力ピン２０８と出力ピン２１０，２１１は
ＧＴＬレベルである。
ル、入力ピン２０６と出力ピン２０９，２１２はＣＭＯ
Ｓレベル、入力ピン２０８と出力ピン２１０，２１１は
ＧＴＬレベルである。
【００３４】本実施例におけるＢＳＰのうち、最も内部
論理回路２０１寄りとなる第１周部分には、テストデー
タ入力ピン２０３よりＣＭＯＳインターフェースのテス
ト用回路２１４，２１７，２２０と、各テスト用回路を
通った信号のレベルをＣＭＯＳレベルからＧＴＬレベル
へ変換するレベル変換器２２２が設けられている。
論理回路２０１寄りとなる第１周部分には、テストデー
タ入力ピン２０３よりＣＭＯＳインターフェースのテス
ト用回路２１４，２１７，２２０と、各テスト用回路を
通った信号のレベルをＣＭＯＳレベルからＧＴＬレベル
へ変換するレベル変換器２２２が設けられている。
【００３５】ＢＳＰは、レベル変換器２２２以後、内部
論理回路２０１の周囲を折り返される。この第２周部分
上には、ＧＴＬインターフェースのテスト用回路２１
９，２１８，２１６と、各テスト用回路を通った信号の
レベルをＧＴＬレベルからＰＥＣＬレベルへ変換するレ
ベル変換器２２１が設けられている。
論理回路２０１の周囲を折り返される。この第２周部分
上には、ＧＴＬインターフェースのテスト用回路２１
９，２１８，２１６と、各テスト用回路を通った信号の
レベルをＧＴＬレベルからＰＥＣＬレベルへ変換するレ
ベル変換器２２１が設けられている。
【００３６】レベル変換器２２１以後、ＢＳＰは、内部
論理回路２０１の周囲を再度折り返す。この部分の上に
は、ＰＥＣＬインターフェースのテスト用回路２１３，
２１５が設けられ、スキャンパス信号は、これらの各テ
スト用回路を通った後にテストデータ出力ピン２０４よ
り出力される。
論理回路２０１の周囲を再度折り返す。この部分の上に
は、ＰＥＣＬインターフェースのテスト用回路２１３，
２１５が設けられ、スキャンパス信号は、これらの各テ
スト用回路を通った後にテストデータ出力ピン２０４よ
り出力される。
【００３７】本実施例の場合には、ＰＥＣＬインターフ
ェースを持つデバイス出力ピンが存在しないため、ＢＳ
Ｐはテスト用回路２１５を介した直後にテストデータ出
力ピン２０４へ接続可能となる。本実施例におけるＢＳ
Ｐは内部論理回路２０１を周回せずに折り返し、また最
小限の長さしか必要としないため、ＢＳＰを完全に内部
論理回路の周囲を周回させる場合と比較して、ＢＳＰの
総延長を低減することが可能となっている。
ェースを持つデバイス出力ピンが存在しないため、ＢＳ
Ｐはテスト用回路２１５を介した直後にテストデータ出
力ピン２０４へ接続可能となる。本実施例におけるＢＳ
Ｐは内部論理回路２０１を周回せずに折り返し、また最
小限の長さしか必要としないため、ＢＳＰを完全に内部
論理回路の周囲を周回させる場合と比較して、ＢＳＰの
総延長を低減することが可能となっている。
【００３８】以上述べたように、本発明の第２の実施例
によれば、異なる論理レベルが存在するデバイスにＢＳ
Ｐを適用する場合、内部論理回路周囲に論理レベル種類
数−１のレベル変換器数を介し、折り返し構造のＢＳＰ
を構成することで、レベル変換器の数を最小まで低減す
ることが可能であり、またＢＳＰによるデバイスのピン
配置制限の必要はない。さらに第１の実施例よりも、Ｂ
ＳＰの総延長が短縮可能であるため、ＢＳＰの占有面積
を節約し、チップサイズを低減する効果が期待できる。
によれば、異なる論理レベルが存在するデバイスにＢＳ
Ｐを適用する場合、内部論理回路周囲に論理レベル種類
数−１のレベル変換器数を介し、折り返し構造のＢＳＰ
を構成することで、レベル変換器の数を最小まで低減す
ることが可能であり、またＢＳＰによるデバイスのピン
配置制限の必要はない。さらに第１の実施例よりも、Ｂ
ＳＰの総延長が短縮可能であるため、ＢＳＰの占有面積
を節約し、チップサイズを低減する効果が期待できる。
【００３９】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００４０】請求項１に記載したものにおいては、異な
る論理レベルが存在する半導体集積回路へＢＳＰを適用
する場合に、内部論理回路周囲に（論理レベル種類数−
１）のレベル変換器数を介し、かつ周回または折り返し
構造を持つＢＳＰを設けることにより、最小のレベル変
換器数で実現可能である。レベル変換器数が減少する効
果は、論理レベルによるピン配置制限が無い場合と比較
して最大で、 ｛論理レベル数−１／半導体集積回路ピン数｝ であり、論理レベルによるピン配置制限がある場合と比
較して最大で、 ｛論理レベル数−１／（半導体集積回路ピン数−１）｝ である。ピン配置制限導入の場合は、その度合いが高い
ほどレベル変換器数は少なくなるが、逆に設計の自由度
への制限が高くなる。本発明によればピン配置制限は全
く考慮する必要がない。
る論理レベルが存在する半導体集積回路へＢＳＰを適用
する場合に、内部論理回路周囲に（論理レベル種類数−
１）のレベル変換器数を介し、かつ周回または折り返し
構造を持つＢＳＰを設けることにより、最小のレベル変
換器数で実現可能である。レベル変換器数が減少する効
果は、論理レベルによるピン配置制限が無い場合と比較
して最大で、 ｛論理レベル数−１／半導体集積回路ピン数｝ であり、論理レベルによるピン配置制限がある場合と比
較して最大で、 ｛論理レベル数−１／（半導体集積回路ピン数−１）｝ である。ピン配置制限導入の場合は、その度合いが高い
ほどレベル変換器数は少なくなるが、逆に設計の自由度
への制限が高くなる。本発明によればピン配置制限は全
く考慮する必要がない。
【００４１】このように、本発明ではレベル変換器数を
減少させることが可能であるため、従来と比較してチッ
プサイズを低減できる効果が期待でき、結果的にチップ
コストの削減を可能とする。また、ピン配置制限も必要
ないため設計の自由度を損なう問題がない。
減少させることが可能であるため、従来と比較してチッ
プサイズを低減できる効果が期待でき、結果的にチップ
コストの削減を可能とする。また、ピン配置制限も必要
ないため設計の自由度を損なう問題がない。
【００４２】請求項２に記載のものにおいては、上記各
効果に加えて設計の自由度を高いものとすることができ
る効果がある。
効果に加えて設計の自由度を高いものとすることができ
る効果がある。
【００４３】請求項３に記載のものにおいては、折り返
し構造のＢＳＰを効率よく配置することで、ＢＳＰ自身
の占有面積を必要最小限に抑えることができる効果があ
る。
し構造のＢＳＰを効率よく配置することで、ＢＳＰ自身
の占有面積を必要最小限に抑えることができる効果があ
る。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図３】従来例の構成を示す回路図である。
【図４】従来例の構成を示す回路図である。
【図５】従来例の構成を示す回路図である。
１０１，２０１ 内部論理回路 １０２，２０２ パッケージ １０３，２０３ テストデータ入力ピン １０４，２０４ テストデータ出力ピン １０５〜１０８，２０５〜２０８ 入力ピン １０９〜１１２，２０９〜２１２ 出力ピン １１３〜１２０，２１３〜２２０ テスト用回路 １２１，１２２，２２１，２２２ レベル変換器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (3)
- 【請求項１】 論理回路と、 前記論理回路に対して設けられた複数の入力ピンおよび
出力ピンと、 前記複数の入力ピンおよび出力ピンのそれぞれと論理回
路との間に個々に設けられ、シリアルに接続される複数
のテスト用回路と、を有するバウンダリスキャン用回路
を具備する半導体集積回路において、 前記複数のテスト用回路は、同一の論理レベルの入力ピ
ンまたは出力ピンに対して設けられたものについてはす
べて直列に接続されるとともに、異なる論理レベルのテ
スト用回路は、論理レベルを変換するレベル変換器を介
して接続されていることを特徴とするバウンダリスキャ
ン用回路を具備する半導体集積回路。 - 【請求項２】 請求項１記載のバウンダリスキャン用回
路を具備する半導体集積回路において、 複数のテスト用回路をシリアルに結ぶ配線が、論理回路
の周囲を複数周回するパターンとされ、レベル変換器
は、各周回の最終部に設けられていることを特徴とする
バウンダリスキャン用回路を具備する半導体集積回路。 - 【請求項３】 請求項１記載のバウンダリスキャン用回
路を具備する半導体集積回路において、 複数のテスト用回路をシリアルに結ぶ配線が、論理回路
を周回することなく、部分的に折り返されたパターンに
て形成されていることを特徴するバウンダリスキャン用
回路を具備する半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297962A JP2616410B2 (ja) | 1993-11-29 | 1993-11-29 | バウンダリスキャン用回路を具備する半導体集積回路 |
| US08/334,224 US5515505A (en) | 1993-11-29 | 1994-11-04 | Semiconductor integrated circuit with boundary scan circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297962A JP2616410B2 (ja) | 1993-11-29 | 1993-11-29 | バウンダリスキャン用回路を具備する半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07151827A true JPH07151827A (ja) | 1995-06-16 |
| JP2616410B2 JP2616410B2 (ja) | 1997-06-04 |
Family
ID=17853348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297962A Expired - Lifetime JP2616410B2 (ja) | 1993-11-29 | 1993-11-29 | バウンダリスキャン用回路を具備する半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5515505A (ja) |
| JP (1) | JP2616410B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09145791A (ja) * | 1995-11-29 | 1997-06-06 | Nec Corp | 半導体装置及びそのテスト方法 |
| US6519728B2 (en) | 1998-11-25 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having test circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028983A (en) * | 1996-09-19 | 2000-02-22 | International Business Machines Corporation | Apparatus and methods for testing a microprocessor chip using dedicated scan strings |
| US5968196A (en) * | 1998-04-21 | 1999-10-19 | Atmel Corporation | Configuration control in a programmable logic device using non-volatile elements |
| CN1145040C (zh) | 1998-09-29 | 2004-04-07 | 西门子公司 | 按照应用而定的、包含集成电路的组件 |
| CN100403719C (zh) | 2006-02-10 | 2008-07-16 | 华为技术有限公司 | 一种虚链路建立方法及装置 |
| CN100487473C (zh) * | 2006-08-17 | 2009-05-13 | 华为技术有限公司 | 边界扫描系统及方法 |
| JP2010203898A (ja) * | 2009-03-03 | 2010-09-16 | Renesas Electronics Corp | 半導体装置のテスト回路、半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| JPH05120884A (ja) * | 1991-10-28 | 1993-05-18 | Nec Corp | 半導体集積回路 |
-
1993
- 1993-11-29 JP JP5297962A patent/JP2616410B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-04 US US08/334,224 patent/US5515505A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09145791A (ja) * | 1995-11-29 | 1997-06-06 | Nec Corp | 半導体装置及びそのテスト方法 |
| US6519728B2 (en) | 1998-11-25 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having test circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616410B2 (ja) | 1997-06-04 |
| US5515505A (en) | 1996-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4860290A (en) | Logic circuit having individually testable logic modules | |
| US5509019A (en) | Semiconductor integrated circuit device having test control circuit in input/output area | |
| US5173904A (en) | Logic circuits systems, and methods having individually testable logic modules | |
| EP0884599B1 (en) | Programming mode selection with jtag circuits | |
| US5003204A (en) | Edge triggered D-type flip-flop scan latch cell with recirculation capability | |
| US5428622A (en) | Testing architecture with independent scan paths | |
| KR101118407B1 (ko) | 테스트 액세스 아키텍처 및 모듈 테스트 방법 | |
| US5631912A (en) | High impedance test mode for JTAG | |
| JPH0450678A (ja) | テスト容易化回路 | |
| US5663966A (en) | System and method for minimizing simultaneous switching during scan-based testing | |
| US6836866B2 (en) | Circuit including a built-in self-test | |
| JPH07151827A (ja) | バウンダリスキャン用回路を具備する半導体集積回路 | |
| US8533548B2 (en) | Wrapper cell for hierarchical system on chip testing | |
| US4829237A (en) | Circuit device having a self-testing function and a testing method thereof | |
| US5363494A (en) | Bus interface circuit for connecting bus lines having different bit ranges | |
| JPH05264667A (ja) | テスト回路 | |
| US5670896A (en) | High speed product term assignment for output enable, clock, inversion and set/reset in a programmable logic device | |
| JPH0696599A (ja) | 半導体集積回路 | |
| US5926519A (en) | Semiconductor integrated circuit including dynamic registers | |
| JP2005505781A (ja) | 複雑な集積回路の自動的なスキャン・ベースのテスト | |
| US5574732A (en) | Test pattern generator | |
| US20040030976A1 (en) | Partial BIST with recording of the connections between individual blocks | |
| JP3782211B2 (ja) | 電子回路装置 | |
| US10747922B1 (en) | Test circuitry with annularly arranged compressor and decompressor elements | |
| US20240241174A1 (en) | Secured scan access for a device including a scan chain |