JPH09139973A - 多重セル通信システムのフレーム同期方法および回路装置 - Google Patents

多重セル通信システムのフレーム同期方法および回路装置

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JPH09139973A
JPH09139973A JP8170176A JP17017696A JPH09139973A JP H09139973 A JPH09139973 A JP H09139973A JP 8170176 A JP8170176 A JP 8170176A JP 17017696 A JP17017696 A JP 17017696A JP H09139973 A JPH09139973 A JP H09139973A
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frame
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sync pulse
frame sync
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JP8170176A
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Heinz Dipl Ing Gontsch
ハインツ・ゴンシュ
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Abstract

(57)【要約】 【課題】 本発明は、複数のサブシステム1, 2で構成さ
れた通信システムにおいて移動無線局のハンドオフを確
実に行うための２つのサブシステム間の情報のデジタル
送信におけるフレーム同期を確実に行う方法を得ること
を目的とする。 【解決手段】 第１のサブシステム1 ではそのサブシス
テム1 のフレーム同期パルスと第２のサブシステム2 か
ら受信されたフレーム同期パルスとの間の第２の時間差
Δt2が決定されて第２のサブシステム2 へ送信され、第
２のサブシステム2 ではそのサブシステム2 のフレーム
同期パルスと、第１のサブシステムから受信されたフレ
ーム同期パルスとの間の第１の時間差Δt1が決定され、
２つのサブシステムの間の信号伝播時間Δｔはそれらの
和Δt1＋Δt2から決定され、第２のサブシステム2 のフ
レーム同期パルスがΔt1とΔｔの差だけ遅延されるステ
ップを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は通信回路網での情報
のデジタル送信期間中にフレームを同期するための方法
および回路に関し、これはしばしば相互に隔てられてい
る幾つかの通信システムから構成されている。
【０００２】
【従来の技術】このような回路網の遠隔システムには通
常、マスターシステムにより必要なクロック信号が与え
られ、従って通信回路網内の個々のシステムはクロック
制御同期で動作することができる。これは送信ラインに
沿って振動伝播時間と、異なった４極子送信により生じ
るクロックオフセットを生成し、これは各システムが有
線端末を含むならば、個々のシステムに影響を及ぼさな
い。しかしより小さい結合サブシステムを具備する他の
通信システムが知られており、文献（G.Siemundによる
“A new generation of telecommunications system ”
47巻（1994年）、ファイル３、158 〜164 頁）に記載さ
れている。必要性に応じて、各サブシステムには異なっ
たインターフェイス回路、例えばＤＥＣＴ標準に応じて
多重セル下部構造を形成するためベース局に接続するた
めのインターフェイス回路と同様に有線端末用のインタ
ーフェイス回路が取付けられることができ、従ってコー
ドレス電話はこの方法で取付けられているサブシステム
にアクセスすることができる。より大きい回路網構造は
幾つかのサブシステムを結合することにより形成され
る。各サブシステムは予め定められた数のユニットを含
んでおり、従って各サブシステムで可能なベース局接続
数は限定される。このタイプの通信システム構造はコー
ドレス端末を有する加入者が、どのサブシステムが彼の
無線セルをその時サービスしているかに関係なく、呼び
を中断せずに電話システムによりサービスされる領域内
で自由に移動できる必要性を達成しなければならない。
【０００３】
【発明が解決しようとする課題】この結果、サブシステ
ムが相互に直接接続されるかまたは専用の接続を通じる
遠隔システムとして配置されるかにかかわらず、第１か
ら第２のサブシステムへ通過されるとき中断されないハ
ンドオフ（セル交換）を確実にするために全てのサブシ
ステムのフレームの同期を達成する作業が必要である。
【０００４】
【課題を解決するための手段】本発明は、互いに離れた
２以上の相互接続されたサブシステムから構成される通
信システムにおいて第１のサブシステムから第２のサブ
システムへ情報をデジタル送信する期間のフレーム同期
方法において、第１のサブシステムにおいて、第１のサ
ブシステムのフレーム同期パルスと、第２のサブシステ
ムから受信されたフレーム同期パルスとの間の第２の時
間差が決定され、第２のサブシステムへ送信され、第２
のサブシステムにおいて、第２のサブシステムのフレー
ム同期パルスと、第１のサブシステムから受信されたフ
レーム同期パルスとの間の第１の時間差が決定され、第
１のサブシステムと第２のサブシステムの間の信号伝播
時間は第１の時間差と第２の時間差の和から決定され、
それに続いて第２のサブシステムのフレーム同期パルス
は第１の時間差と信号伝播時間との間の差に等しい時間
間隔により遅延されるステップを特徴とする。
【０００５】本発明はまた、上記のフレーム同期方法を
行うための回路装置に関し、その回路装置は、第１のサ
ブシステムのフレーム同期パルスと、第２のサブシステ
ムから受信されたフレーム同期パルスとの間の時間差を
決定するため、受信されたクロックはデジタル情報とク
ロックの間の関連を組織するフレーム整列装置の入力へ
供給され、受信フレーム同期パルスが与えられるフレー
ム整列装置の出力は比較装置の第１の入力に接続され、
第１のサブシステムのフレーム同期パルスを伝送するラ
インは比較装置の第２の入力へ接続され、その出力は遅
延回路に接続される出力を有するマイクロコンピュータ
に結合されることを特徴とする。
【０００６】簡単な回路装置で実現されることができる
本発明による方法は異なったサブシステムにおけるフレ
ームオフセットと１つのサブシステムから隣接するサブ
システムにおける信号伝播時間との両者を等しくする。
この方法によって、コード化データの送信に必要とされ
る多重フレーム同期を受けることも可能である。
【０００７】
【発明の実施の形態】本発明を実施形態によって以下説
明する。異なった数の加入者接続のための簡略化してＴ
Ｋシステムと呼ばれる通信システムを提供するため、Ｔ
Ｋシステムの異なった構造段階が図６を参照して簡単に
構成されるサブシステムからモジュール形態で組立てら
れる。
【０００８】図１は第１のサブシステム１と第２のサブ
システム２を具備するＴＫシステムを示している。各サ
ブシステムは予め定められた数の周辺装置を含んでお
り、それらは完全なメッシュ形態で相互接続され、異な
ったインターフェイス回路を含んでいる。本発明の動作
を説明するのに必要な周辺装置をより詳細に識別する。
第１のサブシステム１はインターフェイス回路ＤＥＣＴ
を含んでおり、ベース局ＢＳはコードレス端末によるア
クセスのために設けられており、さらに公共回路網へア
クセスするための１次多重化接続ＰＲＡと、サブシステ
ムの相互接続用の第１のインターフェイス回路ＩＮＴ１
Ａと、中央制御装置ＣＰＵが設けられ、ＣＰＵは第１の
サブシステム１、いわゆるマスターシステムでのみ設け
られ、第１のサブシステム１と第２のサブシステム２の
両者の制御プロセスを支持する。第２のサブシステム２
はベース局ＢＳとのインターフェイス回路ＤＥＣＴと、
公共回路網ＰＥへのアクセス用の１次多重化接続ＰＲＡ
と、第２のインターフェイス回路ＩＮＴ１Ｂを含んでい
る。
【０００９】第１のサブシステム１のクロックは中央制
御装置ＣＰＵのクロック発生器により供給され、第２の
サブシステム２のクロックは公共回路網ＰＥにより供給
される。それらのクロック自身の間に同期が存在する
が、図２および３は第１のサブシステム１の第１のフレ
ーム同期パルスＦＲ１と第２のサブシステム２の第２の
フレーム同期パルスＦＲ２が相互に関してあらゆる時間
位置を有することを示している。信号伝播時間と、第１
のインターフェイス回路ＩＮＴ１Ａと第２のインターフ
ェイス回路ＩＮＴ１Ｂとの間の接続ラインの長さに依存
する大きさにより、遅延時間ΔＴは第１のフレーム同期
パルスＦＲ１と第１のフレーム同期パルスＲＦＲ１との
間で生じ、これは第２のサブシステム２により回復され
る。同一の遅延時間ΔＴは第２のフレーム同期パルスＦ
Ｒ２と第２のフレーム同期パルスＲＦＲ２との間で生
じ、これは第１のサブシステム１により回復される。第
１のサブシステム１では、第１の時間差Δｔ２は、図４
で示されている回路装置により、第１のフレーム同期パ
ルスＦＲ１と回復された第２のフレーム同期パルスＲＦ
Ｒ２との間で測定され、これは第１のインターフェイス
回路ＩＮＴ１Ａに組込まれる。同様に、第２の時間差Δ
ｔ１は、図４で示されている回路装置により、第２のフ
レーム同期パルスＦＲ２と回復された第１のフレーム同
期パルスＲＦＲ１との間で測定され、これも第２のイン
ターフェイス回路ＩＮＴ１Ｂに組込まれる。図４を参照
すると、第１の時間差Δｔ２と第２の時間差Δｔ１は、
２ＭＨｚクロックの０…２５５のステップでマイクロコ
ンピュータ６により測定される。中央制御装置ＣＰＵの
制御下で、第１の時間差Δｔ２は第２のインターフェイ
ス回路ＩＮＴ１Ｂに送信され、従って第１の時間差Δｔ
１と第２の時間差Δｔ２はさらに処理するためそこで得
られる。フレーム同期パルスＦＲ１、ＦＲ２が８ｋＨｚ
クロックを有する場合、次式が図２に適用される。
【００１０】 Δｔ２−ΔＴ＋Δｔ１−ΔＴ＝１２５μｓ Δｔ１＋Δｔ２＝２ΔＴ＋１２５μｓ （１） 図３はΔｔ１＜ΔＴの場合のパルス図を示している。こ
の場合、結果は次式のようになる。
【００１１】 Δｔ２＝ΔＴ−Δｔ１＋ΔＴ Δｔ１＋Δｔ２＝２ΔＴ （２） 図５を参照すると、このようにしてマイクロコンピュー
タ６は第１の時間差Δｔ２と第２の時間差Δｔ１からの
式（１）と（２）により遅延時間ΔＴを決定する。第１
のフレーム同期パルスＦＲ１と第２のフレーム同期パル
スＦＲ２の間のフレーム同期を達成するため、第２のフ
レーム同期パルスＦＲ２は時間間隔ｔｖ＝Δｔ１−ΔＴ
により遅延される。この遅延は図５で示されている回路
装置により生じ、これは第２のインターフェイス回路Ｉ
ＮＴ１Ｂに割当てられる。本発明の方法は遅延時間間隔
ｔｖがサブシステムの間の信号伝播時間ΔＴを考慮する
ことを有効に達成し、従って個々のサブシステム間のラ
イン長にかかわらず、フレーム同期が設定されることが
できる。
【００１２】図４は第１と第２のインターフェイス回路
ＩＮＴ１Ａ、ＩＮＴ１Ｂの回路装置を概略して示してい
る。この回路装置はマイクロコンピュータ６と、特別な
顧客特定Ｃ１インターフェイスモジュール７と、フレー
ム整列装置８と、比較装置９を具備している。サブシス
テムの各周辺インターフェイス回路はサブシステムのイ
ンターフェイス接続へのアクセスを管理するＣ１インタ
ーフェイスモジュール７を含んでおり、これはマイクロ
コンピュータ６により制御される。フレーム整列装置８
は固有のクロックパルスＣＬと、回復されたクロックパ
ルスＲＣＬと、固有のフレーム同期パルスＦＲと、回復
されたフレーム同期パルスＲＦＲを受信されたデータＲ
Ｄと送信されたデータＴＤに対して割当てる。比較装置
９はフレーム同期パルスＦＲと回復されたフレーム同期
パルスＲＦＲとの間の時間差Δｔ、即ち第１のインター
フェイス回路ＩＮＴ１Ａによる第１のサブシステム１の
第１の時間差Δｔ２と、第２のインターフェイス回路Ｉ
ＮＴ１Ｂによる第２のサブシステム２の第２の時間差Δ
ｔ１を測定する。比較装置９は８ビットカウンタを具備
し、これは例えば第１のサブシステム１のフレーム同期
パルスＦＲにより開始される。８ビットカウンタは、例
えば回復されたフレーム同期パルスＲＦＲが第２のサブ
システム２から受信されるまでカウントする。この回復
されたフレーム同期パルスＲＦＲはカウンタを停止し、
カウンタの読取りはメモリに書込まれ、マイクロコンピ
ュータ６により読取られる。第１のサブシステム１の中
央制御装置ＣＰＵの制御下で、第１の時間差Δｔ２は第
２のサブシステム２の第２のインターフェイス回路ＩＮ
Ｔ１Ｂへ送信される。
【００１３】図５で示されているように、フレーム同期
パルスを遅延するための回路装置は第１のサブシステム
にのみ存在し、これはマスターシステム１により制御さ
れる。回路装置は、位相制御ループ10と共に、前述のマ
イクロコンピュータ６と、Ｃ１インターフェイスモジュ
ール７と、電圧制御発振器11と、クロック処理モジュー
ル12と、遅延回路13を具備する。位相制御ループ10と関
連して、電圧制御発振器11はクロック処理モジュール12
により基本クロックＣＬを発生するクロック発生器を構
成し、このクロック処理モジュール12から第２のサブシ
ステム２の第２のフレーム同期パルスＦＲ２が得られ
る。さらに、第１のサブシステム１の第１の時間差Δｔ
２と、第２のサブシステム２の第２の時間差Δｔ１が得
られ、そこから第２のフレーム同期パルスＦＲ２を遅延
する遅延時間間隔ｔｖが式（１）、（２）に応じてマイ
クロコンピュータ６により計算される。遅延時間間隔ｔ
ｖのデジタル値は遅延回路13のレジスタ中に記憶され、
この後にカウンタが続く。第２のフレーム同期パルスＦ
Ｒ２は遅延回路13を初期化し、カウンタは動作を開始
し、遅延時間間隔ｔｖが経過した後にさらに処理するよ
うに遅延された第２のフレーム同期パルスＤＦＲ２を供
給する。
【００１４】図６は大きなＴＫシステムの構成を示し、
これは幾つかのサブシステムを具備しており、コードレ
ス端末の妨害されていないハンドオフの予め必要な事項
を満たさなければならない。中央制御装置ＣＰＵを有す
る第１のサブシステム１は第２のサブシステム２と第３
のサブシステム３を有するいわゆるクラスター構造を形
成する。比較可能な構造は中央制御装置ＣＰＵと第５の
サブシステム５を有する第４のサブシステムにより形成
される。このようなクラスター構造は、専用の接続ＡＢ
Ｃ−Ｆ手段により遠隔システム部分としてシステム全体
へ相互接続されることができる。加入者は自分自身が接
続されるサブシステムを決定することができない。フレ
ーム同期プロセスは前述の方法により第１のサブシステ
ム１から開始しサブシステムからサブシステムへ行われ
る。第１のサブシステム１と第４のサブシステム４との
間のフレーム同期期間中、システムソフトウェアはマス
ター機能を２つのシステムの一方へ割当て、例えば第１
のサブシステム１はマスターシステムとして定められ
る。これはすぐに第１のサブシステム１の制御下で第
１、第２、第３のサブシステム１、２、３に対するフレ
ーム同期を確実にする。
【００１５】第４のサブシステム４による第１のサブシ
ステム１のフレーム同期は同時にまたは第１、第２、第
３のサブシステム１、２、３の同期プロセス後に行われ
る。信号の交換は専用の接続ＡＢＣ−Ｆを通じて行わ
れ、これは第１のサブシステム１の１次多重化接続ＰＲ
Ａ１を第４のサブシステム４の１次多重化接続ＰＲＡ４
に接続する。図１で前述した２つのサブシステムの方法
によると、第１のサブシステム１の１次多重化接続ＰＲ
Ａ１は第１のインターフェイス回路ＩＮＴ１Ａと同一機
能を行い、これは第１の時間差Δｔ２を測定し、第４の
サブシステム４の１次多重化接続ＰＲＡ４は第２のイン
ターフェイス回路ＩＮＴ１Ｂと同一機能を行い、これは
第２の時間差Δｔ１を測定する。第１のサブシステム１
の中央制御装置ＣＰＵの制御下と第４のサブシステム４
の中央制御装置ＣＰＵの制御下で、第１のサブシステム
１の１次多重化接続ＰＲＡ１は第１の時間差Δｔ２をフ
レーム同期パルスを遅延する回路に送信し、これは第４
のサブシステム４の中央制御装置ＣＰＵの一部であり、
この構造は図５で示されている。第４のサブシステム４
の１次多重化接続ＰＲＡ４はまた第４のサブシステム４
の中央制御装置ＣＰＵを介して第２の時間差Δｔ１を、
フレーム同期パルスを遅延する回路へ送信する。ここ
で、図５のユニット６にしたがったマイクロコンピュー
タは必要な遅延時間間隔ｔｖを決定し、フレーム同期パ
ルスは遅延される。
【００１６】第１のサブシステム１との第４のサブシス
テム４のフレーム同期プロセスの終了後、第５のサブシ
ステム５は第４のサブシステム４と同期されることがで
きる。このフレーム同期プロセスは図１乃至５で説明さ
れた方法にしたがって行われる。
【図面の簡単な説明】
【図１】２つのサブシステムを相互接続するための回路
図。
【図２】２つのサブシステムのフレーム同期パルスによ
る第１のパルス図。
【図３】２つのサブシステムのフレーム同期パルスによ
る第２のパルス図。
【図４】２つのフレーム同期パルスを比較するための回
路装置の概略図。
【図５】フレーム同期パルスを遅延するための回路装置
の概略図。
【図６】５つのサブシステムを具備する通信システムの
回路図。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 互いに離れた２以上の相互接続されたサ
    ブシステムから構成される通信システムにおいて第１の
    サブシステムから第２のサブシステムへ情報をデジタル
    送信する期間のフレーム同期方法において、 第１のサブシステムにおいて、第１のサブシステムのフ
    レーム同期パルスと第２のサブシステムから受信された
    フレーム同期パルスとの間の第２の時間差が決定され、
    第２のサブシステムへ送信され、 第２のサブシステムにおいて、第２のサブシステムのフ
    レーム同期パルスと第１のサブシステムから受信された
    フレーム同期パルスとの間の第１の時間差が決定され、
    第１のサブシステムと第２のサブシステムの間の信号伝
    播時間が第１の時間差と第２の時間差の和から決定さ
    れ、それに続いて第２のサブシステムのフレーム同期パ
    ルスが第１の時間差と信号伝播時間との間の差に等しい
    時間間隔により遅延されるステップを特徴とするフレー
    ム同期方法。
  2. 【請求項２】 複数の相互接続されたサブシステムから
    構成される通信システムにおいて、遅延の決定がマスタ
    ーサブシステムから開始してサブシステムからサブシス
    テムへ段階的に行われることを特徴とする請求項１記載
    の方法。
  3. 【請求項３】 第１のサブシステムのフレーム同期パル
    スと、第２のサブシステムから受信されたフレーム同期
    パルスとの間の時間差を決定するため、受信されたクロ
    ックはデジタル情報とクロックの間の関連を組織するフ
    レーム整列装置の入力へ供給され、受信フレーム同期パ
    ルスが与えられるフレーム整列装置の出力は比較装置の
    第１の入力に接続され、第１のサブシステムのフレーム
    同期パルスを伝送するラインは比較装置の第２の入力へ
    接続され、その出力は遅延回路に接続される出力を有す
    るマイクロコンピュータに結合されることを特徴とする
    請求項１記載の方法を行うための回路装置。
JP8170176A 1995-06-28 1996-06-28 多重セル通信システムのフレーム同期方法および回路装置 Pending JPH09139973A (ja)

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DE19523489A DE19523489A1 (de) 1995-06-28 1995-06-28 Verfahren und Schaltungsanordnung zur Synchronisation von Impulsrahmen in multizellularen Telekommunikationsanlagen
DE19523489.8 1995-06-28

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DE (1) DE19523489A1 (ja)
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