JPH09134979A - 集積回路チップモジュール用の電力分配構造及びその製造方法 - Google Patents
集積回路チップモジュール用の電力分配構造及びその製造方法Info
- Publication number
- JPH09134979A JPH09134979A JP8127404A JP12740496A JPH09134979A JP H09134979 A JPH09134979 A JP H09134979A JP 8127404 A JP8127404 A JP 8127404A JP 12740496 A JP12740496 A JP 12740496A JP H09134979 A JPH09134979 A JP H09134979A
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- support base
- layer
- mesa
- mesas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000010409 thin film Substances 0.000 claims abstract description 50
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 238000004377 microelectronic Methods 0.000 claims abstract description 24
- 239000003989 dielectric material Substances 0.000 claims abstract description 17
- 238000005498 polishing Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 52
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 25
- 229910052802 copper Inorganic materials 0.000 claims description 25
- 239000010949 copper Substances 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 239000004642 Polyimide Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- 229920001721 polyimide Polymers 0.000 claims description 13
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 12
- 229910052750 molybdenum Inorganic materials 0.000 claims description 12
- 239000011733 molybdenum Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000654 additive Substances 0.000 claims description 6
- 230000000996 additive effect Effects 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 238000007743 anodising Methods 0.000 claims description 2
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims 4
- 238000007747 plating Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 9
- 230000008901 benefit Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011295 pitch Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000004927 clay Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 201000003373 familial cold autoinflammatory syndrome 3 Diseases 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 235000012773 waffles Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 本発明はマルチチップモジュール用の電力分
配構造とその製造方法の提供を目的とする。 【解決手段】 実質的に単一平面にある導電性上面を有
する多数のメサがその上にパターン状に形成されたベー
スプレートが設けられる。薄い整合的な誘電体層がメサ
及びサポートベースの露出面上に形成され、導電性材料
がメサの間及び周囲を埋める誘電体材料の上に被覆され
る。メサの上面及び導電性材料の上面が実質的に同一平
面にあり誘電体材料によって互いに絶縁されるよう、得
られた構造は研磨によって平坦化処理される。マルチチ
ップモジュール用の多層薄膜構造が電力分配構造上に形
成され、電源及び接地電位が薄膜構造を通る経路を用い
て表面に実装されたマイクロエレクトロニクス部品に供
給される。
配構造とその製造方法の提供を目的とする。 【解決手段】 実質的に単一平面にある導電性上面を有
する多数のメサがその上にパターン状に形成されたベー
スプレートが設けられる。薄い整合的な誘電体層がメサ
及びサポートベースの露出面上に形成され、導電性材料
がメサの間及び周囲を埋める誘電体材料の上に被覆され
る。メサの上面及び導電性材料の上面が実質的に同一平
面にあり誘電体材料によって互いに絶縁されるよう、得
られた構造は研磨によって平坦化処理される。マルチチ
ップモジュール用の多層薄膜構造が電力分配構造上に形
成され、電源及び接地電位が薄膜構造を通る経路を用い
て表面に実装されたマイクロエレクトロニクス部品に供
給される。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路チップのパ
ッケージング技術に係り、特に、シングルチップ及びマ
ルチチップモジュールに実装された集積回路に電力を供
給する構造及びその構造の製造方法とに関する。
ッケージング技術に係り、特に、シングルチップ及びマ
ルチチップモジュールに実装された集積回路に電力を供
給する構造及びその構造の製造方法とに関する。
【０００２】
【従来の技術】集積回路チップのようなマイクロエレク
トロニクスデバイスへの電力分配は、殆どの電子応用に
おいて主要な関心事である。本発明の文脈において特に
関心のある事項は、マルチチップモジュールにパッケー
ジングされた集積回路への電力分配である。
トロニクスデバイスへの電力分配は、殆どの電子応用に
おいて主要な関心事である。本発明の文脈において特に
関心のある事項は、マルチチップモジュールにパッケー
ジングされた集積回路への電力分配である。
【０００３】殆どの電子応用、特に、コンピュータシス
テムにおいて、複数の別々の集積回路（ＩＣ）チップが
種々のシステム機能を行うため使用されている。非常に
小さいＩＣチップは、非常に傷つきやすいチップに損傷
を加えないような態様で、信号、電力及びアース接続を
与えるため“パッケージング”される必要がある。典型
的に、ローエンドの応用の場合、ＩＣチップは、夫々別
個にパッケージングされ、コンピュータのマザーボード
のような基板に接続される。マルチチップモジュール
（ＭＣＭ）は、ＩＣチップの集合が少なくとも１枚の相
互接続された基板に取付けられたパッケージングの形を
なしている。マルチチップモジュールは全体的なシステ
ム性能を幾つかの方法で改良するため使用され：ＩＣチ
ップを収容するため必要とされる全体の空間は著しく削
減され、モジュール内のチップ間の間隔を短縮すること
により、高速のデバイス動作が容易にされ、例えば、電
力消費、相互インダクタンス及び信号伝送遅延は、いず
れも低減される。統合的なＩＣチップ冷却システムのよ
うな付加的な特徴を組み込むようマルチチップモジュー
ルを設計することも可能である。
テムにおいて、複数の別々の集積回路（ＩＣ）チップが
種々のシステム機能を行うため使用されている。非常に
小さいＩＣチップは、非常に傷つきやすいチップに損傷
を加えないような態様で、信号、電力及びアース接続を
与えるため“パッケージング”される必要がある。典型
的に、ローエンドの応用の場合、ＩＣチップは、夫々別
個にパッケージングされ、コンピュータのマザーボード
のような基板に接続される。マルチチップモジュール
（ＭＣＭ）は、ＩＣチップの集合が少なくとも１枚の相
互接続された基板に取付けられたパッケージングの形を
なしている。マルチチップモジュールは全体的なシステ
ム性能を幾つかの方法で改良するため使用され：ＩＣチ
ップを収容するため必要とされる全体の空間は著しく削
減され、モジュール内のチップ間の間隔を短縮すること
により、高速のデバイス動作が容易にされ、例えば、電
力消費、相互インダクタンス及び信号伝送遅延は、いず
れも低減される。統合的なＩＣチップ冷却システムのよ
うな付加的な特徴を組み込むようマルチチップモジュー
ルを設計することも可能である。
【０００４】マルチチップモジュールにおいて、複数の
ＩＣチップは、典型的に、電力を供給し、チップ同士を
相互接続し、チップを外部デバイスに相互接続するため
必要とされる信号線及び電力線を含む多層基板に接続さ
れる。以下、ＩＣチップが実装された基板を“ＭＣＭ基
板”と呼ぶ。ＭＣＭ基板とＩＣチップの間の接続は、直
接に、或いは、中間又は“介挿(interposer)”基板を介
して行われる。必要な数の相互接続を行うため、ＭＣＭ
基板は、一般的に、誘電体材料で隔離された多数のパタ
ーン形成された導電性層を含む。更に、多層構造は容易
にキャパシタ形成の役に立ち、即ち、キャパシタは誘電
体によって隔離された対向する金属層から容易に形成さ
れるので、集積回路の非常に近くにバイパス容量を設け
るため、キャパシタがＭＣＭ内に埋め込まれる。一般的
に言うと、ＭＣＭ基板は、信号及び電圧線と層内の経路
とを形成するため用いられた金属ペーストを含むセラミ
ック層、或いは、銅及びポリイミドのような薄膜材料の
いずれから形成してもよい。両方のタイプの技術を利用
するハイブリッド形ＭＣＭ基板も従来より周知である。
本発明は、特に、相互接続の高密度化が実現可能である
ためより普及し始めている薄膜ＭＣＭ基板と組み合わせ
る際に有用である。
ＩＣチップは、典型的に、電力を供給し、チップ同士を
相互接続し、チップを外部デバイスに相互接続するため
必要とされる信号線及び電力線を含む多層基板に接続さ
れる。以下、ＩＣチップが実装された基板を“ＭＣＭ基
板”と呼ぶ。ＭＣＭ基板とＩＣチップの間の接続は、直
接に、或いは、中間又は“介挿(interposer)”基板を介
して行われる。必要な数の相互接続を行うため、ＭＣＭ
基板は、一般的に、誘電体材料で隔離された多数のパタ
ーン形成された導電性層を含む。更に、多層構造は容易
にキャパシタ形成の役に立ち、即ち、キャパシタは誘電
体によって隔離された対向する金属層から容易に形成さ
れるので、集積回路の非常に近くにバイパス容量を設け
るため、キャパシタがＭＣＭ内に埋め込まれる。一般的
に言うと、ＭＣＭ基板は、信号及び電圧線と層内の経路
とを形成するため用いられた金属ペーストを含むセラミ
ック層、或いは、銅及びポリイミドのような薄膜材料の
いずれから形成してもよい。両方のタイプの技術を利用
するハイブリッド形ＭＣＭ基板も従来より周知である。
本発明は、特に、相互接続の高密度化が実現可能である
ためより普及し始めている薄膜ＭＣＭ基板と組み合わせ
る際に有用である。
【０００５】性能の向上にもかかわらず、従来のマルチ
チップモジュールは、システムの性能を制限する幾つか
の素子を含んでいる。通常のマルチチップモジュールに
関する一つの重要な問題は、チップからチップへ信号を
伝搬するため利用された同一の積層薄膜構造を通る低イ
ンピーダンスの電力線の配線である。最近の高密度ＭＣ
Ｍ基板は、通常、相対的に厚い、剛性のあるベース基板
上に１層ずつ構築された多層薄膜構造からなる。典型的
な薄膜構造は、銅とポリイミドの層を挟み込むことによ
り構成される。薄膜構造を構成するため使用された技術
と、典型的に使用される金属層の数とに起因して、金属
層を比較的薄くすることが必要になる。しかし、薄い金
属層は、薄膜層が電力をＩＣチップに供給するため使用
されるとき、不所望のノイズ、電圧損失、及び、過大な
熱エネルギーの発生を生じる比較的高いインピーダンス
を有する。層の厚さを増やすことなくインピーダンスを
減少させる一つの方法である層数の削減によって、モジ
ュールの製造歩留りが減少する。
チップモジュールは、システムの性能を制限する幾つか
の素子を含んでいる。通常のマルチチップモジュールに
関する一つの重要な問題は、チップからチップへ信号を
伝搬するため利用された同一の積層薄膜構造を通る低イ
ンピーダンスの電力線の配線である。最近の高密度ＭＣ
Ｍ基板は、通常、相対的に厚い、剛性のあるベース基板
上に１層ずつ構築された多層薄膜構造からなる。典型的
な薄膜構造は、銅とポリイミドの層を挟み込むことによ
り構成される。薄膜構造を構成するため使用された技術
と、典型的に使用される金属層の数とに起因して、金属
層を比較的薄くすることが必要になる。しかし、薄い金
属層は、薄膜層が電力をＩＣチップに供給するため使用
されるとき、不所望のノイズ、電圧損失、及び、過大な
熱エネルギーの発生を生じる比較的高いインピーダンス
を有する。層の厚さを増やすことなくインピーダンスを
減少させる一つの方法である層数の削減によって、モジ
ュールの製造歩留りが減少する。
【０００６】
【発明が解決しようとする課題】製造の歩留りは、複雑
なマルチチップモジュールを設計及び構築する際に重要
な関心事である。殆どの設計において、モジュールの何
れかの個々の構成部品の故障により、モジュール全体が
使用できなくなる。ＭＣＭ基板の製造歩留りは、構造内
の層の数に直接関係し、特に、埋め込まれたバイパスキ
ャパシタの形成に関係している。かかるキャパシタは、
特に、キャパシタ極板を隔離するため使用された誘電体
の小さい欠損及び厚さに起因して破壊されやすい。
なマルチチップモジュールを設計及び構築する際に重要
な関心事である。殆どの設計において、モジュールの何
れかの個々の構成部品の故障により、モジュール全体が
使用できなくなる。ＭＣＭ基板の製造歩留りは、構造内
の層の数に直接関係し、特に、埋め込まれたバイパスキ
ャパシタの形成に関係している。かかるキャパシタは、
特に、キャパシタ極板を隔離するため使用された誘電体
の小さい欠損及び厚さに起因して破壊されやすい。
【０００７】従って、本発明の第１の目的は、チップ基
板に実装されたマイクロエレクトロニクス部品用の従来
よりも改良された電力分配システムの構造及びその製造
方法を提供することである。本発明の他の目的は、多層
基板に実装されたマイクロエレクトロニクス部品への信
号及び電力線の配線を改良することである。
板に実装されたマイクロエレクトロニクス部品用の従来
よりも改良された電力分配システムの構造及びその製造
方法を提供することである。本発明の他の目的は、多層
基板に実装されたマイクロエレクトロニクス部品への信
号及び電力線の配線を改良することである。
【０００８】本発明の別の目的は、多層基板に実装され
たマイクロエレクトロニクス部品に電力を分配する改良
された低インピーダンス手段を提供することである。本
発明の別の目的は、熱的な循環が加えられた際に、得ら
れた基板組立体の内部応力が最小限に抑えられる多層マ
イクロエレクトロニクスデバイスの構造及びその製造方
法を提供することである。
たマイクロエレクトロニクス部品に電力を分配する改良
された低インピーダンス手段を提供することである。本
発明の別の目的は、熱的な循環が加えられた際に、得ら
れた基板組立体の内部応力が最小限に抑えられる多層マ
イクロエレクトロニクスデバイスの構造及びその製造方
法を提供することである。
【０００９】本発明の別の目的は、チップ基板上に実装
された集積回路チップの近くに配設された信頼性のある
バイパス容量を提供することである。本発明の更に別の
目的は、基板の最終組立の前に個々の部品を予め試験
し、少なくとも幾つかの部品を修理し得るように、非常
にモジュール性のある基板の構造及びその製造方法を提
供することである。
された集積回路チップの近くに配設された信頼性のある
バイパス容量を提供することである。本発明の更に別の
目的は、基板の最終組立の前に個々の部品を予め試験
し、少なくとも幾つかの部品を修理し得るように、非常
にモジュール性のある基板の構造及びその製造方法を提
供することである。
【００１０】
【課題を解決するための手段】本発明は、現在入手可能
な基板構造の上記制限を解決し、かつ、添付図面及び特
許請求の範囲の記載と共に本発明の詳細な説明を読むこ
とによって当業者には明らかな付加的な利点が得られ
る、マルチチップモジュールのような基板に実装された
マイクロエレクトロニクス部品用の電力分配基板及びそ
の電力分配基板の製造方法とを提供する。
な基板構造の上記制限を解決し、かつ、添付図面及び特
許請求の範囲の記載と共に本発明の詳細な説明を読むこ
とによって当業者には明らかな付加的な利点が得られ
る、マルチチップモジュールのような基板に実装された
マイクロエレクトロニクス部品用の電力分配基板及びそ
の電力分配基板の製造方法とを提供する。
【００１１】本発明の一実施例による基板に実装された
マイクロエレクトロニクスデバイス用の電力分配システ
ムの製造方法は、上に形成された複数のメサを有するサ
ポートベースであって、複数のメサ及びサポートベース
の露出した表面は導電性であるサポートベースを設ける
段階と；薄い整合的(conformal) な誘電体層をメサ及び
サポートベースの露出した表面の上に形成する段階と；
導電性材料を誘電体層の上に被覆する段階と；メサの上
面及び導電性層の上面が実質的に一つの平面にあり、か
つ、誘電体材料によって互いに電気的に絶縁されるよ
う、得られた構造を平坦化処理する段階とからなる。
マイクロエレクトロニクスデバイス用の電力分配システ
ムの製造方法は、上に形成された複数のメサを有するサ
ポートベースであって、複数のメサ及びサポートベース
の露出した表面は導電性であるサポートベースを設ける
段階と；薄い整合的(conformal) な誘電体層をメサ及び
サポートベースの露出した表面の上に形成する段階と；
導電性材料を誘電体層の上に被覆する段階と；メサの上
面及び導電性層の上面が実質的に一つの平面にあり、か
つ、誘電体材料によって互いに電気的に絶縁されるよ
う、得られた構造を平坦化処理する段階とからなる。
【００１２】好ましい一実施例において、基板は、ＭＣ
Ｍ基板又は高密度シングルチップ担体の何れかであり、
平坦化処理されたサポートベースの上に形成された多層
薄膜構造を有する。他の実施例において、本発明の構造
は、複数の窪みがその中に形成された導電性層を有する
第１のサポートプレートを設け；サポートプレートの導
電性表面を薄い整合的な誘電体材料の層で被覆し；第１
のサポートプレートと対になる導電性表面を有する第２
のプレートを設け；サンドイッチ構造を形成するため第
２のプレートが第１のプレート内に入れ子状に収まるよ
う第２のプレートを第１のプレート上に取付け；誘電体
層によって分離された連続した電気的に絶縁された導電
性領域を有する略平面状の区域が残りの表面上に形成さ
れようにサンドイッチ構造の一部を取り除くことにより
形成される。
Ｍ基板又は高密度シングルチップ担体の何れかであり、
平坦化処理されたサポートベースの上に形成された多層
薄膜構造を有する。他の実施例において、本発明の構造
は、複数の窪みがその中に形成された導電性層を有する
第１のサポートプレートを設け；サポートプレートの導
電性表面を薄い整合的な誘電体材料の層で被覆し；第１
のサポートプレートと対になる導電性表面を有する第２
のプレートを設け；サンドイッチ構造を形成するため第
２のプレートが第１のプレート内に入れ子状に収まるよ
う第２のプレートを第１のプレート上に取付け；誘電体
層によって分離された連続した電気的に絶縁された導電
性領域を有する略平面状の区域が残りの表面上に形成さ
れようにサンドイッチ構造の一部を取り除くことにより
形成される。
【００１３】本発明による構造は、導電性上面を有する
略平面状のサポートベースと；サポートベース上に置か
れ、その先端が露出し、実質的に同一平面であり、導電
性材料から作られ、サポートベースの導電性上面に電気
接続されている複数のメサと；厚さがメサの高さよりも
実質的に薄い、メサの間及び周辺でメサの側壁及びサポ
ートベースの表面を被う誘電体層と；メサの先端と実質
的に同一平面であり、かつ、誘電体材料によってメサか
ら電気的に絶縁された平面状の上面を有する、メサの間
及び周辺の領域で誘電体層の上に置かれた導電性層とか
らなるマイクロエレクトロニクス部品を実装する基板に
よって構成される。
略平面状のサポートベースと；サポートベース上に置か
れ、その先端が露出し、実質的に同一平面であり、導電
性材料から作られ、サポートベースの導電性上面に電気
接続されている複数のメサと；厚さがメサの高さよりも
実質的に薄い、メサの間及び周辺でメサの側壁及びサポ
ートベースの表面を被う誘電体層と；メサの先端と実質
的に同一平面であり、かつ、誘電体材料によってメサか
ら電気的に絶縁された平面状の上面を有する、メサの間
及び周辺の領域で誘電体層の上に置かれた導電性層とか
らなるマイクロエレクトロニクス部品を実装する基板に
よって構成される。
【００１４】
【発明の実施の形態】本発明の好ましい一実施例のチッ
プ基板は、比較的厚い剛性のあるサポートベース上に形
成された多層薄膜構造からなるタイプのチップ基板であ
る。マルチチップモジュールに使用される銅／ポリイミ
ド構造のような薄膜構造は、非常に薄いので自重を支え
ることができない。従って、かかる構造は、剛性のある
基板又はサポートベースの上に形成される。従来技術の
構造において、サポートベースは、完全に受動性である
か、或いは、基板上に平行な面に形成された少なくとも
一つの比較的厚い電源層を含み、電力がサポートベース
の表面に延在する小径の経路によってサポートベースの
上又は内部の導電性層から薄膜構造に供給される。本発
明の開示の目的のため、“サポートベース”という用語
は、厚いベース基板だけではなく、そこに形成されたあ
らゆる電源層を含むことを理解する必要がある。
プ基板は、比較的厚い剛性のあるサポートベース上に形
成された多層薄膜構造からなるタイプのチップ基板であ
る。マルチチップモジュールに使用される銅／ポリイミ
ド構造のような薄膜構造は、非常に薄いので自重を支え
ることができない。従って、かかる構造は、剛性のある
基板又はサポートベースの上に形成される。従来技術の
構造において、サポートベースは、完全に受動性である
か、或いは、基板上に平行な面に形成された少なくとも
一つの比較的厚い電源層を含み、電力がサポートベース
の表面に延在する小径の経路によってサポートベースの
上又は内部の導電性層から薄膜構造に供給される。本発
明の開示の目的のため、“サポートベース”という用語
は、厚いベース基板だけではなく、そこに形成されたあ
らゆる電源層を含むことを理解する必要がある。
【００１５】従来技術と比べて、本発明のサポートベー
スは、平面状の導電性上面を有し、複数の電気的に絶縁
された“島”がサポートベースの上面の実質的な部分に
分布している。使用中、この島は、上面の残りの部分と
は異なる電位に維持される。好ましくは、サポートベー
スの上面の上のあらゆる場所で接地電位又は電源電圧ま
での距離が比較的短くなるよう、上記島は多数個あり、
規則的なパターンで配列されている。
スは、平面状の導電性上面を有し、複数の電気的に絶縁
された“島”がサポートベースの上面の実質的な部分に
分布している。使用中、この島は、上面の残りの部分と
は異なる電位に維持される。好ましくは、サポートベー
スの上面の上のあらゆる場所で接地電位又は電源電圧ま
での距離が比較的短くなるよう、上記島は多数個あり、
規則的なパターンで配列されている。
【００１６】添付図面、特に、図１の（Ａ）及び（Ｂ）
を参照するに、本発明の電力分配構造５の実施例の平面
図が夫々示されている。電力分配構造５は、図２及び図
３に示されているように、ベースプレート１２の上部に
形成されている。以下、電力分配構造５という場合、ベ
ースプレート１２が含まれている。一般的に、電力分配
構造の表面は、島とも呼ばれる複数の導電性領域１４か
らなり、導電性領域１４は、導電性表面２４によって取
り囲まれ、誘電体２２によって導電性表面２４から電気
的に絶縁されている。以下に説明するように、導電性の
島１４は、本発明の電力分配構造の製造の中間段階の
間、“メサ”とも呼ばれる。図１の（Ａ）及び（Ｂ）に
示したように、電力分配構造５の上面は、島１４の上面
及び周囲の導電性材料２４の上面を含み、一つの平面上
にある。
を参照するに、本発明の電力分配構造５の実施例の平面
図が夫々示されている。電力分配構造５は、図２及び図
３に示されているように、ベースプレート１２の上部に
形成されている。以下、電力分配構造５という場合、ベ
ースプレート１２が含まれている。一般的に、電力分配
構造の表面は、島とも呼ばれる複数の導電性領域１４か
らなり、導電性領域１４は、導電性表面２４によって取
り囲まれ、誘電体２２によって導電性表面２４から電気
的に絶縁されている。以下に説明するように、導電性の
島１４は、本発明の電力分配構造の製造の中間段階の
間、“メサ”とも呼ばれる。図１の（Ａ）及び（Ｂ）に
示したように、電力分配構造５の上面は、島１４の上面
及び周囲の導電性材料２４の上面を含み、一つの平面上
にある。
【００１７】以下に説明するように、図２及び図３に示
された多層薄膜構造３０は、電力分配構造５の上部に形
成される。図１の（Ａ）及び（Ｂ）に示したように、導
電性の島１４は、好ましくは、多数個有り、格子状パタ
ーンのような規則的なパターンに配列されている。かか
る方法で配置された場合、上に重なる薄膜構造のあらゆ
る場所は、電力の供給源又は接地電位の近くに置かれ
る。このような構成によって、電力分配構造の接地又は
電圧電位と、薄膜構造３０に実装されたＩＣチップのよ
うなマイクロエレクトロニクス部品の間で比較的短い導
電性パスを使用し得るようになる。
された多層薄膜構造３０は、電力分配構造５の上部に形
成される。図１の（Ａ）及び（Ｂ）に示したように、導
電性の島１４は、好ましくは、多数個有り、格子状パタ
ーンのような規則的なパターンに配列されている。かか
る方法で配置された場合、上に重なる薄膜構造のあらゆ
る場所は、電力の供給源又は接地電位の近くに置かれ
る。このような構成によって、電力分配構造の接地又は
電圧電位と、薄膜構造３０に実装されたＩＣチップのよ
うなマイクロエレクトロニクス部品の間で比較的短い導
電性パスを使用し得るようになる。
【００１８】図１の（Ａ）の実施例の導電性の島１４は
略円形状であるが、同図の（Ｂ）の実施例の導電性の島
１４は略正方形又は矩形状である。上記島の形状はより
複雑な多角形のような他の形状でもよく、かかる他の形
状の島も本発明の範囲内にあることは、当業者によって
認められる。本発明によれば、図１の（Ａ）に示したよ
うに、約３０μｍの径を有し、略１５０乃至３００μｍ
のピッチ、即ち、隣接する島の中心間距離を有する規則
的な格子状に配置された円形状の島の方が好んで用いら
れる。勿論、ピッチは応用に従って変わる。本発明の一
面によれば、電力分配構造の表面上の島の密度が高いの
で、上に重なる薄膜構造の中又は上のあらゆる場所が電
源又は接地に近づく。上記本発明の一面は、ピッチが約
５００μｍよりも小さいとき、最も良く実現される。本
発明のメサの好ましい実施例の径は、好ましくは約３０
μｍであるが、実際の寸法は具体的な要求によって定め
られる。ある場合には、径を約２０μｍ以下に縮小し、
他の場合には、径を１５０μｍと同じ大きさにしてもよ
い。
略円形状であるが、同図の（Ｂ）の実施例の導電性の島
１４は略正方形又は矩形状である。上記島の形状はより
複雑な多角形のような他の形状でもよく、かかる他の形
状の島も本発明の範囲内にあることは、当業者によって
認められる。本発明によれば、図１の（Ａ）に示したよ
うに、約３０μｍの径を有し、略１５０乃至３００μｍ
のピッチ、即ち、隣接する島の中心間距離を有する規則
的な格子状に配置された円形状の島の方が好んで用いら
れる。勿論、ピッチは応用に従って変わる。本発明の一
面によれば、電力分配構造の表面上の島の密度が高いの
で、上に重なる薄膜構造の中又は上のあらゆる場所が電
源又は接地に近づく。上記本発明の一面は、ピッチが約
５００μｍよりも小さいとき、最も良く実現される。本
発明のメサの好ましい実施例の径は、好ましくは約３０
μｍであるが、実際の寸法は具体的な要求によって定め
られる。ある場合には、径を約２０μｍ以下に縮小し、
他の場合には、径を１５０μｍと同じ大きさにしてもよ
い。
【００１９】図２及び図３を参照すると、本発明の電力
分配構造５を組み込むマルチチップモジュール１０の実
施例の断面図が夫々表わされている。図２の実施例は、
図１の（Ａ）の線２Ａ−２Ａによる断面図であり、一
方、図３の実施例は、図１の（Ｂ）の線２Ｂ−２Ｂによ
る断面図である。３本のメサが図１の（Ａ）及び（Ｂ）
の視線に沿って表わされているが、簡単のため、図２及
び図３には２本のメサしか示されていない。例示の目的
のため、図２の実施例は、モリブデンのような導電性材
料から作られたベースプレート１２を利用し、一方、図
３の実施例は、ドープされていないシリコンのような誘
電体材料から作られたベースプレート１２’を利用す
る。ベースプレートに対する別の材料の選択を以下に説
明する。全体的に、ベースプレート１２は、引き続く処
理のため十分な剛性が得られるように十分に厚くする必
要がある。一実施例において、ベースプレート１２は、
略６５０μｍの厚さである。簡単のため、図面は実際の
縮尺通りではなく、本発明の理解に必要ではないある種
の周知の特徴は省略して描かれていることが、当業者に
よって認められる。
分配構造５を組み込むマルチチップモジュール１０の実
施例の断面図が夫々表わされている。図２の実施例は、
図１の（Ａ）の線２Ａ−２Ａによる断面図であり、一
方、図３の実施例は、図１の（Ｂ）の線２Ｂ−２Ｂによ
る断面図である。３本のメサが図１の（Ａ）及び（Ｂ）
の視線に沿って表わされているが、簡単のため、図２及
び図３には２本のメサしか示されていない。例示の目的
のため、図２の実施例は、モリブデンのような導電性材
料から作られたベースプレート１２を利用し、一方、図
３の実施例は、ドープされていないシリコンのような誘
電体材料から作られたベースプレート１２’を利用す
る。ベースプレートに対する別の材料の選択を以下に説
明する。全体的に、ベースプレート１２は、引き続く処
理のため十分な剛性が得られるように十分に厚くする必
要がある。一実施例において、ベースプレート１２は、
略６５０μｍの厚さである。簡単のため、図面は実際の
縮尺通りではなく、本発明の理解に必要ではないある種
の周知の特徴は省略して描かれていることが、当業者に
よって認められる。
【００２０】好ましい実施例において、電力分配構造５
はベースプレート１２上に形成され、多層薄膜構造３０
は電力分配構造の上部に形成されている。薄膜構造３０
は、好ましくは、従来技術において周知の如く、複数の
挟み込まれ、パターン形成された銅とポリイミドの層か
らなる。ＩＣチップのようなマイクロエレクトロニクス
部品は薄膜構造に実装される。図２及び図３には、上記
ＩＣチップ５０の中の一つが表わされているが、好まし
い実施例において、最終的な構造は、複数のＩＣチップ
又は他のマイクロエレクトロニクス部品を実装するＭＣ
Ｍからなる。
はベースプレート１２上に形成され、多層薄膜構造３０
は電力分配構造の上部に形成されている。薄膜構造３０
は、好ましくは、従来技術において周知の如く、複数の
挟み込まれ、パターン形成された銅とポリイミドの層か
らなる。ＩＣチップのようなマイクロエレクトロニクス
部品は薄膜構造に実装される。図２及び図３には、上記
ＩＣチップ５０の中の一つが表わされているが、好まし
い実施例において、最終的な構造は、複数のＩＣチップ
又は他のマイクロエレクトロニクス部品を実装するＭＣ
Ｍからなる。
【００２１】図２の好ましい実施例においてモリブデン
のベースプレートが使用されているが、他の導電性又は
誘電体材料をベースプレートに使用してもよい。ベース
プレート１２は、組立体が熱的に循環させられたとき増
加する応力を最小限に抑えるため、薄膜構造及び薄膜構
造に実装されたマイクロエレクトロニクス部品（例え
ば、ＩＣチップ）の熱膨張率（“ＣＴＥ”）と非常に適
合する熱膨張率を有することが一般的に好ましい。一
方、熱膨張率を適合させることが重要ではないような状
況が許されるならば、ベースプレート１２は、高導電性
の利点を有する銅から製造してもよい。
のベースプレートが使用されているが、他の導電性又は
誘電体材料をベースプレートに使用してもよい。ベース
プレート１２は、組立体が熱的に循環させられたとき増
加する応力を最小限に抑えるため、薄膜構造及び薄膜構
造に実装されたマイクロエレクトロニクス部品（例え
ば、ＩＣチップ）の熱膨張率（“ＣＴＥ”）と非常に適
合する熱膨張率を有することが一般的に好ましい。一
方、熱膨張率を適合させることが重要ではないような状
況が許されるならば、ベースプレート１２は、高導電性
の利点を有する銅から製造してもよい。
【００２２】更に工夫された実施例の場合、ベースプレ
ート１２は、例えば、上面及び下面に薄い銅の層が形成
された比較的厚いモリブデンの層からなるサンドイッチ
構造によって構成される。上記構造において、適当な厚
さの銅及びモリブデンの層を選択することにより、ＩＣ
チップの熱膨張率と非常に適合した熱膨張率を備えたコ
ンポジット基板を形成することが可能になる。銅／モリ
ブデン／銅からなる一つの例示的なサポートベースは、
図６に示されているように、非常に低いバルク抵抗率
（例えば、１．６乃至２．２５μΩ・ｃｍ）を有する高
い導電性金属である銅の層２０、２１の間に小さい熱膨
張率（例えば、５ｐｐｍ／°Ｃ）を有する厚いモリブデ
ンの層１６からなる。上記の如く、コンポジット構造内
の個々の層の厚さの割合は、マルチチップモジュールの
ＩＣを構成する材料の熱膨張率と理想的に適合する熱膨
張率が得られるよう選択することが好ましい。コンポジ
ットサポートベースの一例において、銅の層２０、２１
は、２０乃至４０μｍの厚さを有し、モリブデンの層１
６は６５０μｍの厚さを有する。
ート１２は、例えば、上面及び下面に薄い銅の層が形成
された比較的厚いモリブデンの層からなるサンドイッチ
構造によって構成される。上記構造において、適当な厚
さの銅及びモリブデンの層を選択することにより、ＩＣ
チップの熱膨張率と非常に適合した熱膨張率を備えたコ
ンポジット基板を形成することが可能になる。銅／モリ
ブデン／銅からなる一つの例示的なサポートベースは、
図６に示されているように、非常に低いバルク抵抗率
（例えば、１．６乃至２．２５μΩ・ｃｍ）を有する高
い導電性金属である銅の層２０、２１の間に小さい熱膨
張率（例えば、５ｐｐｍ／°Ｃ）を有する厚いモリブデ
ンの層１６からなる。上記の如く、コンポジット構造内
の個々の層の厚さの割合は、マルチチップモジュールの
ＩＣを構成する材料の熱膨張率と理想的に適合する熱膨
張率が得られるよう選択することが好ましい。コンポジ
ットサポートベースの一例において、銅の層２０、２１
は、２０乃至４０μｍの厚さを有し、モリブデンの層１
６は６５０μｍの厚さを有する。
【００２３】ベースプレートが誘電体、或いは、十分な
導電性のない材料である場合、図３に示したように、電
力分配構造５の残りの部分の製造の前に、導電性層２０
がその上に形成される。サポートベース１２’の適当な
誘電体材料には、シリコン、窒化モリブデン、又は、窒
化アルミニウムが含まれる。銅は導電性層２０として好
ましい。層２０は略２０乃至３０μｍの最小の厚さを有
する必要がある。ベースプレートの高導電性の上部層２
０に対する他の適当な材料には、銀、金及びニッケルが
含まれる。
導電性のない材料である場合、図３に示したように、電
力分配構造５の残りの部分の製造の前に、導電性層２０
がその上に形成される。サポートベース１２’の適当な
誘電体材料には、シリコン、窒化モリブデン、又は、窒
化アルミニウムが含まれる。銅は導電性層２０として好
ましい。層２０は略２０乃至３０μｍの最小の厚さを有
する必要がある。ベースプレートの高導電性の上部層２
０に対する他の適当な材料には、銀、金及びニッケルが
含まれる。
【００２４】図２に示す如く、導電性ベースプレートの
使用によって、導電性層を被覆する必要性が除かれる利
点が得られる。一方、図３に示したように、シリコンの
ような非導電性材料から作られたベースプレートの使用
には、取扱が容易であり（シリコンに関係した処理技術
は非常に高度に開発されている）、かつ、ＭＣＭに実装
されたシリコン製のＩＣチップの熱伝導率とのより良い
適合が潜在的に得られる利点がある。本発明と共に用い
る材料の幾つかの例を示しているが、上記例の一覧は網
羅的ではなく、多数の他の材料を使用できることが当業
者によって認められるであろう。
使用によって、導電性層を被覆する必要性が除かれる利
点が得られる。一方、図３に示したように、シリコンの
ような非導電性材料から作られたベースプレートの使用
には、取扱が容易であり（シリコンに関係した処理技術
は非常に高度に開発されている）、かつ、ＭＣＭに実装
されたシリコン製のＩＣチップの熱伝導率とのより良い
適合が潜在的に得られる利点がある。本発明と共に用い
る材料の幾つかの例を示しているが、上記例の一覧は網
羅的ではなく、多数の他の材料を使用できることが当業
者によって認められるであろう。
【００２５】誘電体層２２に好ましい材料は、ポリイミ
ド又は種々の他の有機誘電体、５酸化タンタル（Ｔａ2
Ｏ5 ）、或いは、粘着ガラスである。上記好ましい実施
例によれば、誘電体層２２は、略１０μｍの厚さを有す
る。この厚さは、ピンホール又はその他の欠陥に起因し
た導電性層１４と２４の間の短絡を防止するのに十分な
厚さであるが、未だ十分に薄いので上記層の間に実質的
なバイパス容量を形成し得ることが分かった。十分に薄
い欠陥のない層に被覆され、上に重なる薄膜構造内のポ
リイミド層の次の処理の間に使用される温度循環に耐え
るべく略４００°Ｃまで熱的安定性を有する全ての他の
誘電体材料を使用することができる。ポリイミドが薄膜
構造に使用されないか、或いは、ポリイミドを硬化させ
るため低温処理が使用された場合、誘電体層２２に対す
る温度の要求条件は低減される。或いは、ベース１２及
びメサ１４の露出した表面が陽極酸化可能な金属である
場合、又は、最初にタンタルのような陽極酸化可能な薄
膜で被覆されている場合、その上に誘電体層２２を陽極
酸化処理によって形成することが可能である。誘電体層
２２は、良好な粘着特性を有し（例えは、９０°Ｃの剥
離テストにより粘着強度の測定量が４０ｇ／ｍｍを上回
り、或いは、ラップのシーア１ｋｇ／ｍｍ2よりも大き
い）、ベースプレートに使用された材料の熱膨張率と非
常に適合する熱膨張率を有することが必要である。
ド又は種々の他の有機誘電体、５酸化タンタル（Ｔａ2
Ｏ5 ）、或いは、粘着ガラスである。上記好ましい実施
例によれば、誘電体層２２は、略１０μｍの厚さを有す
る。この厚さは、ピンホール又はその他の欠陥に起因し
た導電性層１４と２４の間の短絡を防止するのに十分な
厚さであるが、未だ十分に薄いので上記層の間に実質的
なバイパス容量を形成し得ることが分かった。十分に薄
い欠陥のない層に被覆され、上に重なる薄膜構造内のポ
リイミド層の次の処理の間に使用される温度循環に耐え
るべく略４００°Ｃまで熱的安定性を有する全ての他の
誘電体材料を使用することができる。ポリイミドが薄膜
構造に使用されないか、或いは、ポリイミドを硬化させ
るため低温処理が使用された場合、誘電体層２２に対す
る温度の要求条件は低減される。或いは、ベース１２及
びメサ１４の露出した表面が陽極酸化可能な金属である
場合、又は、最初にタンタルのような陽極酸化可能な薄
膜で被覆されている場合、その上に誘電体層２２を陽極
酸化処理によって形成することが可能である。誘電体層
２２は、良好な粘着特性を有し（例えは、９０°Ｃの剥
離テストにより粘着強度の測定量が４０ｇ／ｍｍを上回
り、或いは、ラップのシーア１ｋｇ／ｍｍ2よりも大き
い）、ベースプレートに使用された材料の熱膨張率と非
常に適合する熱膨張率を有することが必要である。
【００２６】誘電体層２２の上にある導電性層２４は、
メサ２４を取り囲む領域を充填し、本発明の電力分配シ
ステムの主電力面としての機能を行う。導電性層２４の
適当な厚さは、マルチチップモジュールシステムの設計
によって得られた直流電圧降下によって決まる。上記好
ましい実施例において、導電性層２４は、略２０乃至３
０μｍの厚さの銅である。当業者において明らかなよう
に、誘電体層２２の許容可能な厚さと共に、導電性層２
４の必要とされる厚さは、メサの必要な高さを制御す
る。
メサ２４を取り囲む領域を充填し、本発明の電力分配シ
ステムの主電力面としての機能を行う。導電性層２４の
適当な厚さは、マルチチップモジュールシステムの設計
によって得られた直流電圧降下によって決まる。上記好
ましい実施例において、導電性層２４は、略２０乃至３
０μｍの厚さの銅である。当業者において明らかなよう
に、誘電体層２２の許容可能な厚さと共に、導電性層２
４の必要とされる厚さは、メサの必要な高さを制御す
る。
【００２７】より改良された実施例において、導電性層
２４に使用された材料の熱伝導率は、応力を最小限に抑
えるため接地面１４の熱伝導率と非常に適合する必要が
ある。ベースプレート１２と、誘電体層２２と、導電性
層２４の材料を適当に選択することにより、電力分配構
造５と、上に重なる薄膜構造３０と、ＩＣ５０の間の熱
応力及び関係した応力を最小限に抑えることが可能であ
る。
２４に使用された材料の熱伝導率は、応力を最小限に抑
えるため接地面１４の熱伝導率と非常に適合する必要が
ある。ベースプレート１２と、誘電体層２２と、導電性
層２４の材料を適当に選択することにより、電力分配構
造５と、上に重なる薄膜構造３０と、ＩＣ５０の間の熱
応力及び関係した応力を最小限に抑えることが可能であ
る。
【００２８】誘電体層２２によって導電性層２４から全
部が分離されたメサ又は島１４を上に有するベースプレ
ート１２（及び、適用可能な場合には、導電性層２０）
は、本発明の電力分配構造５を形成する。この構造によ
れば、従来技術の方法と比べて、サポートベースと電源
バスの両方にベースプレートを利用することにより寸法
の縮小が行われる利点がある。上記構造は、導電性層２
４とベースプレート１２（又は、可能であれば、導電性
層２０）の間の大きい対向した表面領域によって本質的
に生成された一体的な減結合キャパシタを更に形成す
る。当業者は、高速ＩＣチップの直ぐ近くに適当なバイ
パス容量を保持する必要性を容易に認める。上記構造の
容量は、誘電体層２２をできる限り薄くすることにより
最大限に大きくすることが可能である。
部が分離されたメサ又は島１４を上に有するベースプレ
ート１２（及び、適用可能な場合には、導電性層２０）
は、本発明の電力分配構造５を形成する。この構造によ
れば、従来技術の方法と比べて、サポートベースと電源
バスの両方にベースプレートを利用することにより寸法
の縮小が行われる利点がある。上記構造は、導電性層２
４とベースプレート１２（又は、可能であれば、導電性
層２０）の間の大きい対向した表面領域によって本質的
に生成された一体的な減結合キャパシタを更に形成す
る。当業者は、高速ＩＣチップの直ぐ近くに適当なバイ
パス容量を保持する必要性を容易に認める。上記構造の
容量は、誘電体層２２をできる限り薄くすることにより
最大限に大きくすることが可能である。
【００２９】随意に付加的な層を電力配分構造に追加し
てもよい。例えば、種々の材料が層間の粘着力を増強
し、或いは、熱応力を軽減する補助のため使用される。
例えば、シリコンベースプレートと上に重なる銅の層の
間、又は、銅の層と誘電体層の間の粘着層としてクロム
を用いてもよい。図には、電源電圧を分配する導電性層
２４は１層だけしか表わされていないが、以下に説明す
る課題の構造を製造する方法によれば、要望に応じて多
数の電圧供給層を隣接する領域に形成することが可能で
ある。多数の電圧の供給によって、モジュールは多数の
電圧をモジュール上にパッケージングされたマイクロエ
レクトロニクス部品に与えることが可能になる。
てもよい。例えば、種々の材料が層間の粘着力を増強
し、或いは、熱応力を軽減する補助のため使用される。
例えば、シリコンベースプレートと上に重なる銅の層の
間、又は、銅の層と誘電体層の間の粘着層としてクロム
を用いてもよい。図には、電源電圧を分配する導電性層
２４は１層だけしか表わされていないが、以下に説明す
る課題の構造を製造する方法によれば、要望に応じて多
数の電圧供給層を隣接する領域に形成することが可能で
ある。多数の電圧の供給によって、モジュールは多数の
電圧をモジュール上にパッケージングされたマイクロエ
レクトロニクス部品に与えることが可能になる。
【００３０】上記の如く、多層薄膜構造３０は、マルチ
チップモジュール基板を完成させるため電力分配構造５
の上部に形成される。好ましい実施例において、薄膜構
造３０は、当業者に周知の技術を用いて形成可能な挟み
込まれたパターン形成された銅とポリイミドの層からな
る。図２及び図３の例示的な薄膜構造３０は、４層の誘
電体層４３、４５、４７及び４９夫々の上部に形成され
た４層のパターン形成された金属層３２、３４、３６及
び３８を用いる実施例が示されている。実際的な実施例
では、より多数の薄膜層を使用するのが適当である。従
来技術において周知の如く、パターン形成された金属層
は、信号線及び電源の再分配用に使用される。しかし、
電源分配層の必要性は、本発明の電源及び接地面と、Ｉ
Ｃチップとの間の比較的直接的な低インピーダンスのパ
スに起因して、除去又は著しく削減されることに注意す
る必要がある。必要があれば、追加されたバイパス容量
を薄膜構造３０に組み込むことが可能である。最上位の
パターン形成された金属層は、ＩＣチップのようなマイ
クロエレクトロニクス部品を実装し得る複数のチップパ
ッド３８からなり、その中の一つのチップ５０が図２及
び図３に表わされている。好ましくは、ＩＣチップは、
はんだバンプ又はワイヤ相互接続構造５５のような高密
度技術を用いて実装される。経路６０は、誘電体層を通
って、チップパッド４４を信号線及び電力再配分層３
２、３４、３６及び３８と、電力分配構造５の電力及び
接地面に接続する。
チップモジュール基板を完成させるため電力分配構造５
の上部に形成される。好ましい実施例において、薄膜構
造３０は、当業者に周知の技術を用いて形成可能な挟み
込まれたパターン形成された銅とポリイミドの層からな
る。図２及び図３の例示的な薄膜構造３０は、４層の誘
電体層４３、４５、４７及び４９夫々の上部に形成され
た４層のパターン形成された金属層３２、３４、３６及
び３８を用いる実施例が示されている。実際的な実施例
では、より多数の薄膜層を使用するのが適当である。従
来技術において周知の如く、パターン形成された金属層
は、信号線及び電源の再分配用に使用される。しかし、
電源分配層の必要性は、本発明の電源及び接地面と、Ｉ
Ｃチップとの間の比較的直接的な低インピーダンスのパ
スに起因して、除去又は著しく削減されることに注意す
る必要がある。必要があれば、追加されたバイパス容量
を薄膜構造３０に組み込むことが可能である。最上位の
パターン形成された金属層は、ＩＣチップのようなマイ
クロエレクトロニクス部品を実装し得る複数のチップパ
ッド３８からなり、その中の一つのチップ５０が図２及
び図３に表わされている。好ましくは、ＩＣチップは、
はんだバンプ又はワイヤ相互接続構造５５のような高密
度技術を用いて実装される。経路６０は、誘電体層を通
って、チップパッド４４を信号線及び電力再配分層３
２、３４、３６及び３８と、電力分配構造５の電力及び
接地面に接続する。
【００３１】図４の（Ａ）乃至（Ｇ）を参照するに、本
発明の一実施例が製造の種々の段階で示されている。製
造の工程は、同図の（Ａ）において、ベースプレート３
００を設ける段階から始まる。ベースプレート３００
は、好ましくは、モリブデンのような導電性材料から作
られるが、ドープされていないシリコンのような非導電
性材料により作ってもよく、その場合、同図の（Ｃ）に
示したように、銅のような適当な厚さのある導電性上面
３０３が最初にベースプレート３００の上に形成され
る。銅の層３０３は多数の周知の技術を用いて形成され
る。例えば、クロムのようなシード層（図示しない）
は、ベースプレート３００’の上にスパッタリングさ
れ、厚い銅の層がその上にメッキされる。金属、又は、
図４に示した銅／モリブデン／銅のサンドイッチ構造の
ような金属合金の化合物のベースプレートが望ましい場
合、かかるベースプレートを生成するため幾つかの周知
の方法を使用することが可能である。例えば、上側及び
下側の高導電性層は、予め形成された比較的厚い低熱伝
導率の中間層に、蒸着法、スパッタリング法、電気スプ
レー法、化学蒸着法（“ＣＶＤ”）、積層形成、又は、
電気めっきによって被覆される。
発明の一実施例が製造の種々の段階で示されている。製
造の工程は、同図の（Ａ）において、ベースプレート３
００を設ける段階から始まる。ベースプレート３００
は、好ましくは、モリブデンのような導電性材料から作
られるが、ドープされていないシリコンのような非導電
性材料により作ってもよく、その場合、同図の（Ｃ）に
示したように、銅のような適当な厚さのある導電性上面
３０３が最初にベースプレート３００の上に形成され
る。銅の層３０３は多数の周知の技術を用いて形成され
る。例えば、クロムのようなシード層（図示しない）
は、ベースプレート３００’の上にスパッタリングさ
れ、厚い銅の層がその上にメッキされる。金属、又は、
図４に示した銅／モリブデン／銅のサンドイッチ構造の
ような金属合金の化合物のベースプレートが望ましい場
合、かかるベースプレートを生成するため幾つかの周知
の方法を使用することが可能である。例えば、上側及び
下側の高導電性層は、予め形成された比較的厚い低熱伝
導率の中間層に、蒸着法、スパッタリング法、電気スプ
レー法、化学蒸着法（“ＣＶＤ”）、積層形成、又は、
電気めっきによって被覆される。
【００３２】図４の（Ｂ）乃至（Ｄ）に示されているよ
うに、複数のメサ３０５がベースプレート３００の表面
に形成される。メサ３０５は、従来技術において周知の
アディティブ処理又はサブトラクティブ処理の何れを用
いて形成してもよい。同図の（Ｂ）には、ベースプレー
ト３００の表面に塗布されたフォトレジスト層３０２が
表わされ、同図の（Ｃ）には、導電性層３０３の表面に
塗布されたフォトレジスト層３０２が表わされている。
フォトレジストは、従来技術において周知の如く、適当
にパターン形成されたマスク（図示しない）を介して露
光される。フォトレジストの露光領域を現像によって除
去した後、ベースプレート３００（又は、場合によって
は導電性層３０３）の表面を露出し、フォトレジストの
一部の領域が現像されないまま残される。アディティブ
処理の一例によれば、導電性材料は、メサ３０５を形成
するよう、フォトレジスト層が除去された領域に電気め
っきによって被膜される。サブトラクティブ処理の一例
によれば、ベースプレート３００（又は、場合によって
は導電性層３０３）の露出した表面は、メサ３０５を形
成するよう湿式エッチングによってエッチングされる。
当業者には明らかなように、フォトレジストを露光する
ため使用されたマスクは、メサ３０５を形成するためア
ディティブ又はサブトラクティブ処理のどちらが使用さ
れるか、及び、フォトレジスト層はポジ又はネガのいず
れであるかに依存して相違する。図４の（Ｃ）に示す如
く、誘電体ベースプレートを使用する場合、層３０３の
上部にメサを形成するためアディティブ処理を使用する
方が好ましい。一方、同図の（Ｂ）に示す如く、導電性
ベースプレートを使用する場合、サブトラクティブ処理
の方が好ましい。好ましくは、メサは約３０μｍ以上の
高さを有する。
うに、複数のメサ３０５がベースプレート３００の表面
に形成される。メサ３０５は、従来技術において周知の
アディティブ処理又はサブトラクティブ処理の何れを用
いて形成してもよい。同図の（Ｂ）には、ベースプレー
ト３００の表面に塗布されたフォトレジスト層３０２が
表わされ、同図の（Ｃ）には、導電性層３０３の表面に
塗布されたフォトレジスト層３０２が表わされている。
フォトレジストは、従来技術において周知の如く、適当
にパターン形成されたマスク（図示しない）を介して露
光される。フォトレジストの露光領域を現像によって除
去した後、ベースプレート３００（又は、場合によって
は導電性層３０３）の表面を露出し、フォトレジストの
一部の領域が現像されないまま残される。アディティブ
処理の一例によれば、導電性材料は、メサ３０５を形成
するよう、フォトレジスト層が除去された領域に電気め
っきによって被膜される。サブトラクティブ処理の一例
によれば、ベースプレート３００（又は、場合によって
は導電性層３０３）の露出した表面は、メサ３０５を形
成するよう湿式エッチングによってエッチングされる。
当業者には明らかなように、フォトレジストを露光する
ため使用されたマスクは、メサ３０５を形成するためア
ディティブ又はサブトラクティブ処理のどちらが使用さ
れるか、及び、フォトレジスト層はポジ又はネガのいず
れであるかに依存して相違する。図４の（Ｃ）に示す如
く、誘電体ベースプレートを使用する場合、層３０３の
上部にメサを形成するためアディティブ処理を使用する
方が好ましい。一方、同図の（Ｂ）に示す如く、導電性
ベースプレートを使用する場合、サブトラクティブ処理
の方が好ましい。好ましくは、メサは約３０μｍ以上の
高さを有する。
【００３３】メサの壁の垂直方向の輪郭は、メサを形成
するため使用された処理に依存する。図示されたメサ
は、上側の端が狭い台形状の断面を有するが、メサを形
成するためサブトラクティブ湿式エッチング処理が使用
された場合、その台形は、アンダカットに起因して上側
が広く下側が狭い外形になる。
するため使用された処理に依存する。図示されたメサ
は、上側の端が狭い台形状の断面を有するが、メサを形
成するためサブトラクティブ湿式エッチング処理が使用
された場合、その台形は、アンダカットに起因して上側
が広く下側が狭い外形になる。
【００３４】図４の（Ｅ）を参照すると、ポリイミドの
ような比較的薄い誘電体層３１０が、ベースプレート３
００とメサ３０５の露出した表面の上に連続したシート
状に形成されている。誘電体層の厚さは、メサの高さ
（例えば、約３０μｍ）と比べて、薄い方（例えば、約
１０μｍ未満）が好ましい。上記の如く、誘電体層は、
上記誘電体材料の中の一つを被覆すること、又は、陽極
酸化処理により形成される。誘電体層３１０の形成後、
銅のような導電性材料３２０が、同図の（Ｆ）に示す如
く、誘電体層３１０の上部に被覆される。導電性層３２
０は、少なくともメサ３０５の高さと同じ厚さで被覆す
る必要がある。同図の（Ｇ）に示すように、得られたコ
ンポジット構造の表面は、メサ３０５の上部を露出させ
るため機械的研磨、ラッピング、化学−機械的研磨、平
削り、又は、エッチングによって平坦化処理され、次い
で、誘電体層３１０によって周囲の導電性層３２０から
電気的に絶縁される。かかるメサ３０５は、以下、島と
呼ばれ、図１の（Ａ）及び（Ｂ）の島１４と対応する。
ような比較的薄い誘電体層３１０が、ベースプレート３
００とメサ３０５の露出した表面の上に連続したシート
状に形成されている。誘電体層の厚さは、メサの高さ
（例えば、約３０μｍ）と比べて、薄い方（例えば、約
１０μｍ未満）が好ましい。上記の如く、誘電体層は、
上記誘電体材料の中の一つを被覆すること、又は、陽極
酸化処理により形成される。誘電体層３１０の形成後、
銅のような導電性材料３２０が、同図の（Ｆ）に示す如
く、誘電体層３１０の上部に被覆される。導電性層３２
０は、少なくともメサ３０５の高さと同じ厚さで被覆す
る必要がある。同図の（Ｇ）に示すように、得られたコ
ンポジット構造の表面は、メサ３０５の上部を露出させ
るため機械的研磨、ラッピング、化学−機械的研磨、平
削り、又は、エッチングによって平坦化処理され、次い
で、誘電体層３１０によって周囲の導電性層３２０から
電気的に絶縁される。かかるメサ３０５は、以下、島と
呼ばれ、図１の（Ａ）及び（Ｂ）の島１４と対応する。
【００３５】好ましくは、製造工程のこの点で、ベース
プレート３００（接地面）と導電性層３２０（電源面）
の間に短絡があるかどうかを判定するためテストが行わ
れる。短絡は、誘電体層３１０の欠陥又は故障によって
生じる。二つの金属層３００（又は、場合によっては金
属層３０３）及び３２０の間に電圧を印加することに
り、二つの面の間で小さい抵抗性の短絡中の電流の流れ
によって発生した局部的な熱を用いて誘電体の短絡の場
所が分かる。
プレート３００（接地面）と導電性層３２０（電源面）
の間に短絡があるかどうかを判定するためテストが行わ
れる。短絡は、誘電体層３１０の欠陥又は故障によって
生じる。二つの金属層３００（又は、場合によっては金
属層３０３）及び３２０の間に電圧を印加することに
り、二つの面の間で小さい抵抗性の短絡中の電流の流れ
によって発生した局部的な熱を用いて誘電体の短絡の場
所が分かる。
【００３６】電力分配構造の形成後、図２及び図３に示
したような薄膜構造が周知の方法を用いて製造される。
上記の如く、薄膜構造は、付加的なバイパスキャパシタ
と、電力再分配層と、信号伝搬層と、それらを分離する
誘電体層と、種々の層をチップパッド及び電力分配構造
に接続する経路とを含む。図６を参照すると、“格子縞
(waffle)”のパターンを形成する溝５０５の格子を有す
る基板が使用されている本発明の一実施例の電力分配シ
ステムの繰り返しセグメントの拡大図が示されている。
同図の実施例によれば、溝５０５が非導電性ベースプレ
ート５００に形成され、溝が形成された後、導電性層５
１０がベースプレート５００の全体に被覆される。かく
して、この実施例の場合、メサは、全体的に導電性材料
から作られるのではなく、導電性の外面を有するに過ぎ
ない。次いで、誘電体層５１５が溝５０５の壁上の導電
性層５１０の上に形成される。溝５０５は、導電性材料
５２０で充填される。
したような薄膜構造が周知の方法を用いて製造される。
上記の如く、薄膜構造は、付加的なバイパスキャパシタ
と、電力再分配層と、信号伝搬層と、それらを分離する
誘電体層と、種々の層をチップパッド及び電力分配構造
に接続する経路とを含む。図６を参照すると、“格子縞
(waffle)”のパターンを形成する溝５０５の格子を有す
る基板が使用されている本発明の一実施例の電力分配シ
ステムの繰り返しセグメントの拡大図が示されている。
同図の実施例によれば、溝５０５が非導電性ベースプレ
ート５００に形成され、溝が形成された後、導電性層５
１０がベースプレート５００の全体に被覆される。かく
して、この実施例の場合、メサは、全体的に導電性材料
から作られるのではなく、導電性の外面を有するに過ぎ
ない。次いで、誘電体層５１５が溝５０５の壁上の導電
性層５１０の上に形成される。溝５０５は、導電性材料
５２０で充填される。
【００３７】本発明の電力分配構造を製造する別の方法
によれば、導電性グリッド５２０が別個に製造され、溝
５０５に入れ子状に重ねられる。しかし、この方法は、
非常に緻密な形状を有する導電性グリッドを別個に形成
することが非常に難しいということに起因して、最も好
ましいという訳ではない。図５を参照することにより、
本発明の構造は、導電性グリッドによって電気的に絶縁
され取り囲まれた複数のメサ又は島が設けられ、島及び
グリッドの露出した表面は、実質的に連続し、同一平面
内にあるということを理解する助けになる。図６の実施
例において、メサは、長さが約１２０μｍの略正方形の
上面を有する。上記メサは、丸みを付けられてもよく、
或いは、それ以外の形状を有していても構わない。
によれば、導電性グリッド５２０が別個に製造され、溝
５０５に入れ子状に重ねられる。しかし、この方法は、
非常に緻密な形状を有する導電性グリッドを別個に形成
することが非常に難しいということに起因して、最も好
ましいという訳ではない。図５を参照することにより、
本発明の構造は、導電性グリッドによって電気的に絶縁
され取り囲まれた複数のメサ又は島が設けられ、島及び
グリッドの露出した表面は、実質的に連続し、同一平面
内にあるということを理解する助けになる。図６の実施
例において、メサは、長さが約１２０μｍの略正方形の
上面を有する。上記メサは、丸みを付けられてもよく、
或いは、それ以外の形状を有していても構わない。
【００３８】図６の格子縞のパターンによれば、更に、
その表面の全体に亘る複数の場所で接地と電源電圧の両
方を供給するベースサポートが得られる。これにより、
電源電圧面又は接地面と、上に重なるＩＣチップ又は他
のマイクロエレクトロニクス部品との間にかなり直接的
な短いパスが得られるので、インピーダンスを低減する
のに更に役立つ。従って、電源電圧をＭＣＭ基板の表面
上の場所に供給するため必要なパスは、薄膜基板の中を
通って横方向に（即ち、基板の表面に平行に）多数の経
路を要求する必要はない。
その表面の全体に亘る複数の場所で接地と電源電圧の両
方を供給するベースサポートが得られる。これにより、
電源電圧面又は接地面と、上に重なるＩＣチップ又は他
のマイクロエレクトロニクス部品との間にかなり直接的
な短いパスが得られるので、インピーダンスを低減する
のに更に役立つ。従って、電源電圧をＭＣＭ基板の表面
上の場所に供給するため必要なパスは、薄膜基板の中を
通って横方向に（即ち、基板の表面に平行に）多数の経
路を要求する必要はない。
【００３９】図７には本発明の他の実施例が示されてい
る。図７のプレートを用いることにより、図６に示した
“格子縞状の”グリッドとは異なる格子構造が形成され
る。図８の（Ｃ）に示した電力グリッド６００は、櫛形
構造に機械加工、又は、鋳造され、互いに入れ子状に重
なるよう設計された二つの金属プレート６０２及び６０
４から形成される。図７のプレートから得られる別の格
子構造は、望ましい電流の流れの向きと並べられた電力
棒を与えるよう設計されている。プレートの整列は、プ
レート６０４の孔６６５及び６８５と夫々係合するプレ
ート６０２上のピン６６０及び６８０によって得られ
る。基板の構造が構築された後、ピン６６０及び６８０
は、加工によって除去してもよい。整合的な誘電体層
が、一方が接地面として作用し、もう一方が電源面とし
て作用するプレートを絶縁するため片方のプレート上に
形成される（図７に示されている）。
る。図７のプレートを用いることにより、図６に示した
“格子縞状の”グリッドとは異なる格子構造が形成され
る。図８の（Ｃ）に示した電力グリッド６００は、櫛形
構造に機械加工、又は、鋳造され、互いに入れ子状に重
なるよう設計された二つの金属プレート６０２及び６０
４から形成される。図７のプレートから得られる別の格
子構造は、望ましい電流の流れの向きと並べられた電力
棒を与えるよう設計されている。プレートの整列は、プ
レート６０４の孔６６５及び６８５と夫々係合するプレ
ート６０２上のピン６６０及び６８０によって得られ
る。基板の構造が構築された後、ピン６６０及び６８０
は、加工によって除去してもよい。整合的な誘電体層
が、一方が接地面として作用し、もう一方が電源面とし
て作用するプレートを絶縁するため片方のプレート上に
形成される（図７に示されている）。
【００４０】図８の（Ａ）乃至（Ｄ）には、図７に示さ
れた入れ子状のプレートを用いて本発明の一実施例の電
力分配構造を製造する方法の段階が示されている。同図
の（Ａ）において、金属プレート６０２の溝を形成され
た表面は、好ましくは、粘着ガラス又は高い温度安定性
の高性能ポリイミド材料からなる薄い誘電体層６１０に
よって整合的に被覆される。同図の（Ｂ）において、プ
レート６０４がプレート６０２及び誘電体層６１０の上
に置かれる。同図の（Ｃ）において、プレート６０４は
プレート６０２の棒６０６を露出させるため加工によっ
て除去されている。加工後、棒６０８がプレート６０４
の残りの全部である。同図の（Ｄ）において、薄膜信号
構造６３０が、薄膜構造のベース基板として機能する電
源構造６００の上部に製造される。
れた入れ子状のプレートを用いて本発明の一実施例の電
力分配構造を製造する方法の段階が示されている。同図
の（Ａ）において、金属プレート６０２の溝を形成され
た表面は、好ましくは、粘着ガラス又は高い温度安定性
の高性能ポリイミド材料からなる薄い誘電体層６１０に
よって整合的に被覆される。同図の（Ｂ）において、プ
レート６０４がプレート６０２及び誘電体層６１０の上
に置かれる。同図の（Ｃ）において、プレート６０４は
プレート６０２の棒６０６を露出させるため加工によっ
て除去されている。加工後、棒６０８がプレート６０４
の残りの全部である。同図の（Ｄ）において、薄膜信号
構造６３０が、薄膜構造のベース基板として機能する電
源構造６００の上部に製造される。
【００４１】上記の如く、マルチチップモジュール応用
のための特定の実施例を参照して本発明を説明したが、
本発明をかかる説明の範囲に限定する意図ではない。開
示した実施例の種々の変形及び本発明の低インピーダン
ス電源を必要とする他の応用は、本発明の説明を参考に
することにより当業者にとって明らかになる。例えば、
基本的な構造及び基本的な構造の製造方法は、ＩＣチッ
プ以外のマイクロエレクトロニクス部品、或いは、ＩＣ
チップに加えてマイクロエレクトロニクス部品を備えた
シングルチップの担体に利用することが可能である。従
って、特許請求の範囲の記載は、本発明の目的の範囲内
にある上記変形、実施例又は応用に亘る。
のための特定の実施例を参照して本発明を説明したが、
本発明をかかる説明の範囲に限定する意図ではない。開
示した実施例の種々の変形及び本発明の低インピーダン
ス電源を必要とする他の応用は、本発明の説明を参考に
することにより当業者にとって明らかになる。例えば、
基本的な構造及び基本的な構造の製造方法は、ＩＣチッ
プ以外のマイクロエレクトロニクス部品、或いは、ＩＣ
チップに加えてマイクロエレクトロニクス部品を備えた
シングルチップの担体に利用することが可能である。従
って、特許請求の範囲の記載は、本発明の目的の範囲内
にある上記変形、実施例又は応用に亘る。
【００４２】
【発明の効果】上記説明の如く、本発明によれば、相互
接続の高密度化が実現可能であるためより普及し始めて
いる薄膜ＭＣＭ基板と組み合わせる際に有用な電力分配
構造を得ることができる。更に、多層薄膜構造の層数の
削減によって、薄い金属層の厚さを増やすことなくイン
ピーダンスを減少させることができるので、不所望のノ
イズ、電圧損失、及び、過大な熱エネルギーの発生が防
止され、モジュールの製造歩留りが減少する利点が得ら
れる。
接続の高密度化が実現可能であるためより普及し始めて
いる薄膜ＭＣＭ基板と組み合わせる際に有用な電力分配
構造を得ることができる。更に、多層薄膜構造の層数の
削減によって、薄い金属層の厚さを増やすことなくイン
ピーダンスを減少させることができるので、不所望のノ
イズ、電圧損失、及び、過大な熱エネルギーの発生が防
止され、モジュールの製造歩留りが減少する利点が得ら
れる。
【図１】（Ａ）及び（Ｂ）は、本発明の実施例の電力分
配基板の平面図である。
配基板の平面図である。
【図２】本発明の実施例の電力分配基板を組み込むチッ
プモジュールの断面図である。
プモジュールの断面図である。
【図３】本発明の実施例の電力分配基板を組み込むチッ
プモジュールの断面図である。
プモジュールの断面図である。
【図４】（Ａ）乃至（Ｇ）は、本発明の一実施例の電力
分配基板の各製造段階における断面図である。
分配基板の各製造段階における断面図である。
【図５】本発明の一実施例に従って使用されたコンポジ
ットサポートベースの断面図である。
ットサポートベースの断面図である。
【図６】本発明の一実施例の電力分配基板の繰り返しセ
グメントの拡大斜視図である。
グメントの拡大斜視図である。
【図７】本発明の他の実施例の電力分配構造の製造に使
用される入れ子状プレートの斜視図である。
用される入れ子状プレートの斜視図である。
【図８】（Ａ）乃至（Ｄ）は本発明の他の実施例の電力
分配システムの各製造段階を表わす断面図である。
分配システムの各製造段階を表わす断面図である。
５ 電力分配構造 １０ マルチチップモジュール １２，１２’ ベースプレート １４ 導電性領域 １６ モリブデンの層 ２０，２１ 銅の層 ２２ 誘電体 ２４ 導電性表面 ３０ 多層薄膜構造 ３２，３４，３６，３８ 金属層 ４３，４５，４７，４９ 誘電体層 ５０ ＩＣチップ ６０ 経路 ３００，３００’ ベースプレート ３０２ フォトレジスト層 ３０３ 導電性上面 ３０５ メサ ３１０ 誘電体層 ３２０ 導電性層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソロモン アイ ベイリン アメリカ合衆国 カリフォルニア州 94070 サン・カルロス クラブ・ドライ ヴ 83番 (72)発明者 デービッド エイ ホリーン アメリカ合衆国 カリフォルニア州 94024 ロス・アルトス クレー・ドライ ヴ 1675番
Claims (61)
- 【請求項１】 導電性面上に形成され略平坦な導電性上
面を有する複数のメサを有するサポートベースを設ける
段階と；上記メサ及び上記サポートベースの露出した表
面上に薄い整合的な誘電体層を形成する段階と；該メサ
を取り囲む領域内の該誘電体の上に導電性材料を被覆す
る段階と；該メサの該導電性上面及び該メサを取り囲む
領域内に被覆された該導電性材料の露出した表面は同一
平面内にあり、該誘電体材料によって互いに電気的に絶
縁されるよう、得られた構造の上記露出した表面を平坦
化処理する段階とからなる、マイクロエレクトロニクス
デバイス用の電力分配構造を製造する方法。 - 【請求項２】 該サポートベースの厚さは１ミリメート
ルよりも薄い請求項１記載の方法。 - 【請求項３】 該サポートベースは導電性材料からなる
請求項１記載の方法。 - 【請求項４】 該サポートベースは実質的にモリブデン
からなる請求項３記載の方法。 - 【請求項５】 該サポートベースは、第１の導電性材料
の比較的厚い内層の対向する表面に形成された高導電性
金属の比較的薄い外層を有するサンドイッチ構造からな
る請求項３記載の方法。 - 【請求項６】 上記層の厚さは、得られた構造が所望の
熱膨張率を有するよう選択される請求項５記載の方法。 - 【請求項７】 該比較的薄い外層は実質的に銅からな
り、該比較的厚い内層は実質的にモリブデンからなる請
求項６記載の方法。 - 【請求項８】 該サポートベースは、上に形成された比
較的薄い導電性層を有する比較的厚い誘電体層からなる
請求項１記載の方法。 - 【請求項９】 該誘電体層は、シリコン、窒化モリブデ
ン、窒化アルミニウムよりなる群から選択される請求項
８記載の方法。 - 【請求項１０】 該比較的薄い導電性層は厚さ３０μｍ
よりも薄い請求項８記載の方法。 - 【請求項１１】 該メサは３０μｍよりも小さい高さを
有する請求項１記載の方法。 - 【請求項１２】 該メサはサブトラクティブ処理により
形成される請求項１記載の方法。 - 【請求項１３】 該メサはアディティブ処理により形成
される請求項１記載の方法。 - 【請求項１４】 該メサは規則的なパターンで配置され
ている請求項１記載の方法。 - 【請求項１５】 該パターンは格子状パターンである請
求項１４記載の方法。 - 【請求項１６】 該パターンは実質的にベースプレート
の有効な表面の全範囲に亘る請求項１４記載の方法。 - 【請求項１７】 該各メサの上面は実質的に円形である
請求項１記載の方法。 - 【請求項１８】 該メサの径は２０乃至１５０μｍの範
囲にある請求項１７記載の方法。 - 【請求項１９】 該各メサの上面は実質的に矩形である
請求項１記載の方法。 - 【請求項２０】 該各矩形の短辺は２０乃至１５０μｍ
の範囲にある請求項１９記載の方法。 - 【請求項２１】 該各メサは高々５００μｍだけ互いに
離れている請求項１５記載の方法。 - 【請求項２２】 該サブトラクティブ処理は、 該サポートベースの表面上にフォトレジストを被覆する
段階と、 パターン形成されたマスクを介して上記フォトレジスト
を露光する段階と、 上記フォトレジストを現像し、これにより、上記サポー
トベースの表面上で選択された領域を露出する段階と、 上記露出された領域をエッチング処理する段階とからな
る請求項１２記載の方法。 - 【請求項２３】 該アディティブ処理は、 該サポートベースの表面上にフォトレジストを被覆する
段階と、 パターン形成されたマスクを介して上記フォトレジスト
を露光する段階と、 上記フォトレジストを現像し、これにより、上記サポー
トベースの表面上で選択された領域を露出する段階と、 該サポートベースの該露出された領域の上記表面上に導
電性材料を被覆する段階とからなる請求項１３記載の方
法。 - 【請求項２４】 上記導電性材料を被覆する段階は、め
っき処理する段階を有する請求項２３記載の方法。 - 【請求項２５】 上記導電性材料を被覆する段階は、ス
パッタリング処理する段階を有する請求項２３記載の方
法。 - 【請求項２６】 上記導電性材料を被覆する段階は、第
１の導電性材料のシード層をスパッタリング処理し、該
スパッタリング処理された層の上をめっき処理する段階
を有する請求項２３記載の方法。 - 【請求項２７】 該誘電体材料はポリイミドからなる請
求項１記載の方法。 - 【請求項２８】 該誘電体材料は５酸化タンタルからな
る請求項１記載の方法。 - 【請求項２９】 上記５酸化タンタルはスパッタリング
処理により被覆される請求項２８記載の方法。 - 【請求項３０】 上記５酸化タンタルはタンタルの層を
陽極酸化処理することにより形成される請求項２９記載
の方法。 - 【請求項３１】 該タンタルの層はスパッタリング処理
によって被覆される請求項３０記載の方法。 - 【請求項３２】 該誘電体層の厚さは約１０μｍ未満で
ある請求項１記載の方法。 - 【請求項３３】 薄膜構造を該平坦化処理された表面上
に形成する段階を更に有する請求項１記載の方法。 - 【請求項３４】 該薄膜構造は少なくとも一つの金属信
号層からなる請求項３３記載の方法。 - 【請求項３５】 該薄膜構造は、複数の挟み込まれた導
電性層及び誘電体層からなる請求項３３記載の方法。 - 【請求項３６】 該導電性層は銅からなる請求項３５記
載の方法。 - 【請求項３７】 該誘電体層はポリイミド化合物からな
る請求項３５記載の方法。 - 【請求項３８】 該薄膜構造は、該平坦化処理された表
面から上記薄膜構造へ電力を供給する経路を更に有する
請求項３３記載の方法。 - 【請求項３９】 少なくとも一つのマイクロエレクトロ
ニクスデバイスを該薄膜構造上に実装する段階を更に有
する請求項３３記載の方法。 - 【請求項４０】 該マイクロエレクトロニクスデバイス
は集積回路チップである請求項３９記載の方法。 - 【請求項４１】 複数の集積回路チップが該薄膜構造上
に実装されている請求項３９記載の方法。 - 【請求項４２】 上記平坦化処理段階は、エッチング処
理からなる請求項１記載の方法。 - 【請求項４３】 上記平坦化処理段階は、ラッピング処
理又は機械的研磨処理からなる請求項１記載の方法。 - 【請求項４４】 導電性上面を有するサポートベースを
設ける段階と、 該サポートベースの上面に電気接続された実質的に平坦
な導電性上面を有し、矩形パターンに配置された複数の
メサを該サポートベース上に形成する段階と、 該メサ及び該サポートベースの露出した表面の上に、高
々上記メサの高さの約３分の１の厚さを有する整合的な
誘電体層を形成する段階と、 該メサを取り囲む領域が該導電性材料で充填されるよう
該誘電体材料の上に導電性材料を被覆する段階と、 露出された該メサの上記導電性上面が、上記取り囲む導
電性材料から該誘電体材料によって絶縁され、該導電性
材料の表面と実質的に同一平面にあるよう、得られた構
造の表面を平坦化処理する段階とからなる、マイクロエ
レクトロニクス部品を実装する基板を製造する方法。 - 【請求項４５】 該平坦化処理された表面の上に多層薄
膜構造を形成する段階と、 少なくとも一つのマイクロエレクトロニクス部品を該薄
膜構造上に実装する段階とを更に有する請求項４４記載
の方法。 - 【請求項４６】 該メサの上面は、丸みがあり、２０乃
至１５０μｍの範囲の径を有する請求項４４記載の方
法。 - 【請求項４７】 略平面状の面を有するサポートベース
を設ける段階と；略平面状の上面を有するメサが形成さ
れるよう、該サポートベースの該略平面状の面上に格子
パターンで配置された複数の溝を形成する段階と；該サ
ポートベースの上に、薄い整合的な誘電体層を被覆する
段階と；該溝が充填されるよう、該誘電体層の上に導電
性層を被覆する段階と；該メサの該上面が露出されるよ
う、該誘電体層及び該導電性層の一部を除去する段階と
からなる、マイクロエレクトロニクスデバイス用の電力
分配構造を製造する方法。 - 【請求項４８】 導電性表面と、そこに形成された複数
の窪みとを有する略平坦な第１のプレートを設ける段階
と；該第１のプレートの該導電性層の上に薄い整合的な
誘電体層を形成する段階と；該第１のプレートと入れ子
状に重なるように、該第１のプレートの該表面と対をな
す導電性表面を有する第２のプレートを設ける段階と；
サンドイッチ構造を形成するため該第１のプレート上に
該第２のプレートを設ける段階と；該誘電体層によって
隔離された連続する電気絶縁された導電性領域を有する
略平面状の区域が残された表面上に形成されるように、
該サンドイッチ構造の一部を除去する段階とからなる、
マイクロエレクトロニクスデバイス用の電力分配構造を
製造する方法。 - 【請求項４９】 導電性上面を有する略平面状のサポー
トベースと、 該サポートベース上にあり、その上部が、露出し、実質
的に同一平面にあり、導電性材料から作られ、該サポー
トベースの該導電性上面に電気接続された複数のメサ
と、 その厚さが該メサの高さよりも実質的に薄く、該メサの
側壁と、該メサの間及び周囲にある該サポートベースの
表面とを被う誘電体層と、 該メサの間及び周囲にある領域内の該誘電体層の上にあ
り、該メサの上部と実質的に同一平面である平面状の上
面を有し、該誘電体材料によって該メサから電気絶縁さ
れた導電性層とからなる、マイクロエレクトロニクス部
品を実装する基板。 - 【請求項５０】 該メサはパターン状に配置されている
請求項４９記載の基板。 - 【請求項５１】 該メサの上部は丸みがあり、２０乃至
１５０μｍの範囲の径を有する請求項４９記載の基板。 - 【請求項５２】 該メサの上部は矩形であり、２０乃至
１５0 μｍの範囲の辺の寸法を有する請求項４９記載の
基板。 - 【請求項５３】 該パターンは格子状パターンである請
求項５０記載の基板。 - 【請求項５４】 該格子状パターンのピッチは略５００
μｍよりも小さい請求項５３記載の基板。 - 【請求項５５】 該メサは略３０μｍの高さを有する請
求項４９記載の基板。 - 【請求項５６】 該誘電体層は、上記メサの高さの約３
分の１よりも薄い厚さを有する請求項４９記載の基板。 - 【請求項５７】 該誘電体層は、約１０μｍ未満の厚さ
を有する請求項５６記載の基板。 - 【請求項５８】 該メサ及び該導電性層によって形成さ
れた平面状の表面の上に形成された薄膜構造を更に有す
る請求項４９記載の基板。 - 【請求項５９】 少なくも一つの集積回路チップが該薄
膜構造上に実装され、該サーポートベースは該集積回路
チップの熱膨張率と実質的に同じ熱膨張率を有する請求
項５８記載の基板。 - 【請求項６０】 該矩形は長方形である請求項５２記載
の基板。 - 【請求項６１】 該長方形は平行である請求項６０記載
の基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US445672 | 1995-05-22 | ||
| US08/445,672 US5765279A (en) | 1995-05-22 | 1995-05-22 | Methods of manufacturing power supply distribution structures for multichip modules |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09134979A true JPH09134979A (ja) | 1997-05-20 |
| JP4140784B2 JP4140784B2 (ja) | 2008-08-27 |
Family
ID=23769789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12740496A Expired - Fee Related JP4140784B2 (ja) | 1995-05-22 | 1996-05-22 | 電力分配構造を製造する方法および基板を製造する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5765279A (ja) |
| JP (1) | JP4140784B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953816A (en) * | 1997-07-16 | 1999-09-21 | General Dynamics Information Systems, Inc. | Process of making interposers for land grip arrays |
| US6137192A (en) | 1998-05-15 | 2000-10-24 | Energenius, Inc. | Embedded backup energy storage unit |
| US6207903B1 (en) * | 1998-12-10 | 2001-03-27 | Raytheon Company | Via transitions for use as micromachined circuit interconnects |
| JP3635219B2 (ja) * | 1999-03-11 | 2005-04-06 | 新光電気工業株式会社 | 半導体装置用多層基板及びその製造方法 |
| US6392428B1 (en) * | 1999-11-16 | 2002-05-21 | Eaglestone Partners I, Llc | Wafer level interposer |
| US6362435B1 (en) * | 1999-12-20 | 2002-03-26 | Delphi Technologies, Inc. | Multi-layer conductor pad for reducing solder voiding |
| US6565730B2 (en) * | 1999-12-29 | 2003-05-20 | Intel Corporation | Self-aligned coaxial via capacitors |
| US6560844B1 (en) * | 2000-02-24 | 2003-05-13 | Honeywell International Inc. | Alignment plate with matched thermal coefficient of expansion |
| US6483043B1 (en) * | 2000-05-19 | 2002-11-19 | Eaglestone Partners I, Llc | Chip assembly with integrated power distribution between a wafer interposer and an integrated circuit chip |
| US6537831B1 (en) * | 2000-07-31 | 2003-03-25 | Eaglestone Partners I, Llc | Method for selecting components for a matched set using a multi wafer interposer |
| US6812048B1 (en) | 2000-07-31 | 2004-11-02 | Eaglestone Partners I, Llc | Method for manufacturing a wafer-interposer assembly |
| US6815712B1 (en) | 2000-10-02 | 2004-11-09 | Eaglestone Partners I, Llc | Method for selecting components for a matched set from a wafer-interposer assembly |
| US6686657B1 (en) | 2000-11-07 | 2004-02-03 | Eaglestone Partners I, Llc | Interposer for improved handling of semiconductor wafers and method of use of same |
| US6529022B2 (en) * | 2000-12-15 | 2003-03-04 | Eaglestone Pareners I, Llc | Wafer testing interposer for a conventional package |
| US6524885B2 (en) | 2000-12-15 | 2003-02-25 | Eaglestone Partners I, Llc | Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques |
| US20020078401A1 (en) * | 2000-12-15 | 2002-06-20 | Fry Michael Andrew | Test coverage analysis system |
| US6673653B2 (en) * | 2001-02-23 | 2004-01-06 | Eaglestone Partners I, Llc | Wafer-interposer using a ceramic substrate |
| US6838750B2 (en) * | 2001-07-12 | 2005-01-04 | Custom One Design, Inc. | Interconnect circuitry, multichip module, and methods of manufacturing thereof |
| US6696910B2 (en) * | 2001-07-12 | 2004-02-24 | Custom One Design, Inc. | Planar inductors and method of manufacturing thereof |
| US6477034B1 (en) | 2001-10-03 | 2002-11-05 | Intel Corporation | Interposer substrate with low inductance capacitive paths |
| US20030102159A1 (en) * | 2001-12-04 | 2003-06-05 | Loo Mike C. | Optimum power and ground bump pad and bump patterns for flip chip packaging |
| DE10209080B4 (de) * | 2002-03-01 | 2014-01-09 | Cvt Gmbh & Co. Kg | Verfahren zur Herstellung eines Widerstandsheizelementes sowie ein Widerstandsheizelement |
| EP1369922B1 (en) * | 2002-06-07 | 2011-03-09 | STMicroelectronics Srl | Multilayer metal structure of supply rings having large parasitic resistance |
| US20040148756A1 (en) * | 2002-09-09 | 2004-08-05 | Pommer Richard J. | Alignment plate with matched thermal coefficient of expansion |
| US6876088B2 (en) | 2003-01-16 | 2005-04-05 | International Business Machines Corporation | Flex-based IC package construction employing a balanced lamination |
| US7253510B2 (en) | 2003-01-16 | 2007-08-07 | International Business Machines Corporation | Ball grid array package construction with raised solder ball pads |
| US6867121B2 (en) * | 2003-01-16 | 2005-03-15 | International Business Machines Corporation | Method of apparatus for interconnecting a relatively fine pitch circuit layer and adjacent power plane(s) in a laminated construction |
| US7081650B2 (en) * | 2003-03-31 | 2006-07-25 | Intel Corporation | Interposer with signal and power supply through vias |
| US20050224942A1 (en) * | 2004-03-26 | 2005-10-13 | Fan Ho | Semiconductor device with a plurality of ground planes |
| US7294791B2 (en) * | 2004-09-29 | 2007-11-13 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with improved impedance control circuitry, method of making same, electrical assembly and information handling system utilizing same |
| KR100793916B1 (ko) * | 2006-04-05 | 2008-01-15 | 삼성전기주식회사 | 인쇄회로기판 내장형 커패시터의 제조방법 |
| US9704766B2 (en) * | 2011-04-28 | 2017-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interposers of 3-dimensional integrated circuit package systems and methods of designing the same |
| US20150310990A1 (en) * | 2014-04-24 | 2015-10-29 | Qualcomm Incorporated | Multilayer ceramic capacitor |
| DE102019214550B4 (de) * | 2019-09-24 | 2021-06-24 | Vitesco Technologies GmbH | Verfahren zum Herstellen eines elektrischen Heizelements |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183271A (ja) * | 1992-01-07 | 1993-07-23 | Mitsubishi Electric Corp | 配線基板及びその製造方法 |
| JPH0629146U (ja) * | 1992-09-09 | 1994-04-15 | 住友金属工業株式会社 | 薄膜多層回路基板 |
| JPH06181389A (ja) * | 1992-12-11 | 1994-06-28 | Nec Corp | 多層印刷配線板 |
| JPH06268370A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 薄膜多層配線基板 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4002542A (en) * | 1976-02-09 | 1977-01-11 | Corning Glass Works | Thin film capacitor and method |
| US4467450A (en) * | 1976-09-13 | 1984-08-21 | Texas Instruments Incorporated | Random access MOS memory cell using double level polysilicon |
| GB2026237A (en) * | 1978-07-19 | 1980-01-30 | Texas Instruments Ltd | Junction gate field effect transistors |
| US4237522A (en) * | 1979-06-29 | 1980-12-02 | International Business Machines Corporation | Chip package with high capacitance, stacked vlsi/power sheets extending through slots in substrate |
| US4295183A (en) * | 1979-06-29 | 1981-10-13 | International Business Machines Corporation | Thin film metal package for LSI chips |
| US4853491A (en) * | 1984-10-03 | 1989-08-01 | Olin Corporation | Chip carrier |
| US4675717A (en) * | 1984-10-09 | 1987-06-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Water-scale-integrated assembly |
| JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
| US4673904A (en) * | 1984-11-14 | 1987-06-16 | Itt Corporation | Micro-coaxial substrate |
| US4827323A (en) * | 1986-01-07 | 1989-05-02 | Texas Instruments Incorporated | Stacked capacitor |
| US4811082A (en) * | 1986-11-12 | 1989-03-07 | International Business Machines Corporation | High performance integrated circuit packaging structure |
| US5141603A (en) * | 1988-03-28 | 1992-08-25 | The United States Of America As Represented By The Secretary Of The Air Force | Capacitor method for improved oxide dielectric |
| US4889962A (en) * | 1988-08-19 | 1989-12-26 | Northern Telecom Limited | Circuit board with coaxial circuit and method therefor |
| JPH02102596A (ja) * | 1988-10-11 | 1990-04-16 | Toyo Commun Equip Co Ltd | 高密度実装プリント配線板 |
| US5079069A (en) * | 1989-08-23 | 1992-01-07 | Zycon Corporation | Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture |
| US5134539A (en) * | 1990-12-17 | 1992-07-28 | Nchip, Inc. | Multichip module having integral decoupling capacitor |
| US5177594A (en) * | 1991-01-09 | 1993-01-05 | International Business Machines Corporation | Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance |
| JP3141486B2 (ja) * | 1992-01-27 | 2001-03-05 | ソニー株式会社 | 半導体装置 |
| US5429670A (en) * | 1993-04-26 | 1995-07-04 | Matsushita Electric Industrial Co., Ltd. | Gold paste for a ceramic circuit board |
| US5376818A (en) * | 1993-12-16 | 1994-12-27 | Kulite Semiconductor Products, Inc. | Large area P-N junction devices formed from porous silicon |
| US5780143A (en) * | 1995-03-01 | 1998-07-14 | Tokuyama Corporation | Circuit board |
| US5898574A (en) * | 1997-09-02 | 1999-04-27 | Tan; Wiling | Self aligning electrical component |
-
1995
- 1995-05-22 US US08/445,672 patent/US5765279A/en not_active Expired - Lifetime
-
1996
- 1996-05-22 JP JP12740496A patent/JP4140784B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-11 US US09/038,805 patent/US6034332A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183271A (ja) * | 1992-01-07 | 1993-07-23 | Mitsubishi Electric Corp | 配線基板及びその製造方法 |
| JPH0629146U (ja) * | 1992-09-09 | 1994-04-15 | 住友金属工業株式会社 | 薄膜多層回路基板 |
| JPH06181389A (ja) * | 1992-12-11 | 1994-06-28 | Nec Corp | 多層印刷配線板 |
| JPH06268370A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 薄膜多層配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5765279A (en) | 1998-06-16 |
| JP4140784B2 (ja) | 2008-08-27 |
| US6034332A (en) | 2000-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4140784B2 (ja) | 電力分配構造を製造する方法および基板を製造する方法 | |
| JP3544974B2 (ja) | 一体化積層体 | |
| US8492870B2 (en) | Semiconductor package with interconnect layers | |
| US6400573B1 (en) | Multi-chip integrated circuit module | |
| US4472876A (en) | Area-bonding tape | |
| KR100271838B1 (ko) | 평면재분배구조및그의제조방법 | |
| US5432677A (en) | Multi-chip integrated circuit module | |
| US6841862B2 (en) | Semiconductor package board using a metal base | |
| US4755866A (en) | Electronic circuit module | |
| US5778529A (en) | Method of making a multichip module substrate | |
| JP2960276B2 (ja) | 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法 | |
| US6239485B1 (en) | Reduced cross-talk noise high density signal interposer with power and ground wrap | |
| US6876088B2 (en) | Flex-based IC package construction employing a balanced lamination | |
| JP3359865B2 (ja) | エレクトロニック相互接続構造及びそれを製造するための方法 | |
| US6081026A (en) | High density signal interposer with power and ground wrap | |
| US4958258A (en) | Modular hybrid microelectronic structures with high density of integration | |
| JPH01132151A (ja) | 集積回路を相互接続するためのモジユ−ル | |
| JPS58187B2 (ja) | パツケ−ジ・モジユ−ル | |
| JP2000512083A (ja) | バイアマトリックス層間接続を有する多層回路及びその製造方法 | |
| US20050218514A1 (en) | Cavity down semiconductor package | |
| TW201027697A (en) | Mount board and semiconductor module | |
| KR20130143536A (ko) | 일체식 금속 코어를 갖는 다층 전자 구조체 | |
| EP0521720A1 (en) | Heat-dissipating multi-layer circuit board | |
| US7239024B2 (en) | Semiconductor package with recess for die | |
| TWI423414B (zh) | 積體電路微模組 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050815 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080411 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080603 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080605 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |