JPH09134960A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09134960A JPH09134960A JP8251796A JP25179696A JPH09134960A JP H09134960 A JPH09134960 A JP H09134960A JP 8251796 A JP8251796 A JP 8251796A JP 25179696 A JP25179696 A JP 25179696A JP H09134960 A JPH09134960 A JP H09134960A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】 犠牲ポリシリコン型込め植込ボルトを利用す
る、半導体装置の自動調心重なりビットライン接点の製
造方法を提供する。 【解決手段】 最初にスペーサー誘電体フィルム上に犠
牲ポリシリコンを堆積させ、その後ポリシリコンをパタ
ーン化する。ポリシリコンフィルムは、ビットライン接
点植込ボルト用犠牲型込めである。さらに、ポリシリコ
ン上にミドル・オブ・ライン（ＭＯＬ）酸化物を堆積
し、ＭＯＬ酸化物を化学・機械的研磨（ＣＭＰ）により
平坦化する。その後、ポリシリコンをエッチングし、ス
ペーサ誘電体フィルムをエッチングして自動調心ビット
ライン接点を形成する。
る、半導体装置の自動調心重なりビットライン接点の製
造方法を提供する。 【解決手段】 最初にスペーサー誘電体フィルム上に犠
牲ポリシリコンを堆積させ、その後ポリシリコンをパタ
ーン化する。ポリシリコンフィルムは、ビットライン接
点植込ボルト用犠牲型込めである。さらに、ポリシリコ
ン上にミドル・オブ・ライン（ＭＯＬ）酸化物を堆積
し、ＭＯＬ酸化物を化学・機械的研磨（ＣＭＰ）により
平坦化する。その後、ポリシリコンをエッチングし、ス
ペーサ誘電体フィルムをエッチングして自動調心ビット
ライン接点を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、半導体装
置、詳言すれば犠牲ポリシリコン型込め植込ボルト（ｓ
ａｃｒｉｆｉｃｉａｌ ｐｏｌｉｓｉｌｉｃｏｎ ｆｉ
ｌｌ−ｉｎ ｓｔｕｄ）を利用して、半導体装置の自動
調心重なりビットライン接点を製造する方法に関する。
置、詳言すれば犠牲ポリシリコン型込め植込ボルト（ｓ
ａｃｒｉｆｉｃｉａｌ ｐｏｌｉｓｉｌｉｃｏｎ ｆｉ
ｌｌ−ｉｎ ｓｔｕｄ）を利用して、半導体装置の自動
調心重なりビットライン接点を製造する方法に関する。
【０００２】
【従来の技術】一般に、ユニットセルにより占有される
面積（たとえばチップの実際の状態）は、半導体装置の
集積が増加すると減少する。こうして、セルによって占
有される面積を減少するためには、ワードラインおよび
ビットラインの幅およびワードラインおよびビットライ
ンの間の間隔を減少しなければならない。高度に集積さ
れた装置においては、最大許容しうる行間隔は非常に小
さく、これが直接接点法（ｄｉｒｅｃｔ ｃｏｎｔａｃ
ｔ ｍｅｔｈｏｄｓ）を使用するビットライン接点また
は記憶ノード用接点の製造方法を比較的困難にする。
面積（たとえばチップの実際の状態）は、半導体装置の
集積が増加すると減少する。こうして、セルによって占
有される面積を減少するためには、ワードラインおよび
ビットラインの幅およびワードラインおよびビットライ
ンの間の間隔を減少しなければならない。高度に集積さ
れた装置においては、最大許容しうる行間隔は非常に小
さく、これが直接接点法（ｄｉｒｅｃｔ ｃｏｎｔａｃ
ｔ ｍｅｔｈｏｄｓ）を使用するビットライン接点また
は記憶ノード用接点の製造方法を比較的困難にする。
【０００３】その結果、自動調心接点法は、代表的に慣
例方法において使用される。しかし、慣例方法における
エッチング法は困難になる。それというのもアスペクト
比は、装置の集積が増加すると劇的に増加するからであ
る。
例方法において使用される。しかし、慣例方法における
エッチング法は困難になる。それというのもアスペクト
比は、装置の集積が増加すると劇的に増加するからであ
る。
【０００４】殊に、自動調心接点法においては、ビット
ライン接点は代表的に、スペーサを有するゲートスタッ
ク上にその周りに絶縁スペーサ窒化物およびミドル・オ
ブ・ライン（ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ；ＭＯＬ）
酸化物を堆積することによって構成される。
ライン接点は代表的に、スペーサを有するゲートスタッ
ク上にその周りに絶縁スペーサ窒化物およびミドル・オ
ブ・ライン（ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ；ＭＯＬ）
酸化物を堆積することによって構成される。
【０００５】通常の方法においては、これら２つの層を
独立にエッチングしなければならない。その結果、酸化
物アンダーエッチは湿式エッチングの間に対処するかま
たは不十分な酸化物：窒化物選択度は反応性イオンエッ
チング（ＲＩＥ）の間に対処しなければならない。かか
る独立エッチングは不十分でありかつ下記に討論するよ
うな欠点を有する。
独立にエッチングしなければならない。その結果、酸化
物アンダーエッチは湿式エッチングの間に対処するかま
たは不十分な酸化物：窒化物選択度は反応性イオンエッ
チング（ＲＩＥ）の間に対処しなければならない。かか
る独立エッチングは不十分でありかつ下記に討論するよ
うな欠点を有する。
【０００６】たとえば、非常に小さい寸法（たとえば
０．２５μｍ ｇｒｏｕｎｄｒｕｌｅ２５６−Ｍｂｉｔ
ＤＲＡＭ）を有する動的ランダムアクセスメモリ（Ｄ
ＲＡＭ）装置においては、シリコンバルクへの接点（た
とえばビットライン接点）が、２つのワードラインの間
に重なり接点として配置される。明らかに、ワードライ
ンを構成するゲートポリシリコンおよびビットライン接
点の間に絶縁フィルムが位置決めされる。
０．２５μｍ ｇｒｏｕｎｄｒｕｌｅ２５６−Ｍｂｉｔ
ＤＲＡＭ）を有する動的ランダムアクセスメモリ（Ｄ
ＲＡＭ）装置においては、シリコンバルクへの接点（た
とえばビットライン接点）が、２つのワードラインの間
に重なり接点として配置される。明らかに、ワードライ
ンを構成するゲートポリシリコンおよびビットライン接
点の間に絶縁フィルムが位置決めされる。
【０００７】屡々絶縁フィルムがワードラインとビット
ラインとの間に短絡を惹起する“漏れ（ｌｅａｋｓ）”
を有する（たとえばそれに破損または“細い”傷を有す
る）という問題が起きる。他の問題は、屡々絶縁フィル
ムが完全にエッチングされていないで、ビットラインの
“開き（ｏｐｅｎｓ）”を惹起することである。
ラインとの間に短絡を惹起する“漏れ（ｌｅａｋｓ）”
を有する（たとえばそれに破損または“細い”傷を有す
る）という問題が起きる。他の問題は、屡々絶縁フィル
ムが完全にエッチングされていないで、ビットラインの
“開き（ｏｐｅｎｓ）”を惹起することである。
【０００８】これらの問題を克服する試みにおいて、通
常の方法は代表的にスペーサゲートスタック上にＳｉ3
Ｏ4およびＳｉＯ2絶縁層を堆積することによりビットラ
イン接点を構成する。その後、これら絶縁層のマスクド
エッチングが、ビットライン接点が支持される区域にお
いて行われる。通常、比較的薄いミドル・オブ・ライン
（ＭＯＬ）酸化物層が、比較的薄い窒化物層上のストッ
プを用いて湿式エッチングされる。異方性の理由で、Ｍ
ＯＬ酸化物は窒化物に対し選択的に乾式エッチングすべ
きである。二番目のエッチングにおいては、窒化物がス
ペーサエッチングされる。最後に、接点孔がポリシリコ
ンまたは他の導電層（たとえばＷ）で充填される。
常の方法は代表的にスペーサゲートスタック上にＳｉ3
Ｏ4およびＳｉＯ2絶縁層を堆積することによりビットラ
イン接点を構成する。その後、これら絶縁層のマスクド
エッチングが、ビットライン接点が支持される区域にお
いて行われる。通常、比較的薄いミドル・オブ・ライン
（ＭＯＬ）酸化物層が、比較的薄い窒化物層上のストッ
プを用いて湿式エッチングされる。異方性の理由で、Ｍ
ＯＬ酸化物は窒化物に対し選択的に乾式エッチングすべ
きである。二番目のエッチングにおいては、窒化物がス
ペーサエッチングされる。最後に、接点孔がポリシリコ
ンまたは他の導電層（たとえばＷ）で充填される。
【０００９】殊に酸化物層の選択的乾式エッチングの
間、下方にある窒化物層が、臨界位置において貫通エッ
チングされる。こうして、ゲートポリシリコンは開放状
態になり、ビットライン接点ポリシリコンが引続き直接
これら特定のスポット上に堆積される。
間、下方にある窒化物層が、臨界位置において貫通エッ
チングされる。こうして、ゲートポリシリコンは開放状
態になり、ビットライン接点ポリシリコンが引続き直接
これら特定のスポット上に堆積される。
【００１０】その結果、上述したように、ワードライン
とビットラインとの間に短絡が起きる。これらエッチス
ルースポットを避けるためにエッチング時間を短縮する
と、比較的厚い残留酸化物フィルムの危険が存在する。
こうして、次のエッチング工程において、窒化物層をス
ルーエッチングすることができず、こうしてビットライ
ンの開きが生じる。こうして、ＳｉＮエッチストップ
（ｅｔｃｈ ｓｔｏｐ）法は不利である。
とビットラインとの間に短絡が起きる。これらエッチス
ルースポットを避けるためにエッチング時間を短縮する
と、比較的厚い残留酸化物フィルムの危険が存在する。
こうして、次のエッチング工程において、窒化物層をス
ルーエッチングすることができず、こうしてビットライ
ンの開きが生じる。こうして、ＳｉＮエッチストップ
（ｅｔｃｈ ｓｔｏｐ）法は不利である。
【００１１】慣用技術の他の問題は、スペーサ誘電体フ
ィルムとして使用される窒化ケイ素（Ｓｉ3Ｎ4）が水素
（Ｈ2）に対する拡散障壁として働くことである。水素
は界面状態およびトラップを飽和することができる。こ
れら界面状態が飽和されると、チップはより安定であ
り、高いデータ安全性を有する。こうして、窒化ケイ素
により設けられるような拡散障壁は望ましくない。さら
に、スペーサ誘電体フィルムとして使用される窒化ケイ
素（Ｓｉ3Ｎ4）は高い機械的応力を示す。この高い機械
的応力がひび割れおよび転位を生じる。転位はチップの
安定度を低下し、保持時間を減少する。
ィルムとして使用される窒化ケイ素（Ｓｉ3Ｎ4）が水素
（Ｈ2）に対する拡散障壁として働くことである。水素
は界面状態およびトラップを飽和することができる。こ
れら界面状態が飽和されると、チップはより安定であ
り、高いデータ安全性を有する。こうして、窒化ケイ素
により設けられるような拡散障壁は望ましくない。さら
に、スペーサ誘電体フィルムとして使用される窒化ケイ
素（Ｓｉ3Ｎ4）は高い機械的応力を示す。この高い機械
的応力がひび割れおよび転位を生じる。転位はチップの
安定度を低下し、保持時間を減少する。
【００１２】窒化ケイ素の比較的高い誘電率（たとえば
酸化ケイ素と比較して）のため、（寄生（ｐａｒａｓｉ
ｔｉｃ））インターレベルキャパシタンス（ビットライ
ン対ビットライン（ＢＬ−ＢＬ）およびビットライン対
ワードライン（ＢＬ−ＷＬ））は、窒化ケイ素に対して
は比較的高い。
酸化ケイ素と比較して）のため、（寄生（ｐａｒａｓｉ
ｔｉｃ））インターレベルキャパシタンス（ビットライ
ン対ビットライン（ＢＬ−ＢＬ）およびビットライン対
ワードライン（ＢＬ−ＷＬ））は、窒化ケイ素に対して
は比較的高い。
【００１３】
【発明が解決しようとする課題】従って、本発明の課題
は、慣用法の上記の問題を克服することである。
は、慣用法の上記の問題を克服することである。
【００１４】本発明のもう１つの目的は、犠牲ポリシリ
コン型込め植込ボルトを使用する、半導体装置の自動調
心重なりビットライン接点の製造方法を提供することで
ある。
コン型込め植込ボルトを使用する、半導体装置の自動調
心重なりビットライン接点の製造方法を提供することで
ある。
【００１５】
【課題を解決するための手段】本発明の第一の態様によ
れば、半導体装置の製造方法は、ゲート材料上にスペー
サ誘電体フィルムを堆積する工程；スペーサ誘電体上に
犠牲ポリシリコンフィルムを堆積する工程；ポリシリコ
ンフィルムをパターン化する工程；ポリシリコンフィル
ム上に酸化物を堆積する工程；酸化物を平坦化する（ｐ
ｌａｎａｒｉｚｉｎｇ）工程；およびポリシリコンフィ
ルムを除去して半導体装置を形成する工程を包含する。
れば、半導体装置の製造方法は、ゲート材料上にスペー
サ誘電体フィルムを堆積する工程；スペーサ誘電体上に
犠牲ポリシリコンフィルムを堆積する工程；ポリシリコ
ンフィルムをパターン化する工程；ポリシリコンフィル
ム上に酸化物を堆積する工程；酸化物を平坦化する（ｐ
ｌａｎａｒｉｚｉｎｇ）工程；およびポリシリコンフィ
ルムを除去して半導体装置を形成する工程を包含する。
【００１６】本発明の第二の態様によれば、スペーサ半
導体フィルム上に犠牲ポリシリコンを堆積する工程；ポ
リシリコンをパターン化する工程、ポリシリコンフィル
ムはビットライン接点植込ボルトに対する犠牲型込め
（ｓａｃｒｉｆｉｃｉａｌ ｆｉｌｌ−ｉｎ）である；
ポリシリコン上にミドル・オブ・ライン（ＭＯＬ）酸化
物を堆積する工程；化学・機械的研磨（ＣＭＰ）による
ＭＯＬ酸化物を平坦化する工程；ポリシリコンをエッチ
ングする工程；およびスペーサ誘電体フィルムをエッチ
ングして自動調心ビットライン接点を形成する工程を包
含する、自動調心重なりビットビットライン接点の製造
方法が提供される。
導体フィルム上に犠牲ポリシリコンを堆積する工程；ポ
リシリコンをパターン化する工程、ポリシリコンフィル
ムはビットライン接点植込ボルトに対する犠牲型込め
（ｓａｃｒｉｆｉｃｉａｌ ｆｉｌｌ−ｉｎ）である；
ポリシリコン上にミドル・オブ・ライン（ＭＯＬ）酸化
物を堆積する工程；化学・機械的研磨（ＣＭＰ）による
ＭＯＬ酸化物を平坦化する工程；ポリシリコンをエッチ
ングする工程；およびスペーサ誘電体フィルムをエッチ
ングして自動調心ビットライン接点を形成する工程を包
含する、自動調心重なりビットビットライン接点の製造
方法が提供される。
【００１７】
【発明の実施の形態】本発明方法は、犠牲ポリシリコン
型込め植込ボルトを形成するために、異方性の高度に選
択性のポリシリコンを用いて作業する。ＭＯＬ酸化物堆
積および平坦化後、植込ボルトを背面エッチングし、接
点孔をスペーサエッチングする。最後に、接点孔をポリ
シリコンまたは他の導電層（たとえばＷ）で充填する。
型込め植込ボルトを形成するために、異方性の高度に選
択性のポリシリコンを用いて作業する。ＭＯＬ酸化物堆
積および平坦化後、植込ボルトを背面エッチングし、接
点孔をスペーサエッチングする。最後に、接点孔をポリ
シリコンまたは他の導電層（たとえばＷ）で充填する。
【００１８】かかる処理はワードライン・ビットライン
短絡およびビットラインの開きの確率を最小にし、これ
により装置の処理効率および信頼性が増加する。
短絡およびビットラインの開きの確率を最小にし、これ
により装置の処理効率および信頼性が増加する。
【００１９】応力挙動を改善するためおよびワードライ
ン・ビットライン容量を低下するために、スペーサ材料
として窒化物の代わりに酸化物が使用される。
ン・ビットライン容量を低下するために、スペーサ材料
として窒化物の代わりに酸化物が使用される。
【００２０】こうして、本発明では、ミドル・オブ・ラ
イン（ＭＯＬ）酸化物を充填する前に、使捨ての（ｄｉ
ｓｐｏｓａｂｌｅ）植込ボルトを形成する。次に、ＭＯ
Ｌ絶縁体を堆積し、平坦化して植込ボルトを露出する。
植込ボルトを除去し、基板に対する最終的接点エッチン
グを行う。その後、植込ボルトを再充填する。かかる本
発明による方法を用いると、ＳｉＯ2のＳｉ3Ｎ4への選
択的エッチングを省略することができる。
イン（ＭＯＬ）酸化物を充填する前に、使捨ての（ｄｉ
ｓｐｏｓａｂｌｅ）植込ボルトを形成する。次に、ＭＯ
Ｌ絶縁体を堆積し、平坦化して植込ボルトを露出する。
植込ボルトを除去し、基板に対する最終的接点エッチン
グを行う。その後、植込ボルトを再充填する。かかる本
発明による方法を用いると、ＳｉＯ2のＳｉ3Ｎ4への選
択的エッチングを省略することができる。
【００２１】さらに、ビットライン接点は実際に自動調
心されている。各エッチは、慣用法によるＳｉＮエッチ
ストップ法に比べて比較的簡単である。こうして、犠牲
ポリシリコン型込めの使用は、絶縁スペーサ誘電体フィ
ルム層を介する接点孔の制御を助ける。
心されている。各エッチは、慣用法によるＳｉＮエッチ
ストップ法に比べて比較的簡単である。こうして、犠牲
ポリシリコン型込めの使用は、絶縁スペーサ誘電体フィ
ルム層を介する接点孔の制御を助ける。
【００２２】さらに、本発明においては、酸化ケイ素は
スペーサ誘電体フィルムとして使用され、慣用技術にお
いて窒化ケイ素が行うような水素（Ｈ2）に対する拡散
障壁としては役立たない。従って、水素は界面状態およ
びトラップを飽和することができ、チップはより安定で
かつ高いデータ安全性を有する。
スペーサ誘電体フィルムとして使用され、慣用技術にお
いて窒化ケイ素が行うような水素（Ｈ2）に対する拡散
障壁としては役立たない。従って、水素は界面状態およ
びトラップを飽和することができ、チップはより安定で
かつ高いデータ安全性を有する。
【００２３】さらに、スペーサ誘電体フィルムとして使
用される酸化ケイ素は窒化ケイ素よりも小さい機械的応
力を示し、これによりひび割れおよび転位を回避し、チ
ップの安定性を保存しかつ保持時間を増加する。
用される酸化ケイ素は窒化ケイ素よりも小さい機械的応
力を示し、これによりひび割れおよび転位を回避し、チ
ップの安定性を保存しかつ保持時間を増加する。
【００２４】付加的に、酸化ケイ素の比較的低い誘電率
（たとえば窒化ケイ素と比較して）のため、（寄生）イ
ンターレベルキャパシタンス（ビットライン対ビットラ
イン（ＢＬ−ＢＬ）およびビットライン対ワードライン
（ＢＬ−ＷＬ））は酸化ケイ素に対しては、慣用の技術
および構造における窒化ケイ素と比較して低くなる。
（たとえば窒化ケイ素と比較して）のため、（寄生）イ
ンターレベルキャパシタンス（ビットライン対ビットラ
イン（ＢＬ−ＢＬ）およびビットライン対ワードライン
（ＢＬ−ＷＬ））は酸化ケイ素に対しては、慣用の技術
および構造における窒化ケイ素と比較して低くなる。
【００２５】前出の目的および他の目的、態様および利
点は、図に関する本発明のすぐれた実施態様に関する詳
細な記載から良好に理解される。
点は、図に関する本発明のすぐれた実施態様に関する詳
細な記載から良好に理解される。
【００２６】図は、本発明による半導体装置の製造方
法、詳言すれば犠牲ポリシリコン型込め植込ボルトを有
する自動調心接点の製造方法を工程順に断面図で示す。
法、詳言すれば犠牲ポリシリコン型込め植込ボルトを有
する自動調心接点の製造方法を工程順に断面図で示す。
【００２７】
【実施例】図、詳言すれば図１〜９に関し、本発明によ
る１実施態様が示されている。本発明の詳細な討論に先
立ち、一般に慣用法においてはビットライン接点はＭＯ
Ｌ絶縁体中に孔を最初のエッチングにより形成し、次い
でスペーサライナをエッチングすることによって製造す
るが、本発明方法は最初に犠牲ポリシリコンフィルムを
堆積することを特筆する。
る１実施態様が示されている。本発明の詳細な討論に先
立ち、一般に慣用法においてはビットライン接点はＭＯ
Ｌ絶縁体中に孔を最初のエッチングにより形成し、次い
でスペーサライナをエッチングすることによって製造す
るが、本発明方法は最初に犠牲ポリシリコンフィルムを
堆積することを特筆する。
【００２８】下記に討論するように、このポリシリコン
フィルムはパターン化され、ビットライン接点植込ボル
ト用の犠牲型込めとして働く。犠牲ポリシリコン植込ボ
ルトをパターン化した後、ＭＯＬ酸化物を堆積し、平坦
化する。その後、犠牲ポリシリコンをエッチング除去
し、ブランケットスペーサエッチングを行う。本発明方
法の終わりに、自動調心ビットライン接点に所望材料
（たとえば未ドーピングまたはドーピングしたＳｉ，
Ｗ）を堆積することができる。本発明方法を下記に詳述
する。
フィルムはパターン化され、ビットライン接点植込ボル
ト用の犠牲型込めとして働く。犠牲ポリシリコン植込ボ
ルトをパターン化した後、ＭＯＬ酸化物を堆積し、平坦
化する。その後、犠牲ポリシリコンをエッチング除去
し、ブランケットスペーサエッチングを行う。本発明方
法の終わりに、自動調心ビットライン接点に所望材料
（たとえば未ドーピングまたはドーピングしたＳｉ，
Ｗ）を堆積することができる。本発明方法を下記に詳述
する。
【００２９】図１につき、本発明方法を詳説する。
【００３０】図１に示したように、本発明方法の第１工
程は、先にゲートポリシリコン上に堆積しているゲート
マスク２上にスペーサ誘電体フィルムを堆積することで
ある。スペーサ誘電体フィルムは好ましくはＳｉＯ2で
あるが、ＳｉＯ2の代わりにＳｉ3Ｎ4を使用することも
できる。しかし、ＳｉＯ2が好ましい材料である。誘電
体フィルム３は、好ましくは化学蒸着（ＣＶＤ）により
堆積される。
程は、先にゲートポリシリコン上に堆積しているゲート
マスク２上にスペーサ誘電体フィルムを堆積することで
ある。スペーサ誘電体フィルムは好ましくはＳｉＯ2で
あるが、ＳｉＯ2の代わりにＳｉ3Ｎ4を使用することも
できる。しかし、ＳｉＯ2が好ましい材料である。誘電
体フィルム３は、好ましくは化学蒸着（ＣＶＤ）により
堆積される。
【００３１】スペーサ誘電体フィルム３の好ましい厚さ
は、実質的に１０ｎｍ〜４０ｎｍ（総括して）であり、
最も好ましい厚さは約２０ｎｍである。代表的に、ゲー
トマスクの厚さは約１００ｎｍ〜２００ｎｍであり，ゲ
ートポリシロキサン１の厚さは約１００ｎｍ〜２００ｎ
ｍである。
は、実質的に１０ｎｍ〜４０ｎｍ（総括して）であり、
最も好ましい厚さは約２０ｎｍである。代表的に、ゲー
トマスクの厚さは約１００ｎｍ〜２００ｎｍであり，ゲ
ートポリシロキサン１の厚さは約１００ｎｍ〜２００ｎ
ｍである。
【００３２】操作特性に関するかかる厚さの重要性は、
２つのフィルムが薄いほど、寄生キャパシタンス（たと
えばビットライン対ビットラインおよびビットライン対
ワードライン）は低いことである。ポリシロキサン（お
よびできるだけそれに加えて“ｐｏｌｙｃｉｄｅ”を形
成する金属ケイ化物）が厚いほど、チップは堅牢にな
る、それというのも線面積が大きいほど、その抵抗率は
低くなり、こうして線は堅牢になるからである。
２つのフィルムが薄いほど、寄生キャパシタンス（たと
えばビットライン対ビットラインおよびビットライン対
ワードライン）は低いことである。ポリシロキサン（お
よびできるだけそれに加えて“ｐｏｌｙｃｉｄｅ”を形
成する金属ケイ化物）が厚いほど、チップは堅牢にな
る、それというのも線面積が大きいほど、その抵抗率は
低くなり、こうして線は堅牢になるからである。
【００３３】一般に、ポリシリコン（およびできるだけ
それに加えて“ｐｏｌｙｃｉｄｅ”を形成する金属ケイ
化物）は１番目に堆積させねばならず、マスク（好まし
くは酸化ケイ素）は２番目に堆積させるべきであり、ス
ペーサー誘電体フィルムは３番目に堆積させるべきであ
る。ゲートポリシリコン１は、金属酸化物半導体（ＭＯ
Ｓ）トランジスタを形成するために、ゲート酸化物上に
堆積するように指示されている。
それに加えて“ｐｏｌｙｃｉｄｅ”を形成する金属ケイ
化物）は１番目に堆積させねばならず、マスク（好まし
くは酸化ケイ素）は２番目に堆積させるべきであり、ス
ペーサー誘電体フィルムは３番目に堆積させるべきであ
る。ゲートポリシリコン１は、金属酸化物半導体（ＭＯ
Ｓ）トランジスタを形成するために、ゲート酸化物上に
堆積するように指示されている。
【００３４】図２は、スペーサー誘電体フィルム３上に
犠牲ポリシリコン層４を（好ましくは低圧化学蒸着（Ｌ
ＰＣＶＤ）により）堆積させる方法の第２工程を図示す
る。ポリシリコンフィルムの好ましい厚さは、約４００
ｎｍである。
犠牲ポリシリコン層４を（好ましくは低圧化学蒸着（Ｌ
ＰＣＶＤ）により）堆積させる方法の第２工程を図示す
る。ポリシリコンフィルムの好ましい厚さは、約４００
ｎｍである。
【００３５】図３に示したように、ポリシリコンフィル
ム４はパターン化される。フィルム４は、ビットライン
接点植込ボルト用犠牲型込めとして役立つ。パターン化
は好ましくは、設計者の要求および拘束（ｄｅｓｉｇｎ
ｅｒｓ ｒｅｑｕｉｒｅｍｅｎｔｓ ａｎｄ ｃｏｎｓ
ｔｒａｉｎｔｓ）による、公知接触リソグラフィー技術
（ｃｏｎｔａｃｔ ｌｉｔｈｏｇｒａｐｈｙ ｔｅｃｈ
ｎｉｑｕｅｓ）によって行われる。
ム４はパターン化される。フィルム４は、ビットライン
接点植込ボルト用犠牲型込めとして役立つ。パターン化
は好ましくは、設計者の要求および拘束（ｄｅｓｉｇｎ
ｅｒｓ ｒｅｑｕｉｒｅｍｅｎｔｓ ａｎｄ ｃｏｎｓ
ｔｒａｉｎｔｓ）による、公知接触リソグラフィー技術
（ｃｏｎｔａｃｔ ｌｉｔｈｏｇｒａｐｈｙ ｔｅｃｈ
ｎｉｑｕｅｓ）によって行われる。
【００３６】たとえば図３において、パターン化は最初
にホトレジスト５を堆積させることによって行われる。
ホトレジストは、ＤＵＶタイプまたは類似物、感光性ポ
リイミドまたは類似物であってもよい。
にホトレジスト５を堆積させることによって行われる。
ホトレジストは、ＤＵＶタイプまたは類似物、感光性ポ
リイミドまたは類似物であってもよい。
【００３７】ホトレジスト５の堆積後、犠牲ポリシリコ
ンフィルム４の接触エッチングが図４に示したように行
われ、全体の犠牲ポリシリコンフィルム４はホトレジス
ト５を有するポリシリコンフィルム４の部分を除き背面
エッチングされる。
ンフィルム４の接触エッチングが図４に示したように行
われ、全体の犠牲ポリシリコンフィルム４はホトレジス
ト５を有するポリシリコンフィルム４の部分を除き背面
エッチングされる。
【００３８】犠牲ポリシリコンフィルム４のパターン化
後、ホトレジスト５は、図５に示したように、適当な方
法によって除去される。こうして、パターン化されたポ
リシリコンフィルム４が残存する。
後、ホトレジスト５は、図５に示したように、適当な方
法によって除去される。こうして、パターン化されたポ
リシリコンフィルム４が残存する。
【００３９】図６に示したように、犠牲ポリシリコンフ
ィルム４およびスペーサ誘電体フィルム３を包含する全
構造上にミドル・オブ・ライン酸化物層（ＭＯＬ）６が
堆積される。ＭＯＬ酸化物は、絶縁酸化物として役立
ち、好ましくは数１００ｎｍ（たとえば好ましくは２０
０〜４００ｎｍ）の厚さを有する。ＭＯＬ酸化物は、ド
ーピングされているか、未ドーピングであってもよく、
かつシラン（ＳｉＨ4）を主成分とする化学薬品または
ＴＥＯＳを主成分とする化学薬品で堆積されていてもよ
い。好ましくは、ＭＯＬ酸化物６はドーピングされ、Ｔ
ＥＯＳを主成分とする化学薬品で堆積される。
ィルム４およびスペーサ誘電体フィルム３を包含する全
構造上にミドル・オブ・ライン酸化物層（ＭＯＬ）６が
堆積される。ＭＯＬ酸化物は、絶縁酸化物として役立
ち、好ましくは数１００ｎｍ（たとえば好ましくは２０
０〜４００ｎｍ）の厚さを有する。ＭＯＬ酸化物は、ド
ーピングされているか、未ドーピングであってもよく、
かつシラン（ＳｉＨ4）を主成分とする化学薬品または
ＴＥＯＳを主成分とする化学薬品で堆積されていてもよ
い。好ましくは、ＭＯＬ酸化物６はドーピングされ、Ｔ
ＥＯＳを主成分とする化学薬品で堆積される。
【００４０】図７に関し、ＭＯＬ酸化物層６は、適当な
方法により、ＭＯＬ酸化物の厚さが数１００ｎｍ（たと
えば好ましくは２００ｎｍ〜４００ｎｍ）であるように
平坦化される。ゲートマスク２から上方に突出する犠牲
フィルム４の厚さは、犠牲フィルム４が薄いほど、（寄
生）インターレベルキャパシタンスが高い点で重要であ
る。しかし、フィルム５が薄いほど、ビットライン接点
中に後で充填するのが容易である（たとえば堆積のため
の低いアスペクト比）。好ましい平坦化方法は、化学・
機械的研磨（ＣＰＭ）による。しかし、堆積・エッチン
グ・堆積順序の技術を含め、他の平坦化方法も使用する
ことができる。
方法により、ＭＯＬ酸化物の厚さが数１００ｎｍ（たと
えば好ましくは２００ｎｍ〜４００ｎｍ）であるように
平坦化される。ゲートマスク２から上方に突出する犠牲
フィルム４の厚さは、犠牲フィルム４が薄いほど、（寄
生）インターレベルキャパシタンスが高い点で重要であ
る。しかし、フィルム５が薄いほど、ビットライン接点
中に後で充填するのが容易である（たとえば堆積のため
の低いアスペクト比）。好ましい平坦化方法は、化学・
機械的研磨（ＣＰＭ）による。しかし、堆積・エッチン
グ・堆積順序の技術を含め、他の平坦化方法も使用する
ことができる。
【００４１】その後、図８に示したように、犠牲ポリシ
リコンフィルム４がエッチング除去される。好ましいエ
ッチング方法は、等方性エッチング（湿式またはＣＤ
Ｅ）である。かかる等方性エッチングの利点は、ポリ：
酸化物の比較的高い選択度である。
リコンフィルム４がエッチング除去される。好ましいエ
ッチング方法は、等方性エッチング（湿式またはＣＤ
Ｅ）である。かかる等方性エッチングの利点は、ポリ：
酸化物の比較的高い選択度である。
【００４２】最後に、図９において、スペーサ誘電体フ
ィルム３のブランケットエッチングがおこなわれ、ゲー
ト側壁スペーサが形成する。
ィルム３のブランケットエッチングがおこなわれ、ゲー
ト側壁スペーサが形成する。
【００４３】本発明方法の終わりに、自動調心ビットラ
イン接点は、接点孔中に所望材料（たとえば未ドーピン
グまたはドーピングしたポリシリコン、Ｗ）を堆積させ
ることができる。
イン接点は、接点孔中に所望材料（たとえば未ドーピン
グまたはドーピングしたポリシリコン、Ｗ）を堆積させ
ることができる。
【００４４】上述したように、別の実施態様として、ス
ペーサ誘電体フィルム３は、ＳｉＯ2の代わりにＳｉ3Ｎ
4から構成されていてもよい。しかし、ＳｉＯ2が好まし
い材料である。
ペーサ誘電体フィルム３は、ＳｉＯ2の代わりにＳｉ3Ｎ
4から構成されていてもよい。しかし、ＳｉＯ2が好まし
い材料である。
【００４５】殊に、スペーサライナとしてＳｉ3Ｎ4の代
わりにＳｉＯ2を使用すると、ワードライン・ビットラ
イン容量が低下し、データ安全性が改善される。酸化ケ
イ素と比較して窒化ケイ素の比較的高い誘電率のため、
（寄生）インターレベルキャパシタンス（ビットライン
対ビットライン（ＢＬ−ＢＬ）およびビットライン対ワ
ードライン（ＢＬ−ＷＬ））が、窒化ケイ素にたいして
は、酸化ケイ素と比較して高い。
わりにＳｉＯ2を使用すると、ワードライン・ビットラ
イン容量が低下し、データ安全性が改善される。酸化ケ
イ素と比較して窒化ケイ素の比較的高い誘電率のため、
（寄生）インターレベルキャパシタンス（ビットライン
対ビットライン（ＢＬ−ＢＬ）およびビットライン対ワ
ードライン（ＢＬ−ＷＬ））が、窒化ケイ素にたいして
は、酸化ケイ素と比較して高い。
【００４６】こうして、酸化ケイ素が有利に使用され
る。それというのも上述したように、スペーサ誘電体フ
ィルムとして使用される窒化ケイ素（Ｓｉ3Ｎ4）が水素
（Ｈ２）に対する拡散障壁として働くからである。水素
は、界面状態およびトラップを飽和するのに有用であ
る。これらの界面状態が飽和されると、チップは一層安
定であり、高いデータ安全性を有する。こうして、窒化
ケイ素により設けられるような拡散障壁は不利である。
さらに、スペーサ誘電体フィルムとして使用される窒化
ケイ素（Ｓｉ３Ｎ4）は高い機械的応力を示す。この高
い機械的応力がひび割れおよび転位を生じる。転位はチ
ップの安定性を小さくし、保持時間を減少する。
る。それというのも上述したように、スペーサ誘電体フ
ィルムとして使用される窒化ケイ素（Ｓｉ3Ｎ4）が水素
（Ｈ２）に対する拡散障壁として働くからである。水素
は、界面状態およびトラップを飽和するのに有用であ
る。これらの界面状態が飽和されると、チップは一層安
定であり、高いデータ安全性を有する。こうして、窒化
ケイ素により設けられるような拡散障壁は不利である。
さらに、スペーサ誘電体フィルムとして使用される窒化
ケイ素（Ｓｉ３Ｎ4）は高い機械的応力を示す。この高
い機械的応力がひび割れおよび転位を生じる。転位はチ
ップの安定性を小さくし、保持時間を減少する。
【００４７】こうして、ＳｉＯ2を使用すると、表面応
力が低下し、転位形成が減少し、従って保持時間が増加
する。実際に、スペーサ誘電体フィルムとして使用され
る窒化ケイ素は、結晶学的理由およびポリシリコンに対
する膨張係数比のため、酸化ケイ素に比べて高い機械的
応力を示す。この高い機械的応力が、ひび割れおよび転
位を生じる。
力が低下し、転位形成が減少し、従って保持時間が増加
する。実際に、スペーサ誘電体フィルムとして使用され
る窒化ケイ素は、結晶学的理由およびポリシリコンに対
する膨張係数比のため、酸化ケイ素に比べて高い機械的
応力を示す。この高い機械的応力が、ひび割れおよび転
位を生じる。
【００４８】本発明の他の利点は、少ないワードライン
・ビットライン短絡および少ないビットラインの開きを
包含し、これらが広い処理ウインドウおよび大きい処理
効率および収率を生じる。付加的に、ＲＩＥ処理は普通
の工具で行うことができる。高密度のプラズマ工具は必
要でなく、こうして本発明を用いると有効であまり複雑
でない方法が得られる。
・ビットライン短絡および少ないビットラインの開きを
包含し、これらが広い処理ウインドウおよび大きい処理
効率および収率を生じる。付加的に、ＲＩＥ処理は普通
の工具で行うことができる。高密度のプラズマ工具は必
要でなく、こうして本発明を用いると有効であまり複雑
でない方法が得られる。
【００４９】さらに、本発明を用いると、ゲートマスク
の厚さを、慣用方法と比べて減少（たとえば（寄生）Ｂ
Ｌ−ＷＬおよびＢＬ−ＢＬキャパシタンスを１／２低
下）することができ、これがまた処理時間および装置の
高さを減少する。本発明のもう１つの利点は、スペーサ
エッチングの間、基板はビットライン接点の範囲におい
てだけプラズマに曝される。
の厚さを、慣用方法と比べて減少（たとえば（寄生）Ｂ
Ｌ−ＷＬおよびＢＬ−ＢＬキャパシタンスを１／２低
下）することができ、これがまた処理時間および装置の
高さを減少する。本発明のもう１つの利点は、スペーサ
エッチングの間、基板はビットライン接点の範囲におい
てだけプラズマに曝される。
【００５０】本発明を用いると、はるかに安定な工程の
連続が与えられかつＣＭＰおよび犠牲植込ボルト除去
（非常に選択的な湿式エッチングが可能）が、スペーサ
形成および接点ポリシリコン堆積工程と共に、たとえば
窒化物エッチング条件に対し高度に選択的な酸化物を使
用する、ポリシリコン背面エッチング法（ｅｔｃｈ ｂ
ａｃｋ ｋｒｏｃｅｓｓ）を使用する慣用方法よりも遥
かに容易に制御できる（湿式エッチングはアンダーカッ
トを生じ、乾式エッチングは小さい特徴で不十分な選択
度またはエッチストップを生じる）。
連続が与えられかつＣＭＰおよび犠牲植込ボルト除去
（非常に選択的な湿式エッチングが可能）が、スペーサ
形成および接点ポリシリコン堆積工程と共に、たとえば
窒化物エッチング条件に対し高度に選択的な酸化物を使
用する、ポリシリコン背面エッチング法（ｅｔｃｈ ｂ
ａｃｋ ｋｒｏｃｅｓｓ）を使用する慣用方法よりも遥
かに容易に制御できる（湿式エッチングはアンダーカッ
トを生じ、乾式エッチングは小さい特徴で不十分な選択
度またはエッチストップを生じる）。
【００５１】本発明の他の利点は、低い寄生キャパシタ
ンス（ＢＬ−ＢＬおよびＢＬ−ＷＬ）を生じる低い誘電
率を包含する。従って、トレンチを明らかに狭くエッチ
ングすることができ、これは次世代ＤＲＡＭのための少
ない費用および少ない精密度のトレンチ技術を生じる。
選択的に、トレンチの深さは深いままであるが、保持時
間（およびデータ安全性）は遥かに改善される。
ンス（ＢＬ−ＢＬおよびＢＬ−ＷＬ）を生じる低い誘電
率を包含する。従って、トレンチを明らかに狭くエッチ
ングすることができ、これは次世代ＤＲＡＭのための少
ない費用および少ない精密度のトレンチ技術を生じる。
選択的に、トレンチの深さは深いままであるが、保持時
間（およびデータ安全性）は遥かに改善される。
【００５２】付加的に、低い機械的応力は少ないひび割
れおよび少ない転位を生じ、これにより高い保持時間お
よび高いデータ安全性が生じる。
れおよび少ない転位を生じ、これにより高い保持時間お
よび高いデータ安全性が生じる。
【００５３】本発明のもう１つの利点は、高い水素拡散
率が生じ、水素が界面状態およびトラップを飽和するの
を容易にすることである。こうして、保持時間およびデ
ータ安全性が再び向上する。
率が生じ、水素が界面状態およびトラップを飽和するの
を容易にすることである。こうして、保持時間およびデ
ータ安全性が再び向上する。
【００５４】本発明は好ましい実施態様により記載した
が、当業者には、本発明は請求項の思想および範囲内で
実施することができることは明らかである。
が、当業者には、本発明は請求項の思想および範囲内で
実施することができることは明らかである。
【００５５】こうして、上記に記載した堆積および背面
エッチング法に加えて、選択的成長法またはエピタキシ
ャル成長法も、かかる構造を形成するために使用するこ
とができる。
エッチング法に加えて、選択的成長法またはエピタキシ
ャル成長法も、かかる構造を形成するために使用するこ
とができる。
【図１】ゲートマスク上にスペーサ誘電体フィルムを堆
積する本発明方法の第１工程を示す断面図
積する本発明方法の第１工程を示す断面図
【図２】スペーサ誘電体フィルム上に犠牲ポリシリコン
層を堆積する第２工程を示す断面図
層を堆積する第２工程を示す断面図
【図３】ホトレジスト堆積後のポリシリコンフィルムの
パターン化工程を示す断面図
パターン化工程を示す断面図
【図４】ポリシリコンフィルムの接触エッチング工程を
示す断面図
示す断面図
【図５】ホトレジストの除去工程を示す断面図
【図６】ＭＯＬ酸化物層の堆積工程を示す断面図
【図７】ＭＯＬ酸化物層の平坦化工程を示す断面
【図８】ポリシリコンフィルムのエッチング除去工程を
示す断面図
示す断面図
【図９】スペーサ誘電体フィルムのブランケットエッチ
ング工程を示す断面図
ング工程を示す断面図
１ ゲートポリシリコン ２ ゲートマスク ３ スペーサ誘電体フィルム ４ ポリシリコンフィルム ５ ホトレジス ６ ＭＯＬ酸化物層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (18)
- 【請求項１】 ゲート材料上にスペーサ誘電体フィルム
を堆積する工程；該スペーサ誘電体フィルム上に犠牲ポ
リシリコンフィルムを堆積する工程；該ポリシリコンフ
ィルムをパターン化する工程；該ポリシリコンフィルム
上に酸化物を堆積する工程；該酸化物を平坦化する工
程；および該ポリシリコンフィルムを除去して半導体装
置を形成する工程からなる、半導体装置の製造方法。 - 【請求項２】 酸化物を平坦化する工程が化学・機械的
研磨（ＣＭＰ）により平坦化する工程を包含する、請求
項１記載の方法。 - 【請求項３】 エッチング工程が、少なくとも１つの湿
式エッチング工程および乾式エッチング工程を包含す
る、請求項１記載の方法。 - 【請求項４】 スペーサ誘電体フィルムがＳｉＯ2から
なる、請求項１記載の方法。 - 【請求項５】 スペーサ誘電体フィルムは１０ｎｍ〜４
０ｎｍの範囲の間の厚さを有する、請求項１記載の方
法。 - 【請求項６】 スペーサ誘電体フィルムが約２０ｎｍの
厚さを有する、請求項５記載の方法。 - 【請求項７】 スペーサ誘電体フィルムを堆積する工程
が、化学蒸着（ＣＶＤ）によりスペーサ誘電体フィルム
を堆積する工程を包含する、請求項１記載の方法。 - 【請求項８】 ゲート材料が、ゲートポリシリコン層上
に堆積したゲートマスクを包含し、 ゲートマスクは約１００ｎｍ〜約２００ｎｍの範囲内の
厚さを有しかつゲートポリシリコン層は約１００ｎｍ〜
約２００ｎｍの範囲内の厚さを有する、請求項１記載の
方法。 - 【請求項９】 犠牲ポリシリコンフィルムを堆積する工
程が、低圧化学蒸着（ＬＰＣＶＤ）により犠牲ポリシリ
コンフィルムを堆積することからなる、請求項１記載の
方法。 - 【請求項１０】 酸化物を平坦化する工程が、酸化物を
等方性エッチングする工程を包含する、請求項１記載の
方法。 - 【請求項１１】 さらに、スペーサ誘電体フィルムをエ
ッチングして自動調心ビットライン接点を形成し；かつ
該自動調心ビットライン接点に所定の材料を堆積する、
請求項1記載の方法。 - 【請求項１２】 フィルム上に犠牲材料を堆積する工
程；該材料をパターン化する工程、該材料はビットライ
ン接点植込みボルト用の犠牲型込めであり；該材料上に
酸化物を堆積する工程；該酸化物を平坦化する工程；お
よび該材料および該フィルムをエッチングして自動調心
ビットライン接点を形成する工程を包含する自動調心重
なりビットライン接点の製造方法。 - 【請求項１３】 該材料ががポリシリコンであり、該フ
ィルムがスペーサ誘電体フィルムである、請求項１２記
載の方法。 - 【請求項１４】 エッチング工程が少なくとも１つの湿
式エッチング工程および乾式エッチング工程を包含し、
酸化物の平坦化工程が化学・機械的研磨（ＣＭＰ）によ
る平坦化工程からなる、請求項１３記載の方法。 - 【請求項１５】 スペーサ誘電体フィルムがＳｉＯ2お
よびＳｉ3Ｎ4のいずれかを包含する、請求項１３記載の
方法。 - 【請求項１６】 スペーサ誘電体フィルムが１０ｎｍ〜
４０ｎｍの範囲内の厚さを有する、請求項１３記載の方
法。 - 【請求項１７】 スペーサ誘電体フィルムが約２０ｎｍ
の厚さを有する、請求項１６記載の方法。 - 【請求項１８】 フィルム上に犠牲材料を堆積する工
程；該材料をパターン化する工程、該材料はビットライ
ン接点植込ボルト用の犠牲型込めであり；該材料上に酸
化物を堆積する工程；該酸化物を平坦化する工程；該材
料をエッチングする工程；および該フィルムをエッチン
グして自動調心ビットライン接点を形成する工程を包含
する方法によって製造された製品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/534,776 | 1995-09-27 | ||
| US08/534,776 US5723381A (en) | 1995-09-27 | 1995-09-27 | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09134960A true JPH09134960A (ja) | 1997-05-20 |
Family
ID=24131488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8251796A Pending JPH09134960A (ja) | 1995-09-27 | 1996-09-24 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5723381A (ja) |
| EP (1) | EP0766301A3 (ja) |
| JP (1) | JPH09134960A (ja) |
| TW (1) | TW349260B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702837B1 (ko) * | 2001-06-01 | 2007-04-03 | 삼성전자주식회사 | 반도체소자 제조방법 |
Families Citing this family (23)
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