JPH09133902A - 導波路型半導体光素子およびその製造方法 - Google Patents
導波路型半導体光素子およびその製造方法Info
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- JPH09133902A JPH09133902A JP29317495A JP29317495A JPH09133902A JP H09133902 A JPH09133902 A JP H09133902A JP 29317495 A JP29317495 A JP 29317495A JP 29317495 A JP29317495 A JP 29317495A JP H09133902 A JPH09133902 A JP H09133902A
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Abstract
(57)【要約】
【課題】 高速駆動が可能であるとともに、素子の電極
金属と半導体の接触抵抗を含む素子抵抗を低減し、素子
性能をさらに向上させる、および素子作製時の歩留りを
向上させた導波路型半導体光素子およびその製造方法を
提供する。 【解決手段】 同一面上にプラス電極とマイナス電極が
並列した構造とし、かつ半絶縁性高抵抗基板を用い、メ
サストライプ構造部分の第１の導電形を有するバッファ
層の厚さと、露出された第１の導電形を有するクラッド
層の厚さを等しくし、第２のメサストライプの第２の導
電形を有するコンタクト層、第２の導電形を有するクラ
ッド層を逐次ウェットエッチングあるいはドライエッチ
ングとウェットエッチングを併用して、コア層をウェッ
トエッチングで除去し、第１の導電形を有するバッファ
層を露出させた凹構造を形成する工程を有する。
金属と半導体の接触抵抗を含む素子抵抗を低減し、素子
性能をさらに向上させる、および素子作製時の歩留りを
向上させた導波路型半導体光素子およびその製造方法を
提供する。 【解決手段】 同一面上にプラス電極とマイナス電極が
並列した構造とし、かつ半絶縁性高抵抗基板を用い、メ
サストライプ構造部分の第１の導電形を有するバッファ
層の厚さと、露出された第１の導電形を有するクラッド
層の厚さを等しくし、第２のメサストライプの第２の導
電形を有するコンタクト層、第２の導電形を有するクラ
ッド層を逐次ウェットエッチングあるいはドライエッチ
ングとウェットエッチングを併用して、コア層をウェッ
トエッチングで除去し、第１の導電形を有するバッファ
層を露出させた凹構造を形成する工程を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速光伝送用の半
導体光素子とその製造方法に関するものである。さらに
詳細に述べれば、半絶縁性基板を用いた埋め込み形半導
体光素子とその製造方法に関するものである。
導体光素子とその製造方法に関するものである。さらに
詳細に述べれば、半絶縁性基板を用いた埋め込み形半導
体光素子とその製造方法に関するものである。
【０００２】
【従来の技術】高速の、発光、光変調やスイッチング、
受光等を行う場合、素子の電極間のキャパシタンスを低
減する必要がある。しかし、従来のｐまたはｎ型基板上
に作製された素子では、その構造上、上面に信号用の電
極が、下面にアース用の電極が配置されており、その電
極間のキャパシタンスは避けられない。また、この構造
では、複数の素子を配置するときに、個々のどちらかの
片側電極が共通になり、融通性に欠ける。
受光等を行う場合、素子の電極間のキャパシタンスを低
減する必要がある。しかし、従来のｐまたはｎ型基板上
に作製された素子では、その構造上、上面に信号用の電
極が、下面にアース用の電極が配置されており、その電
極間のキャパシタンスは避けられない。また、この構造
では、複数の素子を配置するときに、個々のどちらかの
片側電極が共通になり、融通性に欠ける。
【０００３】上記の理由から、高速用の光素子には、上
面に２電極を配置して電極間のキャパシタンスを低減し
た電極構造が採用されてきた。このような光素子として
は、例えば、超高速導波路形受光素子が挙げられる（参
考文献：IEEE Jounal of Quantum Electronics Vol.28
p2728 ）。
面に２電極を配置して電極間のキャパシタンスを低減し
た電極構造が採用されてきた。このような光素子として
は、例えば、超高速導波路形受光素子が挙げられる（参
考文献：IEEE Jounal of Quantum Electronics Vol.28
p2728 ）。
【０００４】上面に２電極を持った素子は、フリップチ
ップ実装においても有利である。フリップチップ実装
は、ＰＩＮフォトダイオード等ですでに使われ、高帯域
受信感度特性が得られている（参考文献：例えば、垣
次、桂、石塚、林、乗、高知尾、“微小はんだバンプを
用いた高速受光モジュールの実装技術”、電子情報通信
学会技術研究報告、ＰＰ．１７−２２、ＯＱＥ９１−６
３、１９９１）。
ップ実装においても有利である。フリップチップ実装
は、ＰＩＮフォトダイオード等ですでに使われ、高帯域
受信感度特性が得られている（参考文献：例えば、垣
次、桂、石塚、林、乗、高知尾、“微小はんだバンプを
用いた高速受光モジュールの実装技術”、電子情報通信
学会技術研究報告、ＰＰ．１７−２２、ＯＱＥ９１−６
３、１９９１）。
【０００５】図１は、従来例として高速光素子を説明す
る斜視図である。図中、１１はＦｅドープ半絶縁性Ｉｎ
Ｐ基板、１２はｎ−ＩｎＰバッファ層、１３はＩｎＧａ
Ａｓ／ＩｎＡｌＡｓＭＱＷコア層、１４はｐ−ＩｎＰ
層、１５はｐ−ＩｎＧａＡｓコンタクト層、１６はＦｅ
ドープ半絶縁性ＩｎＰ埋め込み層、１７はｐ側電極、１
８はｎ側電極、１９はＳｉＯ2 膜である。素子長は３０
０μｍである。
る斜視図である。図中、１１はＦｅドープ半絶縁性Ｉｎ
Ｐ基板、１２はｎ−ＩｎＰバッファ層、１３はＩｎＧａ
Ａｓ／ＩｎＡｌＡｓＭＱＷコア層、１４はｐ−ＩｎＰ
層、１５はｐ−ＩｎＧａＡｓコンタクト層、１６はＦｅ
ドープ半絶縁性ＩｎＰ埋め込み層、１７はｐ側電極、１
８はｎ側電極、１９はＳｉＯ2 膜である。素子長は３０
０μｍである。
【０００６】次に、図２〜図７で上述の光素子の作製工
程について述べる。なお、以下の説明において、形成途
中の各層と前記作製完了後の光素子の各層とは正確には
同一でないが、その一部が残り、完成後の各層を構成す
る層要素には同一符号を付して説明および理解の明瞭化
を図ることとする。まず、図２に示すように、Ｆｅドー
プ半絶縁性ＩｎＰ基板１１上に、ｎ−ＩｎＰバッファ層
１２、ＩｎＧａＡｓ／ＩｎＡｌＡｓＭＱＷコア層１３、
ｐ−ＩｎＰクラッド層１４、ｐ−ＩｎＧａＡｓコンタク
ト層１５を連続的にＭＯＶＰＥ法によって成長させる。
次に、図３に示すように、ストライプを形成するために
選択成長マスクとしてＳｉＮX 膜２６をパターニングす
る。
程について述べる。なお、以下の説明において、形成途
中の各層と前記作製完了後の光素子の各層とは正確には
同一でないが、その一部が残り、完成後の各層を構成す
る層要素には同一符号を付して説明および理解の明瞭化
を図ることとする。まず、図２に示すように、Ｆｅドー
プ半絶縁性ＩｎＰ基板１１上に、ｎ−ＩｎＰバッファ層
１２、ＩｎＧａＡｓ／ＩｎＡｌＡｓＭＱＷコア層１３、
ｐ−ＩｎＰクラッド層１４、ｐ−ＩｎＧａＡｓコンタク
ト層１５を連続的にＭＯＶＰＥ法によって成長させる。
次に、図３に示すように、ストライプを形成するために
選択成長マスクとしてＳｉＮX 膜２６をパターニングす
る。
【０００７】次に、図４に示すように、ｎ−ＩｎＰバッ
ファ層１２を一部の領域で残し、その他の領域は、素子
間分離を図るために、Ｆｅドープ半絶縁性ＩｎＰ基板１
１に達するまでドライエッチングを行って、ストライプ
構造を形成する。
ファ層１２を一部の領域で残し、その他の領域は、素子
間分離を図るために、Ｆｅドープ半絶縁性ＩｎＰ基板１
１に達するまでドライエッチングを行って、ストライプ
構造を形成する。
【０００８】次に、図５に示すように、ＳｉＮX 選択成
長マスク２６以外の領域をＦｅドープ半絶縁性ＩｎＰ層
１６で埋め込む。
長マスク２６以外の領域をＦｅドープ半絶縁性ＩｎＰ層
１６で埋め込む。
【０００９】次に、図６に示すように、ストライプ構造
周辺で、ｎ−ＩｎＰバッファ層１２を、ＳｉＯ2 膜１９
のパターニングにより、Ｆｅドープ半絶縁性ＩｎＰ層１
６を一部の領域を残してｎ−ＩｎＰバッファ層１２に達
するまでドライエッチングで除去し、凹構造を形成す
る。
周辺で、ｎ−ＩｎＰバッファ層１２を、ＳｉＯ2 膜１９
のパターニングにより、Ｆｅドープ半絶縁性ＩｎＰ層１
６を一部の領域を残してｎ−ＩｎＰバッファ層１２に達
するまでドライエッチングで除去し、凹構造を形成す
る。
【００１０】最後に、図７に示すように、ストライプ上
のＩｎＧａＡｓコンタクト層１５上にＰ側電極１７を形
成するとともに、凹構造から半導体上面まで引き出され
たｎ側電極１８を形成する。
のＩｎＧａＡｓコンタクト層１５上にＰ側電極１７を形
成するとともに、凹構造から半導体上面まで引き出され
たｎ側電極１８を形成する。
【００１１】しかし、ドライエッチングはエッチング深
さの制御性が乏しいため、２度のドライエッチングによ
り凹構造部のｎ−ＩｎＰバッファ層１２厚が薄くなって
しまい、この部分での抵抗が増大してしまう問題があっ
た。さらに、この部分はｎ電極とのコンタクトをとる領
域であるが、ドライエッチングによって直接表面をたた
かれているため、表面層にダメージが導入され、半導体
−金属の接触抵抗が増大するという問題もあった。図８
に上記作製工程を経て作られた素子の抵抗をヒストグラ
ムで示す。平均で７〜８オームと通常の裏面にｎ電極が
あるタイプの素子に比べ２０％程度の抵抗の増大がみら
れた。
さの制御性が乏しいため、２度のドライエッチングによ
り凹構造部のｎ−ＩｎＰバッファ層１２厚が薄くなって
しまい、この部分での抵抗が増大してしまう問題があっ
た。さらに、この部分はｎ電極とのコンタクトをとる領
域であるが、ドライエッチングによって直接表面をたた
かれているため、表面層にダメージが導入され、半導体
−金属の接触抵抗が増大するという問題もあった。図８
に上記作製工程を経て作られた素子の抵抗をヒストグラ
ムで示す。平均で７〜８オームと通常の裏面にｎ電極が
あるタイプの素子に比べ２０％程度の抵抗の増大がみら
れた。
【００１２】
【発明が解決しようとする課題】同一面上にプラス電極
とマイナス電極を形成した半導体光素子を半絶縁性高抵
抗基板を用いて形成することは、浮遊容量を低減するこ
とによって高速駆動が可能であり、またフリップチップ
実装に適している。
とマイナス電極を形成した半導体光素子を半絶縁性高抵
抗基板を用いて形成することは、浮遊容量を低減するこ
とによって高速駆動が可能であり、またフリップチップ
実装に適している。
【００１３】本発明の課題は、高速駆動が可能であると
ともに、素子の電極金属と半導体の接触抵抗を含む素子
抵抗を低減し、素子性能をさらに向上させる、および素
子作製時の歩留りを向上させた導波路型半導体光素子お
よびその製造方法を提供することにある。
ともに、素子の電極金属と半導体の接触抵抗を含む素子
抵抗を低減し、素子性能をさらに向上させる、および素
子作製時の歩留りを向上させた導波路型半導体光素子お
よびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の導波路型半導体光素子は、第１の導電型を
有する半導体よりなる第１のクラッド層と、該第１のク
ラッド層より屈折率が高くエネルギーギャップが狭い半
導体よりなるコア層と、第２の導電型を有し該コア層よ
り屈折率が低くエネルギーギャップが広い半導体よりな
る第２のクラッド層と、第２の導電型を有しエネルギー
ギャップが前記第２のクラッド層より狭いコンタンクト
層とを半絶縁性半導体基板上に順次積層してなる積層構
造の両側を、高抵抗半導体層によって埋め込んだストラ
イプ状の光導波路構造を有し、さらに、前記ストライプ
状の光導波路の片側方に拡張された前記第１のクラッド
層の一部の露出領域に形成され前記高抵抗半導体層の表
面に至る第１の電極と、前記コンタクト層に形成された
第２の電極を有する導波路型半導体光素子において、前
記第１のクラッド層の拡張され露出した一部領域の厚さ
が、前記ストライプ状の該光導波路構造中に位置する該
第１のクラッド層の厚さに等しいことを特徴とする。
に、本発明の導波路型半導体光素子は、第１の導電型を
有する半導体よりなる第１のクラッド層と、該第１のク
ラッド層より屈折率が高くエネルギーギャップが狭い半
導体よりなるコア層と、第２の導電型を有し該コア層よ
り屈折率が低くエネルギーギャップが広い半導体よりな
る第２のクラッド層と、第２の導電型を有しエネルギー
ギャップが前記第２のクラッド層より狭いコンタンクト
層とを半絶縁性半導体基板上に順次積層してなる積層構
造の両側を、高抵抗半導体層によって埋め込んだストラ
イプ状の光導波路構造を有し、さらに、前記ストライプ
状の光導波路の片側方に拡張された前記第１のクラッド
層の一部の露出領域に形成され前記高抵抗半導体層の表
面に至る第１の電極と、前記コンタクト層に形成された
第２の電極を有する導波路型半導体光素子において、前
記第１のクラッド層の拡張され露出した一部領域の厚さ
が、前記ストライプ状の該光導波路構造中に位置する該
第１のクラッド層の厚さに等しいことを特徴とする。
【００１５】また、前記課題を解決するために、本発明
の導波路型半導体光素子の製造方法は、半絶縁性半導体
基板上に、第１の導電型を有するクラッド層と、該第１
のクラッド層より屈折率が高くエネルギーギャップが狭
い半導体よりなるコア層と、第２の導電型を有し該コア
層より屈折率が低くエネルギーギャップが広い半導体よ
りなる第２のクラッド層と、第２の導電型を有しエネル
ギーギャップが第２のクラッド層より狭いコンタクト層
を、順次積層し、素子基板を形成する第１の工程と、誘
電体薄膜からなるエッチングマスクとドライエッチング
とを用い、前記素子基板を加工して、前記第１のクラッ
ド層によって連結された２列のストライプ状のメサを形
成する第２の工程と、前記２列のメサを半絶縁性半導体
で埋め込む第３工程と、前記２列のメサの一方のメサに
位置する前記コンタクト層と前記第１のクラッド層とを
除去する第４の工程と、前記第１のクラッド層に比して
選択的に前記コア層を除去する湿式エッチング液を用い
て、前記一方のメサに位置する前記コア層を除去する第
５の工程と、前記コア層に至るまで除去された前記一方
のメサに位置する前記第１のクラッド層から前記半絶縁
性半導体の表面に至る前記第１の電極を形成すると共
に、前記２列のメサの内の前記一方のメサでない他方の
メサに位置する前記コンタクト層上に前記第２の電極を
形成する第６の工程と、を具備していることを特徴とす
る。
の導波路型半導体光素子の製造方法は、半絶縁性半導体
基板上に、第１の導電型を有するクラッド層と、該第１
のクラッド層より屈折率が高くエネルギーギャップが狭
い半導体よりなるコア層と、第２の導電型を有し該コア
層より屈折率が低くエネルギーギャップが広い半導体よ
りなる第２のクラッド層と、第２の導電型を有しエネル
ギーギャップが第２のクラッド層より狭いコンタクト層
を、順次積層し、素子基板を形成する第１の工程と、誘
電体薄膜からなるエッチングマスクとドライエッチング
とを用い、前記素子基板を加工して、前記第１のクラッ
ド層によって連結された２列のストライプ状のメサを形
成する第２の工程と、前記２列のメサを半絶縁性半導体
で埋め込む第３工程と、前記２列のメサの一方のメサに
位置する前記コンタクト層と前記第１のクラッド層とを
除去する第４の工程と、前記第１のクラッド層に比して
選択的に前記コア層を除去する湿式エッチング液を用い
て、前記一方のメサに位置する前記コア層を除去する第
５の工程と、前記コア層に至るまで除去された前記一方
のメサに位置する前記第１のクラッド層から前記半絶縁
性半導体の表面に至る前記第１の電極を形成すると共
に、前記２列のメサの内の前記一方のメサでない他方の
メサに位置する前記コンタクト層上に前記第２の電極を
形成する第６の工程と、を具備していることを特徴とす
る。
【００１６】
【発明の実施の形態】本発明による導波路型半導体光素
子は、同一面上にプラス電極とマイナス電極が並列した
構造であり、かつ半絶縁性高抵抗基板を用いているた
め、浮遊容量を低減でき高速駆動が可能である。またフ
リップチップ実装にも適している。
子は、同一面上にプラス電極とマイナス電極が並列した
構造であり、かつ半絶縁性高抵抗基板を用いているた
め、浮遊容量を低減でき高速駆動が可能である。またフ
リップチップ実装にも適している。
【００１７】また、本発明に従う導波路型半導体光素子
は、メサストライプ構造部分の第１の導電形を有するバ
ッファ層の厚さと、露出された第１の導電形を有するク
ラッド層の厚さが等しいため、露出された第１のクラッ
ド層厚が十分である。したがって、従来例によるドライ
エッチング工程によって凹部分のバッファ層厚が薄くな
ってしまった場合にくらべ、素子抵抗が低い。
は、メサストライプ構造部分の第１の導電形を有するバ
ッファ層の厚さと、露出された第１の導電形を有するク
ラッド層の厚さが等しいため、露出された第１のクラッ
ド層厚が十分である。したがって、従来例によるドライ
エッチング工程によって凹部分のバッファ層厚が薄くな
ってしまった場合にくらべ、素子抵抗が低い。
【００１８】また、本発明に従う半導体光素子は、第２
のメサストライプの第２の導電形を有するコンタクト
層、第２の導電形を有するクラッド層を逐次ウェットエ
ッチングあるいはドライエッチングとウェットエッチン
グを併用して、コア層をウェットエッチングで除去し、
第１の導電形を有するバッファ層を露出させた凹構造を
形成する工程を有するため、凹構造底面部分のバッファ
層の表面はウェットエッチングによる、コア層とバッフ
ァ層のウェットエッチングの選択性により面だしされた
ことになる。したがって、きわめて高い寸法精度と面内
平滑性を有することになり、作製歩留りが高くなる。
のメサストライプの第２の導電形を有するコンタクト
層、第２の導電形を有するクラッド層を逐次ウェットエ
ッチングあるいはドライエッチングとウェットエッチン
グを併用して、コア層をウェットエッチングで除去し、
第１の導電形を有するバッファ層を露出させた凹構造を
形成する工程を有するため、凹構造底面部分のバッファ
層の表面はウェットエッチングによる、コア層とバッフ
ァ層のウェットエッチングの選択性により面だしされた
ことになる。したがって、きわめて高い寸法精度と面内
平滑性を有することになり、作製歩留りが高くなる。
【００１９】また、電極との接触界面となる凹構造底面
のバッファ層表面だしをウェットエッチングで行うた
め、ドライエッチングのような加工ダメージが導入され
ない。したがって、きわめて良好な半導体−金属界面を
形成することが可能となり、接触抵抗の低減が可能とな
る。
のバッファ層表面だしをウェットエッチングで行うた
め、ドライエッチングのような加工ダメージが導入され
ない。したがって、きわめて良好な半導体−金属界面を
形成することが可能となり、接触抵抗の低減が可能とな
る。
【００２０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２１】図９は本発明にかかる半導体光素子の斜視
図である。図中、４１はＦｅドープ半絶縁性ＩｎＰ基
板、４２はｎ−ＩｎＰクラッド層、４３はＩｎＧａＡｓ
／ＩｎＡｌＡｓＭＱＷコア層、４４はｐ−ＩｎＰ層、４
５はｐ−ＩｎＧａＡｓコンタクト層、４６はＦｅドープ
半絶縁性ＩｎＰ埋め込み層、４７はｐ側電極、４８はｎ
側電極、４９はＳｉＯ2 膜である。
図である。図中、４１はＦｅドープ半絶縁性ＩｎＰ基
板、４２はｎ−ＩｎＰクラッド層、４３はＩｎＧａＡｓ
／ＩｎＡｌＡｓＭＱＷコア層、４４はｐ−ＩｎＰ層、４
５はｐ−ＩｎＧａＡｓコンタクト層、４６はＦｅドープ
半絶縁性ＩｎＰ埋め込み層、４７はｐ側電極、４８はｎ
側電極、４９はＳｉＯ2 膜である。
【００２２】なお、ここではＩｎＧａＡｓ／ＩｎＡｌＡ
ｓ系ＭＱＷ半導体光素子を例としたが、材料、構造はこ
れに限定されるものではなく、ＩｎＧａＡｌＡｓ／Ｉｎ
ＡｌＡｓ系、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ
Ｐ／ＩｎＰ系、ＩｎＧａＡｓ／ＩｎＧａＡｓＰ系の材
料、コア層としてＭＱＷ構造の他バルク構造でもよい。
また、歪超格子構造などを用いてもよい。素子長は３０
０μｍである。
ｓ系ＭＱＷ半導体光素子を例としたが、材料、構造はこ
れに限定されるものではなく、ＩｎＧａＡｌＡｓ／Ｉｎ
ＡｌＡｓ系、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ
Ｐ／ＩｎＰ系、ＩｎＧａＡｓ／ＩｎＧａＡｓＰ系の材
料、コア層としてＭＱＷ構造の他バルク構造でもよい。
また、歪超格子構造などを用いてもよい。素子長は３０
０μｍである。
【００２３】図１０ないし図１５を用いて本発明の製造
方法について説明する。なお、以下の説明において、形
成途中の各層と前記作製完了後の光素子の各層とは正確
には同一でないが、その一部が残り、完成後の各層を構
成する層要素には同一符号を付して説明および理解の明
瞭化を図ることとする 図１０に示すように、半絶縁性ＩｎＰ基板４１の上に有
機金属気相成長法（ＭＯＶＰＥ）によりｎ形ＩｎＰクラ
ッド層（ｎ形不純物濃度２×１０18ｃｍ-3、厚さ２μ
ｍ）４２、アンドープのＩｎＧａＡｓ／ＩｎＡｌＡｓＭ
ＱＷコア層（厚さ０．１９μｍ）４３、ｐ形ＩｎＰクラ
ッド層（ｐ形不純物濃度５×１０17ｃｍ-3、厚さ１．５
μｍ）４４およびＰ+ ＩｎＧａＡｓコンタクト層（ｐ形
不純物濃度２×１０18ｃｍ-3、厚さ０．３μｍ）４５を
順次成長する。ＭＱＷ層４３の構成は、ＩｎＧａＡｓ井
戸層は厚さ１２ｎｍで０．５％伸張歪み、ＩｎＡｌＡｓ
障壁層は厚さ７ｎｍで０．４％の圧縮歪みが導入されて
いる。繰り返し周期は１０、エキシトンのピーク波長は
１．４７μｍである。
方法について説明する。なお、以下の説明において、形
成途中の各層と前記作製完了後の光素子の各層とは正確
には同一でないが、その一部が残り、完成後の各層を構
成する層要素には同一符号を付して説明および理解の明
瞭化を図ることとする 図１０に示すように、半絶縁性ＩｎＰ基板４１の上に有
機金属気相成長法（ＭＯＶＰＥ）によりｎ形ＩｎＰクラ
ッド層（ｎ形不純物濃度２×１０18ｃｍ-3、厚さ２μ
ｍ）４２、アンドープのＩｎＧａＡｓ／ＩｎＡｌＡｓＭ
ＱＷコア層（厚さ０．１９μｍ）４３、ｐ形ＩｎＰクラ
ッド層（ｐ形不純物濃度５×１０17ｃｍ-3、厚さ１．５
μｍ）４４およびＰ+ ＩｎＧａＡｓコンタクト層（ｐ形
不純物濃度２×１０18ｃｍ-3、厚さ０．３μｍ）４５を
順次成長する。ＭＱＷ層４３の構成は、ＩｎＧａＡｓ井
戸層は厚さ１２ｎｍで０．５％伸張歪み、ＩｎＡｌＡｓ
障壁層は厚さ７ｎｍで０．４％の圧縮歪みが導入されて
いる。繰り返し周期は１０、エキシトンのピーク波長は
１．４７μｍである。
【００２４】次に、図１１に示すように、成長面上にＳ
ｉＯ2 をスパッタ法により蒸着し、フォトリソグラフィ
およびＣＦ4 とＨ2 の混合ガスによる反応性ドライエッ
チング法によりストライプ状の第１のマスク５６を形成
する。この場合、光素子の横モードが単一となるように
ストライプの幅を２μｍとする。
ｉＯ2 をスパッタ法により蒸着し、フォトリソグラフィ
およびＣＦ4 とＨ2 の混合ガスによる反応性ドライエッ
チング法によりストライプ状の第１のマスク５６を形成
する。この場合、光素子の横モードが単一となるように
ストライプの幅を２μｍとする。
【００２５】次に、図１２に示すように、ＣＦ4 とＨ2
の混合ガスによる反応性ドライエッチング法により、ｎ
形ＩｎＰクラッド層４２の途中までエッチングを行い、
第１および第２のメサストライプ１０１，１０２を形成
する。次に、再度、第２のＳｉＯ2 を全面にわたり付
け、通常のホトリソグラフィおよびＣＦ4 とＨ2 の混合
ガスによる反応性ドライエッチング法により、メサ上
部、メサ側壁、および第１と第２のメサストライプ１０
１，１０２の間に位置するｎ形ＩｎＰクラッド層１０３
上に第２のＳｉＯ2 マスクを形成する。次に、ＣＦ4 と
Ｈ2 の混合ガスによる反応性ドライエッチング法によ
り、ＳｉＯ2 マスクで覆われていない領域を半絶縁性Ｉ
ｎＰ基板までエッチングを行う。その後、第２のＳｉＯ
2 膜を除去し、第１のＳｉＯ2 マスク５６を露出させ
る。
の混合ガスによる反応性ドライエッチング法により、ｎ
形ＩｎＰクラッド層４２の途中までエッチングを行い、
第１および第２のメサストライプ１０１，１０２を形成
する。次に、再度、第２のＳｉＯ2 を全面にわたり付
け、通常のホトリソグラフィおよびＣＦ4 とＨ2 の混合
ガスによる反応性ドライエッチング法により、メサ上
部、メサ側壁、および第１と第２のメサストライプ１０
１，１０２の間に位置するｎ形ＩｎＰクラッド層１０３
上に第２のＳｉＯ2 マスクを形成する。次に、ＣＦ4 と
Ｈ2 の混合ガスによる反応性ドライエッチング法によ
り、ＳｉＯ2 マスクで覆われていない領域を半絶縁性Ｉ
ｎＰ基板までエッチングを行う。その後、第２のＳｉＯ
2 膜を除去し、第１のＳｉＯ2 マスク５６を露出させ
る。
【００２６】次に、図１３に示すように、ＳｉＯ2 マス
ク５６を選択成長用マスクとして、メサ側壁、および露
出したｎ形クラッド層１０３と露出した半絶縁性半導体
表面をすべてＭＯＶＰＥ法により鉄をドープした半絶縁
性ＩｎＰ結晶４６によって埋め込む。
ク５６を選択成長用マスクとして、メサ側壁、および露
出したｎ形クラッド層１０３と露出した半絶縁性半導体
表面をすべてＭＯＶＰＥ法により鉄をドープした半絶縁
性ＩｎＰ結晶４６によって埋め込む。
【００２７】次に、図１４に示すように、第２のストラ
イプ上にＳｉＯ2 膜４９の窓があくようにフォトリソグ
ラフィにてパターニングする。続いて、ＣＦ4 とＨ2 の
混合ガスによる反応性ドライエッチング法によってｐ+
形ＩｎＧａＡｓコンタクト層４５、ｐ−ＩｎＰクラッド
層４４とＩｎＧａＡｓ／ＩｎＡｌＡｓＭＱＷ層４３の途
中までエッチングして、続いて、硫酸と過酸化水素水の
混合液によるウェットエッチングによって、ＭＱＷ層４
３の残りをエッチングして、凹構造を形成する。
イプ上にＳｉＯ2 膜４９の窓があくようにフォトリソグ
ラフィにてパターニングする。続いて、ＣＦ4 とＨ2 の
混合ガスによる反応性ドライエッチング法によってｐ+
形ＩｎＧａＡｓコンタクト層４５、ｐ−ＩｎＰクラッド
層４４とＩｎＧａＡｓ／ＩｎＡｌＡｓＭＱＷ層４３の途
中までエッチングして、続いて、硫酸と過酸化水素水の
混合液によるウェットエッチングによって、ＭＱＷ層４
３の残りをエッチングして、凹構造を形成する。
【００２８】なお、Ｉ−ＩｎＰクラッド層４２とＭＱＷ
層４３の間で正確にエッチングを停止させ、かつその面
が平滑にするため、ＭＱＷ層４３はウェットエッチング
によってエッチング工程を終わる必要がある。しかし、
それ以外の層はドライエッチングでもウェットエッチン
グでもその方法は問わない。極端な例として、すべてウ
ェットエッチングによってでもかまわない。
層４３の間で正確にエッチングを停止させ、かつその面
が平滑にするため、ＭＱＷ層４３はウェットエッチング
によってエッチング工程を終わる必要がある。しかし、
それ以外の層はドライエッチングでもウェットエッチン
グでもその方法は問わない。極端な例として、すべてウ
ェットエッチングによってでもかまわない。
【００２９】次に、図１５に示すとおり、ＳｉＯ2 膜４
９を窓開けした後、Ｐ+ 形ＩｎＧａＡｓコンタクト層４
５の上にＡｕＺｎＮｉからなるｐ側電極４７を、凹構造
底面のｎ形ＩｎＰクラッド層１０３の上にＡｕＧｅＮｉ
からなるｎ側電極４８を、それぞれリフトオフ法と蒸着
法によって付け、４２０℃で約２０秒間合金処理を行
う。その後、ワイヤボンディング用に金属電極としてＡ
ｕを付ける。
９を窓開けした後、Ｐ+ 形ＩｎＧａＡｓコンタクト層４
５の上にＡｕＺｎＮｉからなるｐ側電極４７を、凹構造
底面のｎ形ＩｎＰクラッド層１０３の上にＡｕＧｅＮｉ
からなるｎ側電極４８を、それぞれリフトオフ法と蒸着
法によって付け、４２０℃で約２０秒間合金処理を行
う。その後、ワイヤボンディング用に金属電極としてＡ
ｕを付ける。
【００３０】Ｐ側の電極４７の大きさはストライプ部で
３００μｍ×２μｍ、パット部で４０μｍ×３０μｍ。
ｎ側電極４８の大きさはストライプ部で５μｍ×３００
μｍ、パット部で４０μｍ×４０μｍである。
３００μｍ×２μｍ、パット部で４０μｍ×３０μｍ。
ｎ側電極４８の大きさはストライプ部で５μｍ×３００
μｍ、パット部で４０μｍ×４０μｍである。
【００３１】なお、ｎ−ＩｎＰクラッド層４２とＭＱＷ
層４３の間で正確にエッチングを停止させ、かつその面
が平滑にするためには、両層間のウェットエッチングに
対する選択性がなければならない。もし、ｎ−ＩｎＰク
ラッド層４２とＭＱＷ層４３の間に十分な選択性が無か
った場合、図１６に示すように、ｎ−ＩｎＰクラッド層
４２とＭＱＷ層４３との間に十分選択性のあるエッチン
グストップ層６３を入れてもよい。たとえば、ＩｎＧａ
Ａｓ／ＩｎＡｌＡｓＭＱＷ４３は、成長条件によって
は、ｎ−ＩｎＰクラッド層４２とあまり選択性がとれな
い場合がある。この場合、エッチングストップ層として
ＩｎＧａＡｓＰ（１．３μｍ組成）等を使用するとい
い。
層４３の間で正確にエッチングを停止させ、かつその面
が平滑にするためには、両層間のウェットエッチングに
対する選択性がなければならない。もし、ｎ−ＩｎＰク
ラッド層４２とＭＱＷ層４３の間に十分な選択性が無か
った場合、図１６に示すように、ｎ−ＩｎＰクラッド層
４２とＭＱＷ層４３との間に十分選択性のあるエッチン
グストップ層６３を入れてもよい。たとえば、ＩｎＧａ
Ａｓ／ＩｎＡｌＡｓＭＱＷ４３は、成長条件によって
は、ｎ−ＩｎＰクラッド層４２とあまり選択性がとれな
い場合がある。この場合、エッチングストップ層として
ＩｎＧａＡｓＰ（１．３μｍ組成）等を使用するとい
い。
【００３２】次に、前述の実施例の半導体光素子の動作
について述べる。図１７に示すとおり、素子の抵抗は平
均で３〜５Ωであり、ドライエッチングを用いた従来例
と比べて、１／３程度低減している。素子容量は０．３
〜０．６ｐＥと通常の半導体光素子に比較して約１／２
〜１／３になった。これは半絶縁性基板を用い、メサス
トライプをはさんで片側にｐ形電極他方の側にｎ形電極
を形成したため、電気抵間の容量がほぼコア層とｐ形ク
ラッド層との接合容量だけになったためと考えられる。
について述べる。図１７に示すとおり、素子の抵抗は平
均で３〜５Ωであり、ドライエッチングを用いた従来例
と比べて、１／３程度低減している。素子容量は０．３
〜０．６ｐＥと通常の半導体光素子に比較して約１／２
〜１／３になった。これは半絶縁性基板を用い、メサス
トライプをはさんで片側にｐ形電極他方の側にｎ形電極
を形成したため、電気抵間の容量がほぼコア層とｐ形ク
ラッド層との接合容量だけになったためと考えられる。
【００３３】図１８に半導体光素子の消光特性を示す。
半導体光素子は印加電圧２ＶでＴＥ偏光において２５ｄ
Ｂ、ＴＭ偏光において２２ｄＢの消光特性を得た。
半導体光素子は印加電圧２ＶでＴＥ偏光において２５ｄ
Ｂ、ＴＭ偏光において２２ｄＢの消光特性を得た。
【００３４】また、図１９に示すとおりこの半導体光素
子の３ｄＢ変調帯域は５０ＧＨｚあり、超高速変調が可
能であった。
子の３ｄＢ変調帯域は５０ＧＨｚあり、超高速変調が可
能であった。
【００３５】なお、ここでは半導体光素子について述べ
たが、この半絶縁性基板上に形成され、かつ半絶縁性埋
め込み層を有し、ｐおよびｎ側電極がともに半導体表面
上に並んで配置されうる光素子、すなわち半導体レーザ
や半導体受光素子についても、本発明の構造および作製
方法は容易に適用できる。
たが、この半絶縁性基板上に形成され、かつ半絶縁性埋
め込み層を有し、ｐおよびｎ側電極がともに半導体表面
上に並んで配置されうる光素子、すなわち半導体レーザ
や半導体受光素子についても、本発明の構造および作製
方法は容易に適用できる。
【００３６】
【発明の効果】以上説明したように、本発明によれば半
導体光素子を半絶縁性半導体基板の上に歩留り良く形成
でき、プラス電極とマイナス電極を同一面側から取り出
すことで、高速な変調信号が得られる。さらに、接触抵
抗を含む素子抵抗の低い半導体光素子をつくることがで
きる。
導体光素子を半絶縁性半導体基板の上に歩留り良く形成
でき、プラス電極とマイナス電極を同一面側から取り出
すことで、高速な変調信号が得られる。さらに、接触抵
抗を含む素子抵抗の低い半導体光素子をつくることがで
きる。
【図１】従来例を説明する高速変動体変調器の斜視図で
ある。
ある。
【図２】従来例の光素子の作製工程を説明する断面図で
ある。
ある。
【図３】従来例の光素子の作製工程を説明する断面図で
ある。
ある。
【図４】従来例の光素子の作製工程を説明する断面図で
ある。
ある。
【図５】従来例の光素子の作製工程を説明する断面図で
ある。
ある。
【図６】従来例の光素子の作製工程を説明する断面図で
ある。
ある。
【図７】従来例の光素子の作製工程を説明する断面図で
ある。
ある。
【図８】従来例における高速光素子の素子抵抗のヒスト
グラムを示す図である。
グラムを示す図である。
【図９】本発明の実施例を説明する高速半導体光素子の
斜視図である。
斜視図である。
【図１０】本発明実施例の光素子の作製工程を説明する
断面図である。
断面図である。
【図１１】本発明実施例の光素子の作製工程を説明する
断面図である。
断面図である。
【図１２】本発明実施例の光素子の作製工程を説明する
断面図である。
断面図である。
【図１３】本発明実施例の光素子の作製工程を説明する
断面図である。
断面図である。
【図１４】本発明実施例の光素子の作製工程を説明する
断面図である。
断面図である。
【図１５】本発明実施例の光素子の作製工程を説明する
断面図である。
断面図である。
【図１６】本発明の実施例でエッチストップ層が付加さ
れた構造を説明する断面図である。
れた構造を説明する断面図である。
【図１７】本発明の実施例における高速光素子の素子抵
抗のヒストグラムを示す図である。
抗のヒストグラムを示す図である。
【図１８】本発明の実施例における高速光素子の消光特
性を示す図である。
性を示す図である。
【図１９】本発明の実施例における高速光素子の高周波
応答特性を示す図である。
応答特性を示す図である。
４１ Ｆｅドープ半絶縁性ＩｎＰ基板 ４２ ｎ−ＩｎＰクラッド層 ４３ ＩｎＧａＡｓ／ＩｎＡｌＡｓＭＱＷコア層 ４４ ｐ−ＩｎＰクラッド層 ４５ ｐ−ＩｎＧａＡｓコンタクト層 ４６ Ｆｅドープ半絶縁性ＩｎＰ埋め込み層 ４７ ｐ側電極 ４８ ｎ側電極 ４９ ＳｉＯ2 膜 ５６ ＳｉＯ2 膜 ６３ エッチングストップ層 １０１ 第１のメサストライプ １０２ 第２のメサストライプ １０３ 第１と第２のメサストライプの間に位置するｎ
型ＩｎＰクラッド層
型ＩｎＰクラッド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 悦男 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (2)
- 【請求項１】 第１の導電型を有する半導体よりなる第
１のクラッド層と、該第１のクラッド層より屈折率が高
くエネルギーギャップが狭い半導体よりなるコア層と、
第２の導電型を有し該コア層より屈折率が低くエネルギ
ーギャップが広い半導体よりなる第２のクラッド層と、
第２の導電型を有しエネルギーギャップが前記第２のク
ラッド層より狭いコンタンクト層とを半絶縁性半導体基
板上に順次積層してなる積層構造の両側を、高抵抗半導
体層によって埋め込んだストライプ状の光導波路構造を
有し、さらに、前記ストライプ状の光導波路の片側方に
拡張された前記第１のクラッド層の一部の露出領域に形
成され前記高抵抗半導体層の表面に至る第１の電極と、
前記コンタクト層に形成された第２の電極を有する導波
路型半導体光素子において、 前記第１のクラッド層の拡張され露出した一部領域の厚
さが、前記ストライプ状の該光導波路構造中に位置する
該第１のクラッド層の厚さに等しいことを特徴とする導
波路型半導体光素子。 - 【請求項２】 半絶縁性半導体基板上に、第１の導電型
を有するクラッド層と、該第１のクラッド層より屈折率
が高くエネルギーギャップが狭い半導体よりなるコア層
と、第２の導電型を有し該コア層より屈折率が低くエネ
ルギーギャップが広い半導体よりなる第２のクラッド層
と、第２の導電型を有しエネルギーギャップが第２のク
ラッド層より狭いコンタクト層を、順次積層し、素子基
板を形成する第１の工程と、 誘電体薄膜からなるエッチングマスクとドライエッチン
グとを用い、前記素子基板を加工して、前記第１のクラ
ッド層によって連結された２列のストライプ状のメサを
形成する第２の工程と、 前記２列のメサを半絶縁性半導体で埋め込む第３工程
と、 前記２列のメサの一方のメサに位置する前記コンタクト
層と前記第１のクラッド層とを除去する第４の工程と、 前記第１のクラッド層に比して選択的に前記コア層を除
去する湿式エッチング液を用いて、前記一方のメサに位
置する前記コア層を除去する第５の工程と、 前記コア層に至るまで除去された前記一方のメサに位置
する前記第１のクラッド層から前記半絶縁性半導体の表
面に至る前記第１の電極を形成すると共に、前記２列の
メサの内の前記一方のメサでない他方のメサに位置する
前記コンタクト層上に前記第２の電極を形成する第６の
工程と、を具備していることを特徴とする導波路型半導
体光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29317495A JPH09133902A (ja) | 1995-11-10 | 1995-11-10 | 導波路型半導体光素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29317495A JPH09133902A (ja) | 1995-11-10 | 1995-11-10 | 導波路型半導体光素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09133902A true JPH09133902A (ja) | 1997-05-20 |
Family
ID=17791375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29317495A Pending JPH09133902A (ja) | 1995-11-10 | 1995-11-10 | 導波路型半導体光素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09133902A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6692837B2 (en) | 2001-05-11 | 2004-02-17 | Nippon Telegraph And Telephone Corporation | Semi-insulating substrate, semiconductor optical device and fabrication method of semiconductor thin film |
| WO2005081050A1 (ja) * | 2004-02-20 | 2005-09-01 | Nec Corporation | 変調器集積化光源およびその製造方法 |
| JP2011003627A (ja) * | 2009-06-17 | 2011-01-06 | Nippon Telegr & Teleph Corp <Ntt> | 差動信号駆動用レーザアレイ |
-
1995
- 1995-11-10 JP JP29317495A patent/JPH09133902A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6692837B2 (en) | 2001-05-11 | 2004-02-17 | Nippon Telegraph And Telephone Corporation | Semi-insulating substrate, semiconductor optical device and fabrication method of semiconductor thin film |
| WO2005081050A1 (ja) * | 2004-02-20 | 2005-09-01 | Nec Corporation | 変調器集積化光源およびその製造方法 |
| JPWO2005081050A1 (ja) * | 2004-02-20 | 2008-01-10 | 日本電気株式会社 | 変調器集積化光源およびその製造方法 |
| JP2011003627A (ja) * | 2009-06-17 | 2011-01-06 | Nippon Telegr & Teleph Corp <Ntt> | 差動信号駆動用レーザアレイ |
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