JPH09121017A

JPH09121017A - マルチチップ半導体装置

Info

Publication number: JPH09121017A
Application number: JP8244458A
Authority: JP
Inventors: Masaru Sakaguchi; 勝坂口; Kunihiko Nishi; 邦彦西; Aizo Kaneda; 愛三金田; Koji Serizawa; 弘二芹沢; Michiharu Honda; 美智晴本田; Toru Yoshida; 亨吉田; Michio Tanimoto; 道夫谷本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-17
Filing date: 1996-09-17
Publication date: 1997-05-06
Anticipated expiration: 2013-06-18
Also published as: JP2765571B2

Abstract

(57)【要約】【目的】従来のパッケージと同じ実装面積に対して、複
数倍のメモリ容量を有するパッケージ構造を提供するこ
とを目的とする。【構成】上記目的は、フィルムキャリア半導体モジュー
ルを２個以上積み重ねて電気的に接続することによって
達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の構造とその
製造方法に係り、特に従来のＩＣパッケージと同じ実装
面積に対し複数倍のメモリ容量を有する大容量マルチチ
ップ半導体装置の構造及び製造方法に関する。

【０００２】

【従来の技術】半導体メモリは、大型コンピュータを始
めパソコン，ワープロ，ワークステーション，ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ，ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産，４ＭｂｉｔＤＲＡＭがサンプル出荷，１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発，サブミクロン配線技
術，パッケージング技術等の開発に膨大な費用を必要と
している。

【０００３】従来、メモリ用途のパッケージは、リード
フレームのタブ上にチップを搭載し、内部リード先端と
チップのボンディングパッドとをワイヤボンディングし
て結線し、レジンモールドしてなるプラスチックパッケ
ージが主流である。

【０００４】パッケージ形態はメモリ容量が２５６Ｋｂ
ｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌｉ
ｎｌｉｎｅＰａｃｋａｇｅ）が主流であったが、そ
の後高密度実装の要求が強くなり、実装面積をＤＩＰよ
り小さくしたＳＯＪ（ｓｍａｌｌｏｕｔｌｉｎｅＪ
−ｌｅａｄｐａｃｋａｇｅ），ＺＩＰ（ｚｉｇｚａｇ
ｉｎ−ｌｉｎｅｐａｃｋａｇｅ）に移ってきている。

【０００５】ここでＤＩＰとは、パッケージ長辺２方向
にリードを２列にはり出し、このリードをパッケージ下
方に折り曲げ形のもので、リードをプリント板のスルー
ホールに挿入して実装する。またＺＩＰはパッケージ長
辺一方向にリードをはり出させ、このリードを交互に折
り曲げたもので、パッケージを縦形に実装したスルーホ
ール挿入タイプである。またＳＯＪはパッケージを長辺
２方向にはり出すがリードピッチをＤＩＬの１／２と小
さくし、リードをパッケージ下方に「Ｊ」形に折り曲げ
てプリント板表面に直接に搭載する面実装タイプで、Ｄ
ＩＬに比べてパッケージの長手方向の縮小とプリント板
への両面実装をねらったものである。

【０００６】従来のパッケージについて、パッケージ形
態とプリント板への実装に関し日経マイクロデバイス別
冊No.１ｐ７３〜８０及び８７〜８９について述べら
れており、ここで、ＤＩＰはパッケージを横形に実装し
スルーホールにリード線を挿入することから両面実装が
出来ず実装効率はよくない。これに対し、ＺＩＰは縦形
にした分ＤＩＰより高密度実装が可能である。すなわち
ＤＩＰのリード列間の寸法がプリント板の３格子ピッチ
であるのに対し、ＺＩＰでは１格子ピッチであり、プリ
ント板上での実装密度はＤＩＰのほぼ２倍になる。また
ＳＯＪは横形実装であるが、リードピン配置がプリント
板の格子の制約を受けないこと及び両面実装ができるこ
とからＤＩＰの２倍以上の高密度実装が図れる等の特徴
がある。

【０００７】

【発明が解決しようとする課題】以上述べたように従来
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量，高密度実装が難かしいという問題があった。

【０００８】本発明の目的は、上記課題を取り除き、従
来のパッケージと同じ実装面積に対して、複数倍のメモ
リ容量を有するパッケージ構造を提供することにある。
また、他の目的は、そのパッケージ構造を製造する方法
を提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、フィルムキ
ャリア半導体モジュールを２個以上積み重ねて電気的に
接続することによって達成される。

【００１０】

【作用】すなわち、第１のフィルムキャリア半導体モジ
ュールと第２のフィルムキャリア半導体モジュールのア
ウタリード位置に、チップ選択用配線パターンを形成し
たスペーサを介在させて、上記第１及び第２のフィルム
キャリア半導体モジュールを電気的に接続することによ
り、従来のパッケージと同じ実装面積及びパッケージ厚
さで２倍のメモリ容量を有することができる。なお、ス
ペーサをフィルムキャリア半導体モジュールの厚さと同
等か、それより若干厚くすることにより、スペーサを介
して２個以上のフィルムキャリア半導体モジュールを容
易に積み重ねることが可能であり、メモリ容量を、チッ
プの個数倍に容易に増やすことができる。

【００１１】

【実施例】以下本発明の一実施例を図１〜図２５により
説明する。

【００１２】図１は４個のフィルムキャリア半導体モジ
ュール２８ａ〜２８ｄを積み重ね電気的に接続した本発
明になるマルチチップ半導体装置の断面図である。

【００１３】図２は、図１に示すマルチチップ半導体装
置をマザーボードに実装した状態での下から第１段目及
び第２段目のフィルムキャリア半導体モジュールの接続
部を拡大した断面図である。

【００１４】図３は、図１に示すマルチチップ半導体装
置の下から２段目のフィルムキャリア半導体モジュール
２８ｂの平面図である。

【００１５】図４〜図６はチップ選択端子部の詳細を示
す斜視図で、図４は下から第２段目、図５は下から第１
段目のフィルムキャリア半導体モジュール、図６はマザ
ーボードである。

【００１６】図７は、半導体チップを４個積み重ねたマ
ルチチップ半導体装置の各半導体チップの電気的接続状
態を示す回路ブロック図である。

【００１７】まず、図１〜図７において、本発明になる
マルチチップ半導体装置の構成を説明する。なお、各図
において同一符号は同一内容を示している。

【００１８】図１及び図２において、半導体チップ２ａ
にはバンプ４ａが形成されており、バンプ４ａとフィル
ムキャリアテープ６ａはインナーリード部１０ａで電気
的に接続され、アウターリード部１２ａを半導体チップ
２ａの外側に張り出している。

【００１９】半導体チップ２ａの上面及びインナリード
部１０ａを含む半導体チップ２ａの側部には保護コート
樹脂１４ａがコートしてある。

【００２０】スペーサ２０ａには、表面パターン２２ａ
と裏面パターン２４ａが形成され、両パターンはスルー
ホール２６ａで電気的につながっており、表面パターン
２２ａと前記アウターリード１２ａは第１接続層１６ａ
によって電気的につながっており、フィルムキャリア半
導体モジュール２８ａを形成している。

【００２１】上記において図１の最下段のフィルムキャ
リア半導体モジュール２８ａの構成について説明した
が、下から第２段目，第３段目，第４段目もほぼ同様の
構成であり、以降各図において最下段のフィルムキャリ
ア半導体モジュールには前記のように符号の後に「ａ」
を、また第２段目には「ｂ」を、第３段目には「ｃ」
を、第４段目には「ｄ」をつけて表示する。

【００２２】第２接続層１８ｂは、第１段目のフィルム
キャリア半導体モジュール２８ａと第２段目のフィルム
キャリア半導体モジュール２８ｂを電気的に接続する。

【００２３】マザーボード３０の上面には、配線パター
ン３２が形成されており、第３接続層３４で最下段フィ
ルムキャリア半導体モジュール２８ａと電気的につなが
る。

【００２４】図３において、複数本のリード線は１本の
チップ選択リード線４０ｂと、チップ選択リード線４０
ｂを除くそれ以外の複数本の共通リード線４２ｂに区分
けされ、スペーサ２０ｂに形成される表面パターンも前
記リード線に対応したチップ選択端子パターン４４ｂと
複数個の共通端子パターン４６ｂに区分けされる。

【００２５】図４において、半導体チップ２ｂの上面に
は共通端子パッド５ｂとチップ選択端子パッド７ｂが形
成されている。スペーサ２０ｂの表面には、共通リード
線４２ｂと接続する共通端子パターン４６ｂ，チップ選
択リード線４０ｂと接続するチップ選択端子パターン４
４ｂ，チップ選択端子パターン４４ｂと接続パターン４
８ｂによってつながるチップ選択専用パターン５０ｂが
形成されており、共通リード線４２ｂは共通端子パッド
５ｂとチップ選択リード線４０ｂはチップ選択端子パッ
ド７ｂとつながっている。また裏面には前記共通端子パ
ターン４６ｂに相対して裏面共通端子パターン５２ｂ、
チップ選択端子パターン４４ｂに相対して裏面チップ選
択端子パターン５４ｂ、チップ選択専用パターン５０ｂ
に対応して裏面チップ選択専用パターン５６ｂが形成さ
れ、表裏の共通端子パターン４６ｂと５２ｂはスルーホ
ール５８ｂによって、また表裏のチップ選択専用パター
ン５０ｂと５６ｂはスルーホール６０ｂによって電気的
につながっている。

【００２６】図５において、表裏のチップ選択端子パタ
ーン４４ａと５４ａはスルーホール６２ａによって電気
的につながっており、チップ選択端子４４ａとチップ選
択専用パターン５０ａは電気的に絶縁されており、その
他は図４と同じ構成である。

【００２７】図６においてマザーボード３０の上面には
チップ選択端子パターン６４，チップ選択専用パターン
６６，共通端子パターン６８が形成されており、それぞ
れの端子パターンにはライン７０，７２，７４がつなが
っている。

【００２８】図７において半導体チップ２ａ，２ｂ，２
ｃ，２ｄにはアドレス端子８０，データ入出力端子８
２，ライトイネーブル端子８４，アウトイネーブル端子
８６，電源端子８８，グランド端子９０，チップ選択端
子９２ａ，９２ｂ，９２ｃ，９２ｄが電気的につながっ
ている。これらの端子のうち、チップ選択端子９２ａ〜
９２ｄはそれぞれの半導体チップ２ａ〜２ｄに独立して
接続されているが、その他の端子は半導体チップ２ａ〜
２ｄに共通に接続されている。

【００２９】ここで、まず初めに半導体メモリチップへ
の情報の記憶（データ入力）及び記憶されている情報の
読み出し（データ出力）法について図７で概要を説明す
る。

【００３０】情報の入出力は、チップ内に設定された番
地単位で行われる。ある番地への情報の書き込みは、番
地を指定するアドレス信号，書き込みを許可するライト
イネーブル信号，記憶するデータを含むデータ信号が必
要である。ところが、情報量が多くなり１個のチップで
は情報を収容しきれなくなると、複数個のチップを使う
必要が生ずる。図７はチップ４個についての一例を示す
もので、例えば１チップに１００個の番地が設定できる
とすれば、各チップ共０〜９９番地を設定しておく。こ
のようにして今、半導体チップ２ａの９９番地へあるデ
ータを書き込む動作を例にとれば、アドレス端子８８に
は「９９番地」を示す信号を、データ入出力端子８２に
は書き込むためのデータ信号を、ライトイネーブル端子
８４に書き込み許可信号を印加し、同時に半導体チップ
２ａにつながるチップ選択端子９２aにチップ選択９４
用の信号を送ることにより、アドレス信号，データ信
号，ライトイネーブル信号は４個の半導体チップ２ａ〜
２ｄのうち半導体チップ２ａのみ有効となり、他の半導
体チップ２ｂ〜２ｄには作用しない。すなわち、半導体
チップ２aの９９番地には必要なデータが書き込まれる
が、他の３個の非選択半導体チップの９９番地は変化な
いことになる。

【００３１】データの読み出しについては、読み出し許
可信号用のアウトイネーブル信号が作用して、その他は
書き込みと同じ接続状態でデータ入出力端子８２に半導
体チップ２ａの９９番地に記憶されているデータが出力
されることになる。

【００３２】このように、２個以上のチップを多重にし
てメモリ容量を増加させる場合、チップ選択端子を各チ
ップ独立に設けることによりその他の端子は、全て共通
で使える。

【００３３】なお、図７において、アドレス端子８０及
びデータ入出力端子８２は一本のラインで示してある
が、実際の配線では複数本で構成されている。これに対
しライトイネーブル端子８４，アウトイネーブル端子８
６，電源端子８８，グランド端子９０及びチップ選択端
子９２ａ〜９２ｄは実際の配線ではそれぞれ各１本の場
合が多い。

【００３４】次に図１〜図７を用いて、本発明になるマ
ルチチップ半導体装置の各部構成の詳細と動作を説明す
る。

【００３５】図１〜図２において半導体チップ２ａは内
部に記憶素子を集積化したメモリ用半導体チップであ
り、マザーボード３０から供給される信号に応じてデー
タの書き込み及び読み出しを行うものである。

【００３６】データの書き込み及び読み出し時の電気信
号の流れは、まずマザーボード３０の配線パターン３２
に外部から信号が供給され、第３接続層３４，スペーサ
２０ａの裏面パターン２４ａ，スルーホール２６ａ，表
面パターン２２ａ，第１接続層１６ａを経てフィルムキ
ャリア６ａのアウターリード部１２ａ，インナリード部
１０ａ，バンプ４ａを通って第１段目の半導体チップ２
a内の素子に供給される。同様に第２段目の半導体チッ
プ２ｂ及び第３段目，第４段目の半導体チップ２ｃ，２
ｄにも同時に信号が供給される。

【００３７】ここで、前記したように複数個のチップに
対し特定の半導体チップを選択して、その選択した半導
体チップのみに有効に信号を送ることが必要であり、こ
の目的を実現するための配線構造を図４及び図６にて説
明する。

【００３８】図４において、チップ選択リード線４０ｂ
は図７に示すチップ選択端子９２ａに相当し、各チップ
独立に接続されるが、それ以外の複数本の共通リード線
４２ｂは同じく図７のアドレス端子８０，データ入出力
端子８２，ライトイネーブル端子８４，アウトイネーブ
ル端子８６，電源端子８８，グランド端子９０に相当し
ており、各端子に共通して接続されている。

【００３９】すなわち、図４〜図６に示すように、共通
端子に供給される信号はマザーボード３０の共通端子パ
ターン６８を経てスペーサ２０ａの裏面パターン５２
ａ，スルーホール５８ａ，表面パターン４６ａ，共通リ
ード線４２ａを経て第１段目の半導体チップ２ａに供給
され、さらに第２段目のスペーサ２０ｂの裏面パターン
５２ｂから共通リード線４２に供給されて、前述したよ
うに各チップに同時に供給される。

【００４０】これに対しチップ選択端子パターン６４に
供給されるチップ選択信号は、スペーサ２０ａの裏面パ
ターン５４ａ，スルーホール６２ａ，表面パターン４４
ａ，チップ選択リード線４０ａを経て第１段目の半導体
チップ２ａに供給されるが、スペーサ２０ｂの裏面パタ
ーン５４ｂと表面パターン４４ｂは電気的に接続されて
おらず、第２段目の半導体チップ２bには供給されな
い。

【００４１】同様にマザーボード３０のチップ選択端子
パターン６６に供給されるチップ選択用信号は第１段目
の半導体チップ２ａには供給されず、第２段目の半導体
チップ２bのみに選択的に供給することができる。な
お、第２段目以上のチップについても各段のスペーサに
同様の回路パターンを設けることによって、独立してチ
ップ選択が行える。

【００４２】次にその他の実施例について図８〜図１７
で説明する。

【００４３】第１の実施例では、図３に示すように外形
が矩形のスペーサについて説明したが、図８に示すよう
なフィルムキャリアのリード線配置の２面のみにスペー
サを有する構造も可能である。

【００４４】また、図１おいて第１段目から第４段目ま
でのスペーサを半導体チップの表裏両面位置にスペーサ
部材を有しない構造として、全て同じ形状にしている
が、第１段目のスペーサを図９に示すように半導体チッ
プ２ａの下面にもスペーサ部材９６ａを介在させたスペ
ーサ６４ａとし、そのスペーサ部材のマザーボードと接
続する任意の面に任意形状の配線パターン９８ａを形成
した構造とすることもできる。すなわち、マザーボード
の標準化された接続パターンと合致するパターン配置を
任意に形成できる構造である。

【００４５】第１の実施例においては、スペーサに表裏
パターンを形成し、スルーホール導通パターンによって
この表裏パターンを電気的に接続する構造について説明
したが、スルーホールの表裏導通を図る方法としてフィ
ルムキャリアのアウターリードをスペーサ表面，側面を
経由して裏面に折り曲げる方法あるいは、折り曲げた表
裏導通リード線を用いる方法も可能である。図１０にこ
の一例としてアウターリードを折り曲げる方法を示す。

【００４６】図１０は、フィルムキャリア半導体モジュ
ールのスペーサとアウターリードの接合部を示す断面図
で、スペーサ２０ａには表面パターン１００ａ，裏面パ
ターン２４ａが形成されている。折り曲げられたアウタ
ーリード１２ａの先端と裏面パターン２４ａは下面接続
層１０４ａによって固定される。

【００４７】以上の構造において、アウターリード１２
ａをスペーサ２０ａの上面を通り、折り曲げによってス
ペーサ２０ａの側面、さらに下面に伸延させて、裏面パ
ターン２４ａに接合しスペーサの表裏導通をはかってい
る。

【００４８】チップ選択端子構造の第２の実施例を図１
１〜図１３にて説明する。

【００４９】図１１〜図１３は前図図４〜図６と同じ位
置を示したもので、同一符号は同一内容を示している。
ただし、共通端子パターンについては省略している。

【００５０】本実施例では、第１段目のフィルムキャリ
ア半導体モジュール２８ａとマザーボード３０との接続
は図５及び図６にて説明したのと同じ構造であり、同様
の方法で半導体チップ２ａが選択される。

【００５１】本実施例の特徴は、図１１に示すスペーサ
２０ａとフィルムキャリアのアウターリード４０ｂであ
る。すなわち、スペーサ２０ｂに形成される表裏パター
ン及び表裏パターンを接続するスルーホール導通パター
ンはスペーサ２０ａと同じ構造で形成されている。

【００５２】これに対し、フィルムキャリアのアウター
リード形状を４０ａと４０ｂとに示すように異なる配置
にすることによって、それぞれの半導体チップを独立に
選択できる構造となっている。前図図１０にて説明した
アウターリード線折り曲げ方式はこの構造を適用するこ
とにより、容易に目的を達成することができる。

【００５３】チップ選択端子構造の第３の実施例を図１
４〜図１６にて説明する。

【００５４】本実施例では、スペーサ２０ａと２０ｂと
は同じ構造であり、フィルムキャリアのアウターリード
４０ａ，４０ａ’，４０ｂ，４０ｂ’も同じ構造であ
る。半導体チップの選択は半導体チップ２ａ及び２ｂに
形成されたチップ選択パターンによって行われる。

【００５５】すなわち、図１４及び図１５にはチップ選
択パッド１０２ｂ，１０２ａ，パッド接続ライン１０４
ｂ，１０４ａ及びチップ選択予備パッド１０６ｂ，１０
８ｂ，１０６ａ，１０８ａが形成されており、第１段目
の半導体チップ２ａはチップ選択パッド１０２ａとチッ
プ選択予備パッド１０６ａがパッド接続ライン１０４ａ
によってつながっており、チップ選択予備パッド１０８
ａはチップ選択パッド１０２ａと絶縁されている。

【００５６】また、第２段目の半導体チップ２ｂはチッ
プ選択パッド１０２ｂとチップ選択予備パッド１０８ｂ
とつながっており、チップ選択予備パッド１０６ｂとは
つながっていない。

【００５７】以上の構成とすることによってマザーボー
ド３０のチップ選択端子６４に信号が印加された時は半
導体チップ２ａに信号は伝達されるが、半導体チップ２
ｂには伝達されない。また、チップ選択端子６６への信
号印加に対しては半導体チップ２ｂが独立に選択でき
る。

【００５８】スペーサ構造に関する第２の実施例を図１
７で説明する。

【００５９】図１７において、リード付スペーサ１１０
の表面にはインナリード部１１２まで伸延したリードパ
ターン１１４が固着した状態で表面パターンが形成され
ている。裏面には裏面パターン１１６が形成され、スル
ーホール１１８で表裏パターンを電気的に接続してい
る。

【００６０】半導体チップ２上に形成したバンプ４はイ
ンナリード１１２と電気的に接続されている。接続部を
含む半導体チップ２の表面及び側面には保護コート１４
が塗布されている。

【００６１】リード付スペーサ１１０の形成には基材の
片面にのみパターン用導電材の固着された基板に半導体
チップ２がはまり込む孔を打ち抜いた後、他面にリード
パターン形成用の導電材を前記孔部分を含めて貼り付
け、この後は印刷配線板の製造プロセスを使って図１７
に示すような基材の一端にリードパターンを張り出させ
たリード付スペーサ１１０を形成する。

【００６２】リード付スペーサ１１０と半導体チップ２
の接合は金−金，金−すず等の既に知られているインナ
リードボンディングの方法を用いる。本リード付スペー
サを用いたフィルムキャリア半導体モジュールの積み重
ねにおいては、図２に示す第１接続部１６ａが不要であ
り、組み立て工程上非常に有利となる。

【００６３】なお、前記スペーサにマザーボードと同質
の材料を用いることによって、マザーボードへの実装後
の接続信頼性を大巾に向上させることができる。

【００６４】次に本マルチチップ半導体装置の製造方法
の一実施例について説明する。

【００６５】製造工程の概略を図１８に示す。図１，図
２及び図１８において、まず、パターニングしたフィル
ムキャリアテープのインナリード１０ａと半導体チップ
２ａの表面に形成したバンプ４ａを位置合わせし、イン
ナリード部のボンディングを行なう。このボンディング
法は、ＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎ
ｄｉｎｇ）のインナリードボンディングとして一般的に
知られている方法である。次いでボンディング面とチッ
プ選択端子表面及び側面に保護コートを施す。この時点
で半導体チップ２ａ及びボンディング部の検査を行い良
否の区分けを行う。

【００６６】次いでフィルムキャリアテープからフィル
ムキャリアモジュール６ａを切り出す。これと並行して
複数個のスペーサを同時形成したプリント配線板から１
個のスペーサを外形切断して取り出し、前記フィルムキ
ャリアモジュール６ａと位置合わせを行って、第１接続
を行い、第１接続層１６を形成する。これで、図１に示
すフィルムキャリア半導体モジュールの単体ができる。

【００６７】次いでフィルムキャリア半導体モジュール
４個を位置合わせ治具に設置した後、各フィルムキャリ
ア半導体モジュールの裏面パターン２４とアウターリー
ド１２を接触させて端子部のみを溶融はんだ槽に浸積し
て、第２接続を行う。この後、マザーボードへの接続部
を残して樹脂コートを行う。

【００６８】この工程図において、外形切断前のフィル
ムキャリアテープに外形切断したスペーサを第１接続し
た後、フィルムキャリアテープを切断する方法、さらに
外形切断前のスペーサプリント配線板に外形切断したフ
ィルムキャリアモジュールを第１接続する方法も可能で
ある。

【００６９】また、本実施例における第１接続は、スル
ーホールの端子部に予め付着させておいたＳｎ−Ｐｂ系
はんだを用いたはんだを熱圧着ヘッドで加熱溶融してボ
ンディングするはんだリフロー法を採用したが、Ａｕ−
Ａｕ熱圧着Ａｕ−Ｓｎボンディング、導電ペーストを
用いた接続法等ももちろん適用できる。

【００７０】マルチチップ半導体装置の製造方法の第２
の実施例について、図１９で説明する。

【００７１】図１９は製造工程の概略を示すもので、特
に図１７に示すリード付スペーサを用いたマルチチップ
半導体装置の製造方法について示している。

【００７２】まず、パターニングしたリード付スペーサ
のインナリードと半導体チップのバンプを接続する。こ
の状態が、図１７に示す構造である。次にチップ表面の
保護コート及びボンディング部を含めたチップ全体の検
査を行い良否の区分けを行って、良品のみ外形切断を行
う。この後は前記図１８の説明と同じ方法によって積み
重ね、位置合わせ、第２接続，性能検査，樹脂コートを
行ってマルチチップ半導体装置が完成する。

【００７３】以下に本発明になるマルチチップ半導体装
置の応用例を示す。

【００７４】図２０は内部にマルチチップ半導体装置１
２０を包含したマルチチップモジュール１２２であり、
端子１２４がモジュールの一面に配置されている。

【００７５】モジュールは端子１２４を除く全面に樹脂
コート１２６を施してモジュール外形を形成している。
端子１２４は表面にＡｕめっき処理を施してある。本構
成のマルチチップモジュールを端子１２４と相対する端
子を有するマザーボードに押しつけ保持することによ
り、電子機器の記憶装置としたものである。

【００７６】図２１は別の応用例を示すもので、内部に
マルチチップモジュール半導体装置１２０を包含したマ
ルチチップモジュール１２８であり、マルチチップ半導
体装置１２０は、モジュール内部で配線基板１３０に電
気的に接続され、各信号端子は配線基板１３０の一端に
コネクター端子１３２として取り出されている。

【００７７】図２２は、さらに別の応用例で、コネクタ
ー端子１３２をモジュール１３４の下方２個所に取りだ
したもので、多数個のマルチチップ半導体装置を積み重
ねたもの、あるいは多端子を有する半導体チップに対し
て有利な構造である。

【００７８】図２３はさらに別の応用例で、従来のデュ
アルインラインＩＣパッケージと同一の配置としたリー
ドピン１３６を有するパッケージ基板１３８に、本発明
になるマルチチップ半導体装置１２０と従来外部取り付
けになっていたコンデンサを電気的に接続したマルチチ
ップモジュール１４０で、従来のパターン設計にて配線
されたマザーボードに容易に取付けられる構造とした。

【００７９】図２４はさらに別の応用例で、リードピン
１４４はパッケージ基板１４６の下面に配置した基板上
に、本発明になるマルチチップ半導体装置１２０及びコ
ンデンサ１４２を電気的に接続したマルチチップモジュ
ール１４８である。

【００８０】図２５はさらに別の応用例で、コネクター
端子１５０を有する配線基板１５２に本発明になるマル
チチップ半導体装置１２０とコンデンサ１４２を複数個
電気的に接続したマルチチップモジュール１５４であ
る。

【００８１】図２３〜図２５に示すマルチチップモジュ
ールは図に示してないが、基板面に保護コート及びカバ
ーを行って機械的な保護を行っている。

【００８２】以上の応用例に示すように、本マルチチッ
プモジュールでは搭載されるマルチチップ半導体装置が
複数個の半導体チップによって形成されていることか
ら、従来のモジュールとほぼ同じ実装面積に対して複数
倍の記憶容量を有する構造であり、小形で大容量のメモ
リを要求される携帯用電子機器に非常に有効である。

【００８３】本実施例では、フィルムキャリア半導体モ
ジュール単体でエージング及び性能チェックを行ない、
良品のみ積重ねる方式であるため、複数個のチップを積
重ねるにもかかわらずパッケージの歩留りを高めること
ができる。

【００８４】

【発明の効果】以上述べた如く本発明によれば、従来パ
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するパッケージ構造を得ることができる。更に、そのパ
ッケージを簡単なプロセスで形成することができる効果
がある。また、フィルムキャリア半導体モジュールは単
体での厚さが非常に薄く出来ることから複数個の積み重
ねにおいても、パッケージの厚さを薄く抑えることがで
きる。

【図面の簡単な説明】

【図１】本発明になるマルチチップ半導体装置の断面
図。

【図２】本発明になるマルチチップ半導体装置の断面
図。

【図３】本発明になるマルチチップ半導体装置の平面
図。

【図４】本発明になるチップ選択端子構造の斜視図。

【図５】本発明になるチップ選択端子構造の斜視図。

【図６】本発明になるチップ選択端子構造の斜視図。

【図７】マルチチップ半導体装置の回路ブロック図。

【図８】本発明になるスペーサ構造の平面図及び断面
図。

【図９】本発明になるスペーサ構造の平面図及び断面
図。

【図１０】本発明になるスペーサ構造の平面図及び断面
図。

【図１１】本発明になるチップ選択端子構造の他の例の
斜視図。

【図１２】本発明になるチップ選択端子構造の他の例の
斜視図。

【図１３】本発明になるチップ選択端子構造の他の例の
斜視図。

【図１４】本発明になるチップ選択端子構造の他の例の
斜視図。

【図１５】本発明になるチップ選択端子構造の他の例の
斜視図。

【図１６】本発明になるチップ選択端子構造の他の例の
斜視図。

【図１７】本発明になるリード付スペーサの断面図。

【図１８】本発明になるマルチチップ半導体装置の製造
工程図。

【図１９】本発明になるマルチチップ半導体装置の製造
工程図。

【図２０】本発明の応用例を示す斜視図である。

【図２１】本発明の応用例を示す斜視図である。

【図２２】本発明の応用例を示す斜視図である。

【図２３】本発明の応用例を示す斜視図である。

【図２４】本発明の応用例を示す斜視図である。

【図２５】本発明の応用例を示す斜視図である。

【符号の説明】

２…半導体チップ、６…フィルムキャリア、１０…インナリード、１２…アウタリード、１６…第１接続層、１８…第２接続層、２０…スペーサ、２８…フィルムキャリア半導体モジュール、３０…マザーボード、４４…チップ選択端子パターン、１１０…リード付スペーサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者芹沢弘二神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所 (72)発明者本田美智晴神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者吉田亨神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者谷本道夫東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内

Claims

【特許請求の範囲】

【請求項１】フィルムキャリアテープに半導体チップを
電気的に接続したフィルムキャリア半導体モジュールを
２個以上積み重ね、外部引き出し端子を露出させたマル
チチップ半導体装置において、該外部引き出し端子を該
マルチチップモジュールの少なくとも一面に配置したこ
とを特徴とするマルチチップ半導体装置。
【請求項２】フィルムキャリアテープに半導体チップを
電気的に接続したフィルムキャリア半導体モジュールを
２個以上積み重ね、外部引き出し端子を露出させたマル
チチップ半導体装置において、該外部引き出し端子を該
マルチチップモジュールの少なくとも一辺突出部に配置
したことを特徴とするマルチチップ半導体装置。
【請求項３】配線基板上にメモリチップとコンデンサチ
ップを配置したマルチチップモジュールにおいて、フィ
ルムキャリアテープに半導体チップを電気的に接続した
フィルムキャリア半導体モジュールを２個以上積み重ね
たマルチチップ半導体装置を少なくとも１個以上有し、
外部引き出し端子を該マルチチップモジュールの側方に
配置したことを特徴とするマルチチップモジュール。
【請求項４】配線基板上にメモリチップとコンデンサチ
ップを配置したマルチチップモジュールにおいて、フィ
ルムキャリアテープに半導体チップを電気的に接続した
フィルムキャリア半導体モジュールを２個以上積み重ね
たマルチチップ半導体装置を少なくとも１個以上有し、
外部引き出し端子を該マルチチップモジュールの面に直
角方向に引き出したことを特徴とするマルチチップモジ
ュール。
【請求項５】配線基板上にメモリＩＣチップとコンデン
サチップを配置したＩＣメモリカードにおいて、フィル
ムキャリアテープに半導体チップを電気的に接続したフ
ィルムキャリア半導体モジュールを２個以上積み重ねた
マルチチップ半導体装置とコンデンサチップを少なくと
も１個以上有し、外部引き出し端子を該ＩＣメモリカー
ド基板の側部に配置したことを特徴とするＩＣメモリカ
ード。