JPH09101351A

JPH09101351A - Ｉｃ試験装置

Info

Publication number: JPH09101351A
Application number: JP7286858A
Authority: JP
Inventors: Akira Onishi; 彰大西
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1995-10-06
Filing date: 1995-10-06
Publication date: 1997-04-15
Anticipated expiration: 2015-10-06
Also published as: JP3080296B2

Abstract

(57)【要約】（修正有）【課題】シーケンス部の動作速度の限界以上の速度で
パターンデータを高速に発生できるようにする。【解決手段】シーケンス部１は分周手段３によって分
周された分周クロックに基づいて動作し、分周クロック
をプログラムカウンタ１１でカウントし、そのカウント
値をアドレスとしてシーケンス命令メモリ１２からシー
ケンス命令を読み出し、読み出されたシーケンス命令に
よりプログラムカウンタ１１を制御する。シーケンス部
は動作クロックに基づいて動作し、プログラムカウンタ
１１からのカウント値とビット発生手段４からのビット
データとを合成し、合成されたデータをアドレスとして
インストラクションメモリ２１ａ、２１ｂから演算命令
を読み出し、読み出された演算命令に応じて論理演算ユ
ニット２３を制御し、所定のパターンデータを出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
の電気的特性を検査するＩＣ試験装置に係り、特に被測
定ＩＣに印加される試験信号の基準となるパターンデー
タを発生するパターン発生手段に改良を加えたＩＣ試験
装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それに応じ
て被測定ＩＣから出力されるデータを読み取り、被測定
ＩＣの基本的動作及び機能に問題が無いかどうかをその
出力データに基づいて解析し、電気的特性に関する検査
を行うものである。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６、フェイルメモリ５７及び入出力切
替手段５８から構成される。実際のテスタ部５０には、
この他にも種々の構成部品が存在するが本明細書中では
必要な部分のみが示してある。

【０００５】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子−同軸ケーブル間の接続関係は図
示していないリレーマトリックスによって対応付けられ
ており、各種信号の伝送が所定の端子と同軸ケーブルと
の間で行なわれるように構成されている。なお、この信
号線は、物理的にはＩＣ取付装置７０の全入出力端子数
ｍと同じ数だけ存在する。

【０００６】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。現在、市販され
ているものの中には、１０２４個の入出力端子を有する
ものがある。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有している。また、制御手段５１は、ＤＣ
測定手段５２、タイミング発生手段５３、パターン発生
手段５４、ピン制御手段５５及びフェイルメモリ５７に
バス（データバス、アドレスバス、制御バス）６５及び
それぞれの内部レジスタを介して接続されている。制御
手段５１は、直流試験用のデータをＤＣ測定手段５２
に、ファンクション試験開始用の信号をタイミング発生
手段５３に、テストパターン発生用のデータ等をパター
ン発生手段５４に、期待値データ等をピン制御手段５５
に、それぞれ出力する。この他にも制御手段５１は各種
データをバスを介してそれぞれの構成要素に出力してい
る。特に、制御手段５１は各入出力端子に関するデータ
を格納するためのピン対応の内部レジスタ（以下「ピン
レジスタ」と呼ぶ）をその入出力端子数に相当する数だ
け有し、ここにデータを書き込むことによって、各構成
手段に入出力端子に関するデータを転送している。ま
た、制御手段５１は、フェイルメモリ５７及びＤＣ測定
手段５２から試験結果（フェイルデータ及び直流デー
タ）を読み出して種々のデータ処理等を行い、試験デー
タを解析し、ＩＣの良否を判定する。

【０００８】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。ＤＣ測定手段５２の内部レジスタ
に書き込まれた試験結果を示すデータはバス６５を介し
て制御手段５１に読み取られ、そこで解析される。この
ようにして直流試験は行われる。また、ＤＣ測定手段５
２は、ピンエレクトロニクス５６のドライバ６３及びコ
ンパレータ６４に対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯ
Ｈ，ＶＯＬを出力する。

【０００９】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２の動作速度等を制御する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１
から入出力切替手段５８に出力される切替信号Ｐ６の出
力タイミングもタイミング発生手段５３からの高速の動
作クロックＣＬＫに応じて制御される。パターン発生手
段５４は、制御手段５１からのパターンデータを入力
し、それに基づいたパターンデータをピン制御手段５５
のデータセレクタ５９に出力する。

【００１０】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｐ１、切替信号作成データＰ５及び期待
値データＰ４を記憶したメモリで構成されており、パタ
ーン発生手段５４からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データＰ
１及び切替信号作成データＰ５をフォーマッタ６０及び
Ｉ／Ｏフォーマッタ６１に、期待値データＰ４をコンパ
レータロジック回路６２にそれぞれ出力する。

【００１１】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１を加工して所定の印加波形を作成
し、それを試験信号Ｐ２としてタイミング発生手段５３
からのタイミング信号（レート信号ＲＡＴＥ又はエッジ
信号ＥＤＧＥ）に同期してピンエレクトロニクス５６の
ドライバ６３に出力する。Ｉ／Ｏフォーマッタ６１もフ
ォーマッタ６０と同様にフリップフロップ回路及び論理
回路の多段構成されたものであり、データセレクタ５９
からの切替信号作成データＰ５を加工して所定の印加波
形を作成し、それを切替信号Ｐ６としてタイミング発生
手段５３からのタイミング信号に同期して入出力切替手
段５８に出力する。

【００１２】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のコンパレータ６４からの読出デー
タＰ３と、データセレクタ５９からの期待値データＰ４
とを比較判定し、その判定結果をフェイルデータＦＤと
してフェイルメモリ５７に出力する。ピンエレクトロニ
クス５６は、複数のドライバ６３及びコンパレータ６４
から構成される。ドライバ６３及びコンパレータ６４は
ＩＣ取付装置７０のそれぞれの入出力端子に対して１個
ずつ設けられており、入出力切替手段５８を介していず
れか一方が接続されるようになっている。入出力切替手
段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ５
に応じてドライバ６３及びコンパレータ６４のいずれか
一方と、ＩＣ取付装置７０の入出力端子との間の接続状
態を切り替えるものである。すなわち、ＩＣ取付装置７
０の入出力端子の数がｍ個の場合、ドライバ６３、コン
パレータ６４及び入出力切替手段５８はそれぞれｍ個で
構成される。但し、メモリＩＣ等を測定する場合には、
アドレス端子やチップセレクト端子等に対してはコンパ
レータは必要ないので、コンパレータ及び入出力切替手
段の数が少ない場合もある。

【００１３】ドライバ６３は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“１”又はローレベル“０”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。コンパレータ６４は、被測定ＩＣ７１のデー
タ出力端子から入出力切替手段５８を介して出力される
信号を入力し、それを制御手段５１からのストローブ信
号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、そ
の比較結果をハイレベル“１”又はローレベル“０”の
読出データＰ３としてコンパレータロジック回路６２に
出力する。

【００１４】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるフェイルデータＦＤを記憶
するものであり、被測定ＩＣ７１と同程度の記憶容量を
有する随時読み書き可能なＲＡＭで構成されている。フ
ェイルメモリ５７は、ＩＣ取付装置７０のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたフェイル
データＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。

【００１５】図４は、図３のパターン発生手段５４の概
略構成を示すブロック図である。パターン発生手段５４
はシーケンス部１と演算部２とから構成される。シーケ
ンス部１はシーケンス命令メモリ１２に格納されている
ループ分岐条件、サブルーチンジャンプ、フラグセン
ス、アドバンス、ホールド等の命令によってテストパタ
ーンのシーケンスを制御するものであり、演算部２のイ
ンストラクションメモリ２１のアドレスを出力する。演
算部２はインストラクションメモリ２１に格納されてい
る演算命令に従ってパターンデータを出力する。シーケ
ンス部１及び演算部２は共にタイミング発生手段５３か
らの高速の動作クロックＣＬＫに応じて動作する。

【００１６】シーケンス部１はプログラムカウンタ１
１、シーケンス命令メモリ１２及びデコーダ１３からな
る。プログラムカウンタ１２は動作クロックＣＬＫをカ
ウントする。シーケンス命令メモリ１２はループ分岐条
件、サブルーチンジャンプ、フラグセンス、アドバン
ス、ホールド等のシーケンス命令を格納しており、プロ
グラムカウンタ１１のカウント値をアドレスとして入力
し、そのアドレスに格納されているシーケンス命令をデ
コーダ１３に出力する。デコーダ１３はこのシーケンス
命令をデコードし、それをプログラムカウンタ１１に出
力し、プログラムカウンタ１１のカウント動作を制御す
る。

【００１７】演算部２はインストラクションメモリ２
１、フリップフロップ回路２２及び演算論理ユニット
（ＡＬＵ）２３からなる。インストラクションメモリ２
１は演算論理ユニット２３の演算命令（加算命令、減算
命令など）を格納しており、シーケンス部１のプログラ
ムカウンタ１１からのカウント値をアドレスとして入力
し、そのアドレスに格納されている演算命令を動作クロ
ックＣＬＫに同期してフリップフロップ回路（Ｆ／Ｆ）
２２に出力する。フリップフロップ回路２２はインスト
ラクションメモリ２１から出力される演算命令を一時的
に記憶し、演算論理ユニット２３に供給する。演算論理
ユニット２３はフリップフロップ回路２２からの演算命
令に応じた演算処理を行うものである。これによって演
算論理ユニット２３は演算命令に応じて順次変化するパ
ターンデータＰＤを出力する。

【００１８】

【発明が解決しようとする課題】従来のパターン発生手
段５４のシーケンス部１及び演算部２は、タイミング発
生手段５３からの動作クロックＣＬＫに応じて動作して
いるので、動作クロックＣＬＫを高速にすればするほ
ど、パターン発生手段５４の動作速度を高速にすること
ができる。

【００１９】ところが、シーケンス部１の動作はプログ
ラムカウンタ１１の出力するアドレスに応じてシーケン
ス命令メモリ１２をアクセスし、アクセスされたシーケ
ンス命令に応じて再びプログラムカウンタ１１のカウン
ト動作を制御するというフィードバック方式を採用して
いる関係上、シーケンス部１の動作速度はシーケンス命
令メモリ１２のアクセス速度による制限を受ける。従っ
て、パターン発生手段５４全体の高速化もこのメモリの
アクセス速度による制限によって、シーケンス部の動作
速度の限界以上の速度で動作させることができないとい
う問題があった。

【００２０】本発明は上述の点に鑑みてなされたもので
あり、シーケンス部の動作速度の限界以上の速度でパタ
ーンデータを高速に発生することのできるパターン発生
手段を備えたＩＣ試験装置を提供することを目的とす
る。

【００２１】

【課題を解決するための手段】本発明のＩＣ試験装置
は、動作クロックを分周する分周手段と、この分周手段
によって分周された分周クロックに基づいて動作し、前
記分周クロックをプログラムカウンタでカウントし、そ
のカウント値をアドレスとしてシーケンス命令メモリか
らシーケンス命令を読み出し、読み出されたシーケンス
命令により前記プログラムカウンタを制御するフィード
バック方式のシーケンス手段と、前記動作クロックをカ
ウントし、所定のビットデータを出力するビット発生手
段と、前記動作クロックに基づいて動作し、前記プログ
ラムカウンタからのカウント値と前記ビット発生手段か
らのビットデータとを合成し、合成されたデータをアド
レスとしてインストラクションメモリから演算命令を読
み出し、読み出された演算命令に応じて論理演算ユニッ
トを制御し、所定のパターンデータを出力する演算手段
とからなるパターン発生手段を有するものである。

【００２２】前述のようにシーケンス手段はフィードバ
ック方式で動作している関係上、シーケンス命令メモリ
のアクセス速度による制限を受ける。一方、演算手段は
プログラムカウンタの出力するアドレスによってインス
トラクションメモリを読み出し、読み出された演算命令
によって演算論理ユニットを動作させているだけなの
で、インストラクションメモリの読み出し方式にインタ
ーリーブ方式などを採用することによって、インストラ
クションメモリのアクセス速度による制限を受けること
なく読み出し速度を高速化することは可能であり、これ
によって演算手段全体の動作速度を高速化することがで
きる。

【００２３】そこで、本発明では、動作クロックを分周
する分周手段を設け、シーケンス手段は分周クロックに
基づいて動作させるようにし、演算手段は動作クロック
に基づいてそのまま動作させるようにする。このとき、
シーケンス手段のプログラムカウンタは分周クロックを
カウントしているので、このカウント値をそのまま演算
手段のインストラクションメモリのアドレスとして使用
することはできない。そこで、本発明では、動作クロッ
クをカウントし、所定のビットデータを出力するビット
発生手段を設け、プログラムカウンタのカウント値にこ
のビット発生手段からのビットデータを合成することに
よって、プログラムカウンタのカウント値を動作クロッ
クに同期させるようにした。これによって、シーケンス
手段は分周クロックで動作し、演算手段はインストラク
ションメモリのアクセス速度による制限を受けることな
く、シーケンス手段の動作速度よりも高速の動作クロッ
クで動作することができるようになた、パターンデータ
を高速に発生させることができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って詳細に説明する。図１は、本発明に係るＩ
Ｃ試験装置の一実施の形態であるパターン発生手段の詳
細構成を示す図であり、図４に対応したものである。図
１において図４と同じ構成のものには同一の符号が付し
てある。本発明に係るパターン発生手段が従来のものと
異なる点は、動作クロックＣＬＫＨを２分の１に分周す
る１／２分周器３と、プログラムカウンタ１１から出力
されるアドレスの最下位ビットとなるべきビットを発生
する最下位ビット発生器４とを新たに設けた点である。

【００２５】図１において、動作クロックＣＬＫＨは図
４の動作クロックＣＬＫの約２倍の速度である。例え
ば、シーケンス部１が動作可能な動作クロックＣＬＫの
周波数が６０ＭＨｚ（１６ｎＳ）であると仮定すれば、
図１の動作クロックＣＬＫＨは２倍の周波数１２０ＭＨ
ｚ（８ｎＳ）である。従って、シーケンス部１は動作ク
ロックＣＬＫの下では動作できるが、動作クロックＣＬ
ＫＨの下では動作できないことになる。そこで、本発明
では、動作クロックＣＬＫＨの周波数を２分の１に分周
する１／２分周器３をシーケンス部１の前段部分に設
け、この分周器３によって分周された分周動作クロック
ＣＬＫＤをシーケンス部１に供給するようにした。従っ
て、動作クロックＣＬＫＨが約２倍の速度になったとし
てもシーケンス部１は従来と同じように動作クロックＣ
ＬＫの下で動作することになる。さらに、本発明では、
動作クロックＣＬＫＨに同期してビット信号Ａ０を出力
する最下位ビット発生器４を設け、そのビット信号Ａ０
をプログラムカウンタ１１から出力されるアドレスＡＤ
Ｐの最下位ビットとなるように合成し、それを演算部２
のインタリーブメモリ２１ａ及び２１ｂのアドレスＡＤ
Ｑとして出力するようにした。すなわち、最下位ビット
発生器４は動作クロックＣＬＫＨをカウントする１ビッ
トカウンタであり、『０』又は『１』のビット信号Ａ０
を交互に出力する。

【００２６】シーケンス部１はプログラムカウンタ１
１、シーケンス命令メモリ１２及びデコーダ１３からな
る。プログラムカウンタ１１は１／２分周器３によって
分周された分周動作クロックＣＬＫＤをカウントし、そ
のカウント値をアドレスＡＤＰとしてシーケンス命令メ
モリ１２及び演算部２に出力する。シーケンス命令メモ
リ１２はループ分岐条件、サブルーチンジャンプ、フラ
グセンス、アドバンス、ホールド等のシーケンス命令を
格納しており、プログラムカウンタ１１のカウント値を
アドレスＡＤＰとして入力し、そのアドレスＡＤＰに格
納されているシーケンス命令をデコーダ１３に出力す
る。デコーダ１３はこのシーケンス命令をデコードし、
それをプログラムカウンタ１１に出力し、プログラムカ
ウンタ１１のカウント動作を制御する。

【００２７】演算部２はインターリーブ方式によって読
み出されるインストラクションメモリ２１ａ，２１ｂ、
フリップフロップ回路２２ａ，２２ｂ、マルチプレクサ
２４及び演算論理ユニット（ＡＬＵ）２３からなる。イ
ンストラクションメモリ２１ａ，２１ｂは演算論理ユニ
ット２３の演算命令（加算命令、減算命令など）を格納
しており、シーケンス部１のプログラムカウンタ１１か
らのアドレスＡＤＰと最下位ビット発生器４からのビッ
ト信号Ａ０との合成されたアドレスＡＤＱを並列的に入
力し、そのアドレスＡＤＱに格納されている演算命令を
フリップフロップ回路（Ｆ／Ｆ）２２ａ，２２ｂに出力
する。フリップフロップ回路２２ａ，２２ｂはインスト
ラクションメモリ２１ａ，２１ｂから出力される演算命
令を一時的に記憶する。

【００２８】マルチプレクサ２４は動作クロックＣＬＫ
Ｈに同期してフリップフロップ回路２２ａ又は２２ｂに
記憶されている演算命令を交互に切り換えて演算論理ユ
ニット２３に供給する。演算論理ユニット２３はマルチ
プレクサ２４によって交互に切り換えられたフリップフ
ロップ回路２２ａ又は２２ｂからの演算命令を入力し、
それに応じた演算処理を行う。これによって演算論理ユ
ニット２３は演算命令に応じて順次変化するパターンデ
ータＰＤを動作クロックＣＬＫＨに対応した速度で出力
することができる。

【００２９】次に、図１のパターン発生手段の動作を図
２のタイミングチャート図を用いて説明する。タイミン
グ発生手段５３は、図２のような動作クロックＣＬＫＨ
を１／２分周器３、最下位ビット発生器４及び演算部３
に出力する。この動作クロックＣＬＫＨを発生タイミン
グに応じて第１クロックＣＬＫ１、第２クロックＣＬＫ
２、第３クロックＣＬＫ３、第４クロックＣＬＫ４・・
・とする。

【００３０】１／２分周器３はこの動作クロックＣＬＫ
Ｈを２分の１に分周し、分周された分周動作クロックＣ
ＬＫＤをシーケンス部１に出力する。すなわち、分周動
作クロックＣＬＫＤは動作クロックＣＬＫＨの第２クロ
ックＣＬＫ２、第４クロックＣＬＫ４、第６クロックＣ
ＬＫ６、・・・のタイミングで発生するクロックとな
る。シーケンス部１はこの分周動作クロックＣＬＫＤに
よって動作し、プログラムカウンタ１１はこの分周動作
クロックＣＬＫＤに同期したカウント値（アドレスＡＤ
Ｐ）を出力する。

【００３１】このとき、最下位ビット発生器４は動作ク
ロックＣＬＫＨに同期した『０』又は『１』のビット信
号Ａ０を出力する。従って、演算部２のインストラクシ
ョンメモリ２１ａ及び２１ｂにはプログラムカウンタ１
１からのアドレスＡＤＰとビット信号Ａ０の合成された
アドレスＡＤＱによってインタリーブで読み出される。

【００３２】すなわち、インストラクションメモリ２１
ａのアドレス端子には第１クロックＣＬＫ１、第３クロ
ックＣＬＫ３、第５クロックＣＬＫ５、・・・に同期し
たタイミングでアドレスＡＤＱａが入力する。一方、イ
ンストラクションメモリ２１ｂのアドレス端子には第２
クロックＣＬＫ２、第４クロックＣＬＫ４、第６クロッ
クＣＬＫ６、・・・に同期したタイミングでアドレスＡ
ＤＱｂが入力する。

【００３３】アドレスＡＤＱａ及びＡＤＱｂを入力した
インストラクションメモリ２１ａ及び２１ｂは、そのア
ドレスに格納されている演算命令ＭＰａ，ＭＰｂを、ア
クセスタイム経過後の異なるタイミングで出力するの
で、フリップフロップ回路２２ａ及び２２ｂはその演算
命令ＭＰａ，ＭＰｂをそれぞれのタイミングで取り込み
一時的に記憶する。フリップフロップ回路２２ａ及び２
２ｂに記憶されている演算命令ＭＰａ及びＭＰｂはマル
チプレクサ２４によって交互に切り換えられ、異なるタ
イミングで演算論理ユニット２３に出力される。ここで
は、演算論理ユニット２３は演算命令ＭＰａ，ＭＰｂと
してインクリメンタルモード（ＡＬＵ＝１）を入力す
る。従って、演算論理ユニット２３は動作クロックＣＬ
ＫＨに同期してパターンデータＰＤ（インクリメントさ
れるデータ）を高速で出力するようになる。

【００３４】なお、上述の実施の形態では、動作クロッ
クを２分の１に分周する場合について説明したが、４分
の１や８分の１に分周してもよい。この場合、最下位ビ
ット発生器はその分周数に応じて２ビットカウンタ、４
ビットカウンタとすればよい。また、インストラクショ
ンメモリの読み出し方式としてインターリーブ方式を例
に説明したが、メモリを高速に読み出すことが可能であ
ればこれ以外の方式でもよいことはいうまでもない。

【００３５】

【発明の効果】本発明のＩＣ試験装置によれば、シーケ
ンス部の動作速度の限界以上の速度でパターンデータを
高速に発生することができるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るＩＣ試験装置の一実施の形態で
あるパターン発生手段の詳細構成を示す図である。

【図２】図１の動作を説明するためのタイミングチャ
ート図である。

【図３】ＩＣ試験装置の全体構成を示すブロック図で
ある。

【図４】図３のパターン発生手段の概略構成を示す図
である。

【符号の説明】

１…シーケンス部、２…演算部、３…１／２分周器、４
…最下位ビット発生器、１１…プログラムカウンタ、１
２…シーケンス命令メモリ、１３…デコーダ、２１ａ，
２１ｂ，２１…インストラクションメモリ、２２ａ，２
２ｂ，２２…フリップフロップ回路（Ｆ／Ｆ）、２３…
演算論理ユニット（ＡＬＵ）、２４…マルチプレクサ
（ＭＵＸ）

Claims

【特許請求の範囲】

【請求項１】動作クロックを分周する分周手段と、この分周手段によって分周された分周クロックに基づい
て動作し、前記分周クロックをプログラムカウンタでカ
ウントし、そのカウント値をアドレスとしてシーケンス
命令メモリからシーケンス命令を読み出し、読み出され
たシーケンス命令により前記プログラムカウンタを制御
するフィードバック方式のシーケンス手段と、前記動作クロックをカウントし、所定のビットデータを
出力するビット発生手段と、前記動作クロックに基づいて動作し、前記プログラムカ
ウンタからのカウント値と前記ビット発生手段からのビ
ットデータとを合成し、合成されたデータをアドレスと
してインストラクションメモリから演算命令を読み出
し、読み出された演算命令に応じて論理演算ユニットを
制御し、所定のパターンデータを出力する演算手段とか
らなるパターン発生手段を有することを特徴とするＩＣ
試験装置。
【請求項２】前記分周手段は前記動作クロックを２分
の１に分周し、前記ビット発生手段は前記動作クロック
をカウントする１ビットカウンタからなり、この１ビッ
トカウンタのカウント値を最下位ビットとして前記プロ
グラムカウンタのカウント値に合成することを特徴とす
る請求項１に記載のＩＣ試験装置。
【請求項３】前記演算手段は前記インストララクショ
ンメモリから演算命令をインターリーブ方式で読み出す
ことを特徴とする請求項１に記載のＩＣ試験装置。