JPH0897643A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH0897643A JPH0897643A JP6234593A JP23459394A JPH0897643A JP H0897643 A JPH0897643 A JP H0897643A JP 6234593 A JP6234593 A JP 6234593A JP 23459394 A JP23459394 A JP 23459394A JP H0897643 A JPH0897643 A JP H0897643A
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- nmos transistors
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Abstract
(57)【要約】
【目的】バイポーラトランジスタを使用せずにＭＯＳト
ランジスタを使用して構成された高耐圧増幅回路を内蔵
して高電圧の出力を制御でき、出力電圧のレベルを低く
制御する時にも消費電流が増大しないＣＭＯＳ集積回路
を提供する。 【構成】ＣＭＯＳ集積回路に内蔵された高耐圧増幅回路
に使用されるＮＭＯＳトランジスタＮ１〜Ｎ１５の全
て、または、接地電位側のＮＭＯＳトランジスタＮ７、
Ｎ１１を除く各ＮＭＯＳトランジスタがそのバックゲー
ト電極が半導体基板より電位的に浮くように形成されて
おり、同じく高耐圧増幅回路に使用されるＰＭＯＳトラ
ンジスタＰ１はそのソース・バックゲート・ゲート相互
が接続されていることを特徴とする。
ランジスタを使用して構成された高耐圧増幅回路を内蔵
して高電圧の出力を制御でき、出力電圧のレベルを低く
制御する時にも消費電流が増大しないＣＭＯＳ集積回路
を提供する。 【構成】ＣＭＯＳ集積回路に内蔵された高耐圧増幅回路
に使用されるＮＭＯＳトランジスタＮ１〜Ｎ１５の全
て、または、接地電位側のＮＭＯＳトランジスタＮ７、
Ｎ１１を除く各ＮＭＯＳトランジスタがそのバックゲー
ト電極が半導体基板より電位的に浮くように形成されて
おり、同じく高耐圧増幅回路に使用されるＰＭＯＳトラ
ンジスタＰ１はそのソース・バックゲート・ゲート相互
が接続されていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路に係
り、特に高電圧の出力を制御するために内蔵された高耐
圧増幅回路に関する。
り、特に高電圧の出力を制御するために内蔵された高耐
圧増幅回路に関する。
【０００２】
【従来の技術】従来、集積回路により高電圧の出力を制
御するためには、図４乃至図６に示すような増幅回路が
使用されている。図４に示す増幅回路は、ＣＭＯＳ集積
回路５０に外付け接続された高耐圧のバイポーラトラン
ジスタ５１と抵抗素子５２群を有し、回路基板上に実装
される。図５に示す増幅回路は、Ｂｉ−ＣＭＯＳ集積回
路に内蔵され、縦積み接続された複数個の低耐圧のバイ
ポーラトランジスタ６１とダイオード６２群と抵抗素子
６３群を有する。図６に示す増幅回路は、Ｂｉ−ＣＭＯ
Ｓ集積回路に内蔵され、縦積み接続された低耐圧のバイ
ポーラトランジスタ７１および複数個のＮＭＯＳトラン
ジスタ７２と抵抗素子７３群を有する。
御するためには、図４乃至図６に示すような増幅回路が
使用されている。図４に示す増幅回路は、ＣＭＯＳ集積
回路５０に外付け接続された高耐圧のバイポーラトラン
ジスタ５１と抵抗素子５２群を有し、回路基板上に実装
される。図５に示す増幅回路は、Ｂｉ−ＣＭＯＳ集積回
路に内蔵され、縦積み接続された複数個の低耐圧のバイ
ポーラトランジスタ６１とダイオード６２群と抵抗素子
６３群を有する。図６に示す増幅回路は、Ｂｉ−ＣＭＯ
Ｓ集積回路に内蔵され、縦積み接続された低耐圧のバイ
ポーラトランジスタ７１および複数個のＮＭＯＳトラン
ジスタ７２と抵抗素子７３群を有する。
【０００３】しかし、図４の構成は、集積回路５０に外
付けする使用部品５１、５２が増加し、集積回路５０の
価値が低下し、回路基板上の実装面積が増大する。ま
た、図５および図６の構成は、出力電圧のレベルを低く
制御する時に出力段のバイポーラトランジスタ６１、７
１を飽和動作させる必要が生じ、飽和させたバイポーラ
トランジスタのベース電流分だけ消費電流が増大する。
付けする使用部品５１、５２が増加し、集積回路５０の
価値が低下し、回路基板上の実装面積が増大する。ま
た、図５および図６の構成は、出力電圧のレベルを低く
制御する時に出力段のバイポーラトランジスタ６１、７
１を飽和動作させる必要が生じ、飽和させたバイポーラ
トランジスタのベース電流分だけ消費電流が増大する。
【０００４】
【発明が解決しようとする課題】上記したように従来の
ＣＭＯＳ集積回路は、高電圧の出力を制御するために高
耐圧のバイポーラトランジスタを外付けすると、使用部
品が増加して回路基板上の実装面積が増大するという問
題があり、高電圧の出力を制御するために複数個の低耐
圧のバイポーラトランジスタを内蔵して縦積み接続する
と、バイポーラトランジスタのベース電流分だけ消費電
流が増大するという問題があった。
ＣＭＯＳ集積回路は、高電圧の出力を制御するために高
耐圧のバイポーラトランジスタを外付けすると、使用部
品が増加して回路基板上の実装面積が増大するという問
題があり、高電圧の出力を制御するために複数個の低耐
圧のバイポーラトランジスタを内蔵して縦積み接続する
と、バイポーラトランジスタのベース電流分だけ消費電
流が増大するという問題があった。
【０００５】また、従来のＢｉ−ＣＭＯＳ集積回路は、
高電圧の出力を制御するために低耐圧のバイポーラトラ
ンジスタと複数個のＮＭＯＳトランジスタを内蔵して縦
積み接続すると、バイポーラトランジスタのベース電流
分だけ消費電流が増大するという問題があった。
高電圧の出力を制御するために低耐圧のバイポーラトラ
ンジスタと複数個のＮＭＯＳトランジスタを内蔵して縦
積み接続すると、バイポーラトランジスタのベース電流
分だけ消費電流が増大するという問題があった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、バイポーラトランジスタを使用せずに複数個
のＭＯＳトランジスタを使用して構成された高耐圧増幅
回路を内蔵することにより、高電圧の出力を制御するこ
とができ、出力電圧のレベルを低く制御する時にも消費
電流が増大することもなく、低耐圧のＣＭＯＳプロセス
を使用して製造し得る低消費電力型のＣＭＯＳ集積回路
を提供することを目的とする。
たもので、バイポーラトランジスタを使用せずに複数個
のＭＯＳトランジスタを使用して構成された高耐圧増幅
回路を内蔵することにより、高電圧の出力を制御するこ
とができ、出力電圧のレベルを低く制御する時にも消費
電流が増大することもなく、低耐圧のＣＭＯＳプロセス
を使用して製造し得る低消費電力型のＣＭＯＳ集積回路
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、複数個のＭＯ
Ｓトランジスタを使用して構成された高耐圧増幅回路を
内蔵したＣＭＯＳ集積回路において、上記高耐圧増幅回
路は、電源配線と接地配線との間に直列に接続された１
個の負荷抵抗素子およびそれぞれバックゲート・ソース
相互が接続されて縦積み接続され、接地電位側の１個の
ＮＭＯＳトランジスタのゲートには増幅回路入力信号が
与えられる出力用の複数の第１のＮＭＯＳトランジスタ
と、同じく上記電源配線と接地配線との間に直列に接続
された電圧分割用の複数の抵抗素子およびそれぞれドレ
イン・ゲート相互が接続されると共にバックゲート・ソ
ース相互が接続されたバイアス電圧生成用の複数の第２
のＮＭＯＳトランジスタと、前記出力用の第１のＮＭＯ
Ｓトランジスタのうちの接地電位側の１個のＮＭＯＳト
ランジスタを除く電源電位側のＮＭＯＳトランジスタの
各ゲートと前記電圧分割用の複数の抵抗素子の各一端と
の間にそれぞれ対応して接続された抵抗素子と、前記出
力用の第１のＮＭＯＳトランジスタのうちの電源電位側
の１個のＮＭＯＳトランジスタのゲートに接続されてい
る抵抗素子と前記電圧分割用の抵抗素子との相互接続ノ
ードおよび上記電源電位側の１個のＮＭＯＳトランジス
タのドレインの間に直列に接続され、それぞれドレイン
・バックゲート相互が接続されると共にゲート・ソース
相互が接続された複数の第３のＮＭＯＳトランジスタお
よびソース・バックゲート・ゲート相互が接続された１
個のＰＭＯＳトランジスタとを具備し、前記ＮＭＯＳト
ランジスタの全て、または、前記バイアス電圧生成用の
第１のＮＭＯＳトランジスタのうちの接地電位側の１個
のＮＭＯＳトランジスタおよび出力用の第２のＮＭＯＳ
トランジスタのうちの接地電位側の１個のＮＭＯＳトラ
ンジスタを除く各ＮＭＯＳトランジスタは、バックゲー
ト電極が半導体基板より電位的に浮くように形成されて
いることを特徴とする。
Ｓトランジスタを使用して構成された高耐圧増幅回路を
内蔵したＣＭＯＳ集積回路において、上記高耐圧増幅回
路は、電源配線と接地配線との間に直列に接続された１
個の負荷抵抗素子およびそれぞれバックゲート・ソース
相互が接続されて縦積み接続され、接地電位側の１個の
ＮＭＯＳトランジスタのゲートには増幅回路入力信号が
与えられる出力用の複数の第１のＮＭＯＳトランジスタ
と、同じく上記電源配線と接地配線との間に直列に接続
された電圧分割用の複数の抵抗素子およびそれぞれドレ
イン・ゲート相互が接続されると共にバックゲート・ソ
ース相互が接続されたバイアス電圧生成用の複数の第２
のＮＭＯＳトランジスタと、前記出力用の第１のＮＭＯ
Ｓトランジスタのうちの接地電位側の１個のＮＭＯＳト
ランジスタを除く電源電位側のＮＭＯＳトランジスタの
各ゲートと前記電圧分割用の複数の抵抗素子の各一端と
の間にそれぞれ対応して接続された抵抗素子と、前記出
力用の第１のＮＭＯＳトランジスタのうちの電源電位側
の１個のＮＭＯＳトランジスタのゲートに接続されてい
る抵抗素子と前記電圧分割用の抵抗素子との相互接続ノ
ードおよび上記電源電位側の１個のＮＭＯＳトランジス
タのドレインの間に直列に接続され、それぞれドレイン
・バックゲート相互が接続されると共にゲート・ソース
相互が接続された複数の第３のＮＭＯＳトランジスタお
よびソース・バックゲート・ゲート相互が接続された１
個のＰＭＯＳトランジスタとを具備し、前記ＮＭＯＳト
ランジスタの全て、または、前記バイアス電圧生成用の
第１のＮＭＯＳトランジスタのうちの接地電位側の１個
のＮＭＯＳトランジスタおよび出力用の第２のＮＭＯＳ
トランジスタのうちの接地電位側の１個のＮＭＯＳトラ
ンジスタを除く各ＮＭＯＳトランジスタは、バックゲー
ト電極が半導体基板より電位的に浮くように形成されて
いることを特徴とする。
【０００８】
【作用】縦積み接続されている出力用の複数のＮＭＯＳ
トランジスタの全て、または、接地電位側の１個のＮＭ
ＯＳトランジスタを除く各ＮＭＯＳトランジスタのバッ
クゲートが半導体基板と電気的に絶縁されているので、
バックゲートを半導体基板とは別電位とることができ、
ソースとドレインに高電圧が加わっても、バックゲート
とソース、ドレイン間には耐圧を越えない範囲の電位差
しか加わらないようにバックゲートの電圧を制御するこ
とができる。これにより、個々のＮＭＯＳトランジスタ
の耐圧より高い電圧の電源電位Ｖccを出力用の複数のＮ
ＭＯＳトランジスタにより分割することができる。
トランジスタの全て、または、接地電位側の１個のＮＭ
ＯＳトランジスタを除く各ＮＭＯＳトランジスタのバッ
クゲートが半導体基板と電気的に絶縁されているので、
バックゲートを半導体基板とは別電位とることができ、
ソースとドレインに高電圧が加わっても、バックゲート
とソース、ドレイン間には耐圧を越えない範囲の電位差
しか加わらないようにバックゲートの電圧を制御するこ
とができる。これにより、個々のＮＭＯＳトランジスタ
の耐圧より高い電圧の電源電位Ｖccを出力用の複数のＮ
ＭＯＳトランジスタにより分割することができる。
【０００９】そして、出力用の複数のＮＭＯＳトランジ
スタのうちの接地電位側の１個のＮＭＯＳトランジスタ
を除く電源電位側のＮＭＯＳトランジスタの各ゲートと
電圧分割用の複数の抵抗素子の各一端（分圧ノード）と
の間にそれぞれ対応して抵抗素子が接続されており、出
力用の複数のＮＭＯＳトランジスタの各ゲート電位が出
力電圧に応じて変化する。
スタのうちの接地電位側の１個のＮＭＯＳトランジスタ
を除く電源電位側のＮＭＯＳトランジスタの各ゲートと
電圧分割用の複数の抵抗素子の各一端（分圧ノード）と
の間にそれぞれ対応して抵抗素子が接続されており、出
力用の複数のＮＭＯＳトランジスタの各ゲート電位が出
力電圧に応じて変化する。
【００１０】これにより、出力用の複数のＮＭＯＳトラ
ンジスタのそれぞれのゲートとソース、ドレイン間に印
加される電圧をそれぞれのゲートとソース、ドレイン間
耐圧以内に抑えながら電源電位Ｖcc・接地電位Ｖss間の
広い電圧範囲を出力することが可能になる。また、出力
電圧のレベルを低く制御する時に出力段のトランジスタ
を飽和動作させる必要はなく、その消費電流が増大する
ことはない。
ンジスタのそれぞれのゲートとソース、ドレイン間に印
加される電圧をそれぞれのゲートとソース、ドレイン間
耐圧以内に抑えながら電源電位Ｖcc・接地電位Ｖss間の
広い電圧範囲を出力することが可能になる。また、出力
電圧のレベルを低く制御する時に出力段のトランジスタ
を飽和動作させる必要はなく、その消費電流が増大する
ことはない。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のＣＭＯＳ集積回路に内蔵
された高耐圧増幅回路の一例を示している。
に説明する。図１は、本発明のＣＭＯＳ集積回路に内蔵
された高耐圧増幅回路の一例を示している。
【００１２】図１において、電源電位Ｖccが与えられる
電源配線と接地電位Ｖssが与えられる接地配線との間に
は、１個の負荷抵抗素子ＲＬと、それぞれバックゲート
・ソース相互が接続された出力用の複数（本例では７
個）の第１のＮＭＯＳトランジスタＮ１〜Ｎ７が直列に
接続（縦積み接続）されている。
電源配線と接地電位Ｖssが与えられる接地配線との間に
は、１個の負荷抵抗素子ＲＬと、それぞれバックゲート
・ソース相互が接続された出力用の複数（本例では７
個）の第１のＮＭＯＳトランジスタＮ１〜Ｎ７が直列に
接続（縦積み接続）されている。
【００１３】また、上記電源配線と接地配線との間に
は、電圧分割用の複数（本例では６個）の抵抗素子Ｒ１
〜Ｒ６と、それぞれドレイン・ゲート相互が接続（ダイ
オード接続）されると共にバックゲート・ソース相互が
接続されたバイアス電圧生成用の複数（本例では４個）
の第２のＮＭＯＳトランジスタＮ８〜Ｎ１１が直列に接
続されている。
は、電圧分割用の複数（本例では６個）の抵抗素子Ｒ１
〜Ｒ６と、それぞれドレイン・ゲート相互が接続（ダイ
オード接続）されると共にバックゲート・ソース相互が
接続されたバイアス電圧生成用の複数（本例では４個）
の第２のＮＭＯＳトランジスタＮ８〜Ｎ１１が直列に接
続されている。
【００１４】そして、前記出力用の７個のＮＭＯＳトラ
ンジスタＮ１〜Ｎ７のうちの接地電位側の１個のＮＭＯ
ＳトランジスタＮ７のゲートには、増幅回路入力信号が
与えられ、電源電位側の６個のＮＭＯＳトランジスタＮ
１〜Ｎ６の各ゲートには、前記複数の抵抗素子Ｒ１〜Ｒ
６の各一端（複数の分圧ノード）がそれぞれ対応して抵
抗素子Ｒ１１〜Ｒ１６を介して接続されており、前記負
荷抵抗素子ＲＬと電源電位側のＮＭＯＳトランジスタＮ
１との接続ノード（出力ノード）から出力が取り出され
る。
ンジスタＮ１〜Ｎ７のうちの接地電位側の１個のＮＭＯ
ＳトランジスタＮ７のゲートには、増幅回路入力信号が
与えられ、電源電位側の６個のＮＭＯＳトランジスタＮ
１〜Ｎ６の各ゲートには、前記複数の抵抗素子Ｒ１〜Ｒ
６の各一端（複数の分圧ノード）がそれぞれ対応して抵
抗素子Ｒ１１〜Ｒ１６を介して接続されており、前記負
荷抵抗素子ＲＬと電源電位側のＮＭＯＳトランジスタＮ
１との接続ノード（出力ノード）から出力が取り出され
る。
【００１５】さらに、前記出力用の第１のＮＭＯＳトラ
ンジスタＮ１〜Ｎ７のうちの電源電位側の１個のＮＭＯ
ＳトランジスタＮ１のゲートに接続されている抵抗素子
Ｒ１１と前記電圧分割用の抵抗素子Ｒ１との相互接続ノ
ードおよび上記電源電位側の１個のＮＭＯＳトランジス
タＮ１のドレイン（負荷抵抗ＲＬとの接続ノード）の間
には、それぞれドレイン・バックゲート相互が接続され
ると共にゲート・ソース相互が接続された複数（本例で
は４個）の第３のＮＭＯＳトランジスタＮ１２〜Ｎ１５
およびソース・バックゲート・ゲート相互が接続された
１個のＰＭＯＳトランジスタＰ１が直列に接続されてい
る。
ンジスタＮ１〜Ｎ７のうちの電源電位側の１個のＮＭＯ
ＳトランジスタＮ１のゲートに接続されている抵抗素子
Ｒ１１と前記電圧分割用の抵抗素子Ｒ１との相互接続ノ
ードおよび上記電源電位側の１個のＮＭＯＳトランジス
タＮ１のドレイン（負荷抵抗ＲＬとの接続ノード）の間
には、それぞれドレイン・バックゲート相互が接続され
ると共にゲート・ソース相互が接続された複数（本例で
は４個）の第３のＮＭＯＳトランジスタＮ１２〜Ｎ１５
およびソース・バックゲート・ゲート相互が接続された
１個のＰＭＯＳトランジスタＰ１が直列に接続されてい
る。
【００１６】上記各ＮＭＯＳトランジスタＮ１〜Ｎ１５
は、それぞれバックゲート電極が半導体基板より電位的
に浮くように形成されている。また、上記ＰＭＯＳトラ
ンジスタＰ１の構造に寄生するＰＮＰトランジスタが利
用されている。
は、それぞれバックゲート電極が半導体基板より電位的
に浮くように形成されている。また、上記ＰＭＯＳトラ
ンジスタＰ１の構造に寄生するＰＮＰトランジスタが利
用されている。
【００１７】図２は、図１中のＮＭＯＳトランジスタＮ
１〜Ｎ１５の構造の一例を示している。このＮＭＯＳト
ランジスタは、バックゲートを半導体基板より電位的に
浮くように形成されている。即ち、図２において、２０
はＰ型半導体基板、２１は上記Ｐ型基板の表層部に選択
的に島状に形成されたＮウエル（島領域）、２２は上記
Ｎウエルの表層部に選択的に形成されたＰウエル、２３
１および２３２は上記Ｐウエルの表層部の一部に形成さ
れたＮ型不純物領域（ＮＭＯＳトランジスタのドレイン
領域、ソース領域）、２４は基板表面に形成された例え
ば熱酸化膜からなる薄いゲート絶縁膜、２５は前記ドレ
イン領域２３１およびソース領域２３２の間のチャネル
領域上の前記ゲート絶縁膜２４上に形成されたＮＭＯＳ
トランジスタのゲート電極、２７は前記Ｐウエルの一部
に形成されたＰ型不純物領域（Ｐウエル電極引き出し領
域）、２８は前記Ｎウエルの一部に形成されたＮ型不純
物領域（Ｎウエル電極引き出し領域）、２９１〜２９４
はそれぞれ前記絶縁膜に開口されたコンタクト孔を介し
て前記ドレイン領域２３１、ソース領域２３２、Ｐウエ
ル電極引き出し領域２７およびＮウエル電極引き出し領
域２８にコンタクトするように形成された例えばアルミ
ニウムからなるドレイン電極、ソース電極、バックゲー
ト電極および島吊り電極である。
１〜Ｎ１５の構造の一例を示している。このＮＭＯＳト
ランジスタは、バックゲートを半導体基板より電位的に
浮くように形成されている。即ち、図２において、２０
はＰ型半導体基板、２１は上記Ｐ型基板の表層部に選択
的に島状に形成されたＮウエル（島領域）、２２は上記
Ｎウエルの表層部に選択的に形成されたＰウエル、２３
１および２３２は上記Ｐウエルの表層部の一部に形成さ
れたＮ型不純物領域（ＮＭＯＳトランジスタのドレイン
領域、ソース領域）、２４は基板表面に形成された例え
ば熱酸化膜からなる薄いゲート絶縁膜、２５は前記ドレ
イン領域２３１およびソース領域２３２の間のチャネル
領域上の前記ゲート絶縁膜２４上に形成されたＮＭＯＳ
トランジスタのゲート電極、２７は前記Ｐウエルの一部
に形成されたＰ型不純物領域（Ｐウエル電極引き出し領
域）、２８は前記Ｎウエルの一部に形成されたＮ型不純
物領域（Ｎウエル電極引き出し領域）、２９１〜２９４
はそれぞれ前記絶縁膜に開口されたコンタクト孔を介し
て前記ドレイン領域２３１、ソース領域２３２、Ｐウエ
ル電極引き出し領域２７およびＮウエル電極引き出し領
域２８にコンタクトするように形成された例えばアルミ
ニウムからなるドレイン電極、ソース電極、バックゲー
ト電極および島吊り電極である。
【００１８】上記構造のＮＭＯＳトランジスタは、通常
のＣＭＯＳプロセスに若干の工程を追加するだけで、そ
のバックゲート電極を半導体基板と電気的に絶縁するこ
とが可能になり、それを使用することにより、ＮＭＯＳ
トランジスタのバックゲート電極の電位を自由に制御す
ることができ、ドレイン電極、ソース電極に高電圧が加
わった場合にバックゲート電極の電位を変えて、バック
ゲート電極とドレイン電極、ソース電極間に加わる電圧
をそれぞれ耐圧以内に抑えることが可能になる。
のＣＭＯＳプロセスに若干の工程を追加するだけで、そ
のバックゲート電極を半導体基板と電気的に絶縁するこ
とが可能になり、それを使用することにより、ＮＭＯＳ
トランジスタのバックゲート電極の電位を自由に制御す
ることができ、ドレイン電極、ソース電極に高電圧が加
わった場合にバックゲート電極の電位を変えて、バック
ゲート電極とドレイン電極、ソース電極間に加わる電圧
をそれぞれ耐圧以内に抑えることが可能になる。
【００１９】図３は、図１中のＰＭＯＳトランジスタＰ
１の構造を利用した寄生のＰＮＰトランジスタの一例を
示している。即ち、３０はＰ型半導体基板、３１は上記
Ｐ型基板の表層部に選択的に島状に形成されたＮウエル
（島領域）、３２１および３２２は上記Ｎウエルの表層
部の一部に形成されたＰ型不純物領域（ＰＭＯＳトラン
ジスタのドレイン領域、ソース領域）、３３は基板表面
に形成された例えば熱酸化膜からなる薄いゲート絶縁
膜、３４は前記ドレイン領域３２１およびソース領域３
２２の間のチャネル領域上の前記ゲート絶縁膜３３上に
形成されたＰＭＯＳトランジスタのゲート電極、３５は
前記Ｎウエルの一部に形成されたＮ型不純物領域（Ｎウ
エル電極引き出し領域）、３６１〜３６３はそれぞれ前
記絶縁膜３４に開口されたコンタクト孔を介して前記ド
レイン領域３２１、ソース領域３２２およびＮウエル電
極引き出し領域３５にコンタクトするように形成された
例えばアルミニウムからなるドレイン電極、ソース電極
およびバックゲート電極であり、上記ソース電極３６２
およびバックゲート電極３６３は前記ゲート電極３４と
共通に接続されている。
１の構造を利用した寄生のＰＮＰトランジスタの一例を
示している。即ち、３０はＰ型半導体基板、３１は上記
Ｐ型基板の表層部に選択的に島状に形成されたＮウエル
（島領域）、３２１および３２２は上記Ｎウエルの表層
部の一部に形成されたＰ型不純物領域（ＰＭＯＳトラン
ジスタのドレイン領域、ソース領域）、３３は基板表面
に形成された例えば熱酸化膜からなる薄いゲート絶縁
膜、３４は前記ドレイン領域３２１およびソース領域３
２２の間のチャネル領域上の前記ゲート絶縁膜３３上に
形成されたＰＭＯＳトランジスタのゲート電極、３５は
前記Ｎウエルの一部に形成されたＮ型不純物領域（Ｎウ
エル電極引き出し領域）、３６１〜３６３はそれぞれ前
記絶縁膜３４に開口されたコンタクト孔を介して前記ド
レイン領域３２１、ソース領域３２２およびＮウエル電
極引き出し領域３５にコンタクトするように形成された
例えばアルミニウムからなるドレイン電極、ソース電極
およびバックゲート電極であり、上記ソース電極３６２
およびバックゲート電極３６３は前記ゲート電極３４と
共通に接続されている。
【００２０】上記ＰＭＯＳトランジスタの構造において
は、Ｐ型のドレイン領域３２１およびソース領域３２２
をエミッタ領域Ｅおよびコレクタ領域Ｃとし、前記Ｎウ
エル３１をベース領域Ｂとする寄生のＰＮＰトランジス
タが存在している。
は、Ｐ型のドレイン領域３２１およびソース領域３２２
をエミッタ領域Ｅおよびコレクタ領域Ｃとし、前記Ｎウ
エル３１をベース領域Ｂとする寄生のＰＮＰトランジス
タが存在している。
【００２１】次に、上記構成の高耐圧増幅回路の動作を
説明する。増幅回路入力信号により出力用のＮＭＯＳト
ランジスタＮ７がオフ状態に制御されている時には、出
力用のＮＭＯＳトランジスタＮ１〜Ｎ６もオフ状態であ
り、Ｖccが例えば３０Ｖの場合、出力ノードの電位はＶ
ccと同じ３０Ｖになる。この場合、ＰＭＯＳトランジス
タＰ１はオフであり、出力ノードから抵抗素子Ｒ１の一
端に向かう電流（逆流）を防止する役割を有する。増幅
回路入力信号により出力用のＮＭＯＳトランジスタＮ７
がオン状態に制御されている時には、出力用のＮＭＯＳ
トランジスタＮ１〜Ｎ６の各ゲートには、電圧分割用の
複数の抵抗素子Ｒ１〜Ｒ６の各一端（分圧ノード）から
それぞれ対応して抵抗素子Ｒ１１〜Ｒ１６を介して適切
な電位が印加されており、上記ＮＭＯＳトランジスタＮ
１〜Ｎ６がそれぞれオン状態になり、出力ノードの電位
はぼ０Ｖになる。この場合、ＮＭＯＳトランジスタＮ１
２〜Ｎ１５とＰＭＯＳトランジスタＰ１との直列回路は
オンになり、ＰＭＯＳトランジスタＰ１およびＮＭＯＳ
トランジスタＮ１２〜Ｎ１５の各閾値電圧の合計値によ
り抵抗素子Ｒ１の一端の電位が例えば４．０Ｖ程度に定
まり、この電圧が出力用のＮＭＯＳトランジスタＮ１の
ゲートに印加される。また、直列に接続された４個の第
２のＮＭＯＳトランジスタＮ８〜Ｎ１１により生成され
るバイアス電圧が出力用のＮＭＯＳトランジスタＮ６の
ゲートに印加される。
説明する。増幅回路入力信号により出力用のＮＭＯＳト
ランジスタＮ７がオフ状態に制御されている時には、出
力用のＮＭＯＳトランジスタＮ１〜Ｎ６もオフ状態であ
り、Ｖccが例えば３０Ｖの場合、出力ノードの電位はＶ
ccと同じ３０Ｖになる。この場合、ＰＭＯＳトランジス
タＰ１はオフであり、出力ノードから抵抗素子Ｒ１の一
端に向かう電流（逆流）を防止する役割を有する。増幅
回路入力信号により出力用のＮＭＯＳトランジスタＮ７
がオン状態に制御されている時には、出力用のＮＭＯＳ
トランジスタＮ１〜Ｎ６の各ゲートには、電圧分割用の
複数の抵抗素子Ｒ１〜Ｒ６の各一端（分圧ノード）から
それぞれ対応して抵抗素子Ｒ１１〜Ｒ１６を介して適切
な電位が印加されており、上記ＮＭＯＳトランジスタＮ
１〜Ｎ６がそれぞれオン状態になり、出力ノードの電位
はぼ０Ｖになる。この場合、ＮＭＯＳトランジスタＮ１
２〜Ｎ１５とＰＭＯＳトランジスタＰ１との直列回路は
オンになり、ＰＭＯＳトランジスタＰ１およびＮＭＯＳ
トランジスタＮ１２〜Ｎ１５の各閾値電圧の合計値によ
り抵抗素子Ｒ１の一端の電位が例えば４．０Ｖ程度に定
まり、この電圧が出力用のＮＭＯＳトランジスタＮ１の
ゲートに印加される。また、直列に接続された４個の第
２のＮＭＯＳトランジスタＮ８〜Ｎ１１により生成され
るバイアス電圧が出力用のＮＭＯＳトランジスタＮ６の
ゲートに印加される。
【００２２】上記実施例の高耐圧増幅回路においては、
縦積み接続されている出力用の複数のＮＭＯＳトランジ
スタの全てのバックゲートが半導体基板より電位的に浮
いているので、ソース、ドレインに高電圧が加わった場
合、バックゲートも高電位にすることによってバックゲ
ートとソース、ドレイン間に加わる電圧を、バックゲー
トとソース、ドレイン間の耐圧以内に抑えることができ
る。これにより、個々のＮＭＯＳトランジスタの耐圧よ
り高い電圧の電源電位Ｖccを出力用の複数のＮＭＯＳト
ランジスタにより分割することができる。
縦積み接続されている出力用の複数のＮＭＯＳトランジ
スタの全てのバックゲートが半導体基板より電位的に浮
いているので、ソース、ドレインに高電圧が加わった場
合、バックゲートも高電位にすることによってバックゲ
ートとソース、ドレイン間に加わる電圧を、バックゲー
トとソース、ドレイン間の耐圧以内に抑えることができ
る。これにより、個々のＮＭＯＳトランジスタの耐圧よ
り高い電圧の電源電位Ｖccを出力用の複数のＮＭＯＳト
ランジスタにより分割することができる。
【００２３】そして、出力用の複数のＮＭＯＳトランジ
スタのうちの接地電位側の１個のＮＭＯＳトランジスタ
を除く電源電位側のＮＭＯＳトランジスタの各ゲートと
電圧分割用の複数の抵抗素子の各一端との間にそれぞれ
対応して抵抗素子が接続されており、出力用の複数のＮ
ＭＯＳトランジスタの各ゲート電位が出力電圧に応じて
変化する。これにより、出力用の複数のＮＭＯＳトラン
ジスタのそれぞれのゲートとソース、ドレイン間に印加
される電圧をそれぞれのゲートとソース、ドレイン間耐
圧以内に抑えながら電源電位Ｖcc・接地電位Ｖss間の広
い電圧範囲を出力することが可能になる。また、出力電
圧のレベルを低く制御する時に出力段のトランジスタを
飽和動作させる必要はなく、その消費電流が増大するこ
とはない。因みに、本実施例の高耐圧増幅回路において
は、出力電圧のレベルを低く制御する時の消費電流が、
図５に示した従来例のバイポーラ集積回路の増幅回路と
比べて約４０％、図６に示した従来例のＢｉ−ＣＭＯＳ
集積回路の増幅回路と比べて約１０％程度も削減でき
る。
スタのうちの接地電位側の１個のＮＭＯＳトランジスタ
を除く電源電位側のＮＭＯＳトランジスタの各ゲートと
電圧分割用の複数の抵抗素子の各一端との間にそれぞれ
対応して抵抗素子が接続されており、出力用の複数のＮ
ＭＯＳトランジスタの各ゲート電位が出力電圧に応じて
変化する。これにより、出力用の複数のＮＭＯＳトラン
ジスタのそれぞれのゲートとソース、ドレイン間に印加
される電圧をそれぞれのゲートとソース、ドレイン間耐
圧以内に抑えながら電源電位Ｖcc・接地電位Ｖss間の広
い電圧範囲を出力することが可能になる。また、出力電
圧のレベルを低く制御する時に出力段のトランジスタを
飽和動作させる必要はなく、その消費電流が増大するこ
とはない。因みに、本実施例の高耐圧増幅回路において
は、出力電圧のレベルを低く制御する時の消費電流が、
図５に示した従来例のバイポーラ集積回路の増幅回路と
比べて約４０％、図６に示した従来例のＢｉ−ＣＭＯＳ
集積回路の増幅回路と比べて約１０％程度も削減でき
る。
【００２４】即ち、上記実施例の高耐圧増幅回路によれ
ば、バイポーラトランジスタを使用せずに、低耐圧のＣ
ＭＯＳプロセスを使用して製造し得る複数個のＭＯＳト
ランジスタを使用して構成されており、これにより高電
圧の出力を制御することができ、出力電圧のレベルを低
く制御する時にもＣＭＯＳ集積回路の消費電流が増大す
ることもない。これに対して、従来のＣＭＯＳ集積回路
に形成される通常のＮＭＯＳトランジスタは、バックゲ
ートが半導体基板と短絡されており、このようなＮＭＯ
Ｓトランジスタを縦積み接続しても、ゲートとソース、
ドレイン間に加わる電圧は分割されないので、バックゲ
ートとソース、ドレイン間の耐圧以上に耐圧を向上させ
ることはできない。
ば、バイポーラトランジスタを使用せずに、低耐圧のＣ
ＭＯＳプロセスを使用して製造し得る複数個のＭＯＳト
ランジスタを使用して構成されており、これにより高電
圧の出力を制御することができ、出力電圧のレベルを低
く制御する時にもＣＭＯＳ集積回路の消費電流が増大す
ることもない。これに対して、従来のＣＭＯＳ集積回路
に形成される通常のＮＭＯＳトランジスタは、バックゲ
ートが半導体基板と短絡されており、このようなＮＭＯ
Ｓトランジスタを縦積み接続しても、ゲートとソース、
ドレイン間に加わる電圧は分割されないので、バックゲ
ートとソース、ドレイン間の耐圧以上に耐圧を向上させ
ることはできない。
【００２５】また、上記実施例の高耐圧増幅回路によれ
ば、低耐圧のＣＭＯＳプロセスを使用して製造される低
消費電力型のＣＭＯＳ集積回路に内蔵することができ、
従来はＢｉ−ＣＭＯＳプロセスを使用して製造されるＢ
ｉ−ＣＭＯＳ集積回路にしか内蔵することができなかっ
た点と比べて、その応用範囲が広くなった。
ば、低耐圧のＣＭＯＳプロセスを使用して製造される低
消費電力型のＣＭＯＳ集積回路に内蔵することができ、
従来はＢｉ−ＣＭＯＳプロセスを使用して製造されるＢ
ｉ−ＣＭＯＳ集積回路にしか内蔵することができなかっ
た点と比べて、その応用範囲が広くなった。
【００２６】なお、上記実施例では、ＮＭＯＳトランジ
スタの全てが、そのバックゲート電極が半導体基板より
電位的に浮くように形成されているが、バイアス電圧生
成用の第１のＮＭＯＳトランジスタのうちの接地電位側
の１個のＮＭＯＳトランジスタＮ７および出力用の第２
のＮＭＯＳトランジスタのうちの接地電位側の１個のＮ
ＭＯＳトランジスタＮ１１はゲートとソース、ドレイン
間の耐圧が従来のままでも支障がないので、上記ＮＭＯ
ＳトランジスタＮ７およびＮ１１を除く各ＮＭＯＳトラ
ンジスタについて、バックゲート電極を半導体基板より
電位的に浮かせるように形成しても、上記実施例と同様
の効果が得られる。
スタの全てが、そのバックゲート電極が半導体基板より
電位的に浮くように形成されているが、バイアス電圧生
成用の第１のＮＭＯＳトランジスタのうちの接地電位側
の１個のＮＭＯＳトランジスタＮ７および出力用の第２
のＮＭＯＳトランジスタのうちの接地電位側の１個のＮ
ＭＯＳトランジスタＮ１１はゲートとソース、ドレイン
間の耐圧が従来のままでも支障がないので、上記ＮＭＯ
ＳトランジスタＮ７およびＮ１１を除く各ＮＭＯＳトラ
ンジスタについて、バックゲート電極を半導体基板より
電位的に浮かせるように形成しても、上記実施例と同様
の効果が得られる。
【００２７】
【発明の効果】上述したように本発明によれば、バイポ
ーラトランジスタを使用せずに複数個のＭＯＳトランジ
スタを使用して構成された高耐圧増幅回路を内蔵するこ
とにより、高電圧の出力を制御することができ、出力電
圧のレベルを低く制御する時にも消費電流が増大するこ
ともなく、低耐圧のＣＭＯＳプロセスを使用して製造し
得る低消費電力型のＣＭＯＳ集積回路を実現することが
できる。
ーラトランジスタを使用せずに複数個のＭＯＳトランジ
スタを使用して構成された高耐圧増幅回路を内蔵するこ
とにより、高電圧の出力を制御することができ、出力電
圧のレベルを低く制御する時にも消費電流が増大するこ
ともなく、低耐圧のＣＭＯＳプロセスを使用して製造し
得る低消費電力型のＣＭＯＳ集積回路を実現することが
できる。
【図１】本発明のＣＭＯＳ集積回路に内蔵された高耐圧
増幅回路の一例を示す回路図。
増幅回路の一例を示す回路図。
【図２】図１中のＮＭＯＳトランジスタの構造の一例を
示す断面図。
示す断面図。
【図３】図１中のＰＭＯＳトランジスタの構造を利用し
た寄生のＰＮＰトランジスタの一例を示を示す断面図。
た寄生のＰＮＰトランジスタの一例を示を示す断面図。
【図４】従来のＣＭＯＳ集積回路に外付け接続された高
耐圧のバイポーラトランジスタからなる増幅回路を示す
回路図。
耐圧のバイポーラトランジスタからなる増幅回路を示す
回路図。
【図５】従来のＢｉ−ＣＭＯＳ集積回路に内蔵された複
数個の低耐圧のバイポーラトランジスタを縦積み接続し
てなる増幅回路を示す回路図。
数個の低耐圧のバイポーラトランジスタを縦積み接続し
てなる増幅回路を示す回路図。
【図６】従来のＢｉ−ＣＭＯＳ集積回路に内蔵された低
耐圧のバイポーラトランジスタと複数個のＮＭＯＳトラ
ンジスタを縦積み接続してなる増幅回路を示す回路図。
耐圧のバイポーラトランジスタと複数個のＮＭＯＳトラ
ンジスタを縦積み接続してなる増幅回路を示す回路図。
Ｎ１〜Ｎ１５…ＮＭＯＳトランジスタ、Ｐ１…ＰＭＯＳ
トランジスタ、ＲＬ、Ｒ１〜Ｒ６、Ｒ１１〜Ｒ１６…抵
抗素子。
トランジスタ、ＲＬ、Ｒ１〜Ｒ６、Ｒ１１〜Ｒ１６…抵
抗素子。
Claims (2)
- 【請求項１】 電源配線と接地配線との間に直列に接続
された１個の負荷抵抗素子およびそれぞれバックゲート
・ソース相互が接続されて縦積み接続され、接地電位側
の１個のＮＭＯＳトランジスタのゲートには増幅回路入
力信号が与えられる出力用の複数の第１のＮＭＯＳトラ
ンジスタと、同じく上記電源配線と接地配線との間に直
列に接続された電圧分割用の複数の抵抗素子およびそれ
ぞれドレイン・ゲート相互が接続されると共にバックゲ
ート・ソース相互が接続されたバイアス電圧生成用の複
数の第２のＮＭＯＳトランジスタと、前記出力用の第１
のＮＭＯＳトランジスタのうちの接地電位側の１個のＮ
ＭＯＳトランジスタを除く電源電位側のＮＭＯＳトラン
ジスタの各ゲートと前記電圧分割用の複数の抵抗素子の
各一端との間にそれぞれ対応して接続された抵抗素子
と、前記出力用の第１のＮＭＯＳトランジスタのうちの
電源電位側の１個のＮＭＯＳトランジスタのゲートに接
続されている抵抗素子と前記電圧分割用の抵抗素子との
相互接続ノードおよび上記電源電位側の１個のＮＭＯＳ
トランジスタのドレインの間に直列に接続され、それぞ
れドレイン・バックゲート相互が接続されると共にゲー
ト・ソース相互が接続された複数の第３のＮＭＯＳトラ
ンジスタおよびソース・バックゲート・ゲート相互が接
続された１個のＰＭＯＳトランジスタとを具備し、前記
バイアス電圧生成用の第１のＮＭＯＳトランジスタのう
ちの接地電位側の１個のＮＭＯＳトランジスタおよび出
力用の第２のＮＭＯＳトランジスタのうちの接地電位側
の１個のＮＭＯＳトランジスタを除く各ＮＭＯＳトラン
ジスタは、バックゲート電極が半導体基板より電位的に
浮くように形成されていることを特徴とするＣＭＯＳ集
積回路。 - 【請求項２】 請求項１記載のＣＭＯＳ集積回路におい
て、前記ＮＭＯＳトランジスタの全てが、そのバックゲ
ート電極が半導体基板より電位的に浮くように形成され
ていることを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234593A JPH0897643A (ja) | 1994-09-29 | 1994-09-29 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234593A JPH0897643A (ja) | 1994-09-29 | 1994-09-29 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897643A true JPH0897643A (ja) | 1996-04-12 |
Family
ID=16973465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6234593A Pending JPH0897643A (ja) | 1994-09-29 | 1994-09-29 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897643A (ja) |
-
1994
- 1994-09-29 JP JP6234593A patent/JPH0897643A/ja active Pending
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