JPH0888356A - Ｍｏｓゲート型半導体装置 - Google Patents

Ｍｏｓゲート型半導体装置

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JPH0888356A
JPH0888356A JP6221234A JP22123494A JPH0888356A JP H0888356 A JPH0888356 A JP H0888356A JP 6221234 A JP6221234 A JP 6221234A JP 22123494 A JP22123494 A JP 22123494A JP H0888356 A JPH0888356 A JP H0888356A
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Abstract

(57)【要約】 【目的】コンタクト抵抗および２層目のＳＤ配線の抵抗
を低減できる高耐圧ＭＯＳＦＥＴを提供すること。 【構成】表面にソース領域、ドレイン領域が形成された
半導体基板上に設けられ、ソース電極Ｓ2 が櫛歯状に配
列形成されてなる上層ソース配線ＳＰ2 と、ドレイン電
極Ｄ2 が櫛歯状に配列形成され、ソース電極Ｓ2 と噛み
合わさるように配置された上層ドレイン配線ＤＰ2 と、
各隣り合うソース電極Ｓ2 およびドレイン電極Ｄ2 の下
部毎に、これらに重なるように設けれたソース電極Ｓ1
およびドレイン電極Ｄ1 を備え、ソース電極Ｓ1 は、ソ
ース電極Ｓ2 、ソース領域に接続し、かつソース電極Ｓ
2 の配列方向に波状に配列され、ドレイン電極Ｄ1 は、
ドレイン電極Ｄ2 、ドレイン領域に接続し、かつドレイ
ン電極Ｄ2 の配列方向に、ソース電極Ｓ1 と平行に、波
状に配列形成されていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳゲート構造を有
するＭＯＳゲート型半導体装置に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
【０００３】駆動・制御回路を一体化したパワーＩＣ
は、ディスプレー駆動装置、車載用ＩＣ等の多くの用途
が考えられているが、出力段として用いられる高耐圧Ｍ
ＯＳＦＥＴ（例えば、横型ＭＯＳＦＥＴ）には、高いド
レイン耐圧および低いオン抵抗が要求されている。
【０００４】図８は、従来の横型ＭＯＳＦＥＴの素子構
造を示す断面図である。図中、９１はｐ型半導体基板を
示しており、このｐ型半導体基板９１の表面には高濃度
（低抵抗）のｎ型ソース領域９２が選択的に形成されて
いる。
【０００５】また、ｐ型半導体基板９１の表面には耐圧
を確保するための低濃度（高抵抗）のｎ型ドリフト領域
９３が選択的に形成されており、このｎ型ドリフト領域
９３の表面には高濃度のｎ型ドレイン領域９４が選択的
に形成されている。
【０００６】ｎ型ソース領域９２とｎ型ドリフト領域９
３との間のｐ型半導体基板９１上には、ゲート絶縁膜９
５を介して、ゲート電極９６が設けられている。また、
ｎ型ソース領域９２にはソース電極９７が設けられてお
り、このソース電極９７はｎ型ソース領域９２およびｎ
型ドリフト領域９３の両方にコンタクトしている。そし
て、ｎ型ドレイン領域９４にはドレイン電極９８が設け
られている。
【０００７】ところで、ソース領域、ドレイン領域に直
接コンタクトする１層目のソース・ドレイン配線パター
ン（ＳＤ配線パターン）には、大きく分けて、ストライ
プ配線パターン、メッシュ配線パターンの２種類のパタ
ーンがある。
【０００８】図９にストライプ配線パターンの平面図、
図１０にメッシュ配線パターンの平面図を示す。ストラ
イプ配線パターンは、図９に示すように、直線状のソー
ス電極９７、ゲート電極９６、ドレイン電極９８が交互
に並ぶパターンである。ストライプ配線パターンの場
合、ソース電極９７とドレイン電極９８との間の距離は
どこでも一定となる。
【０００９】一方、メッシュ配線パターンは、図１０に
示すように、ソース電極９６とドレイン電極９８を格子
状に並べ、その回りをゲート電極９６で取り囲んだパタ
ーンである。メッシュ配線パターンの場合、ゲート電極
９６とドレイン電極９８との間の距離は一定ではなく、
ストライプ配線パターンの場合よりも該距離が長くなる
部分が生じる。しかし、ドレイン電極９８はゲート電極
９６により取り囲まれているため、ゲート電極の幅は大
きくなる。
【００１０】このように１層目のＳＤ配線パターンとし
ては、ストライプ配線パターン、メッシュ配線パターン
があるが、ソース・ドレイン間の距離と比較して、各電
極の大きさが大きい場合には、メッシュ配線パターンが
有利であり、反対に、各電極の大きさが小さい場合に
は、ストライプ配線パターンが有利となる。
【００１１】上述したように、横型ＭＯＳＦＥＴ素子に
は、ｎ型ドリフト領域９３が存在している。該素子の耐
圧は、ｎ型ドリフト領域９３の不純物濃度およびドレイ
ン・ゲート間の距離によって決定され、耐圧を高めるに
は、ある程度の長さのドレイン領域が必要となる。した
がって、横型ＭＯＳＦＥＴ素子の場合、その微細化が進
むに従って、メッシュ配線パターンよりも、ストライプ
配線パターンの方が有利となる。
【００１２】ところで、１層目のＳＤ配線パターンをス
トライプ配線パターンとした場合には、２層目のＳＤ配
線パターンとしては、図１１、図１２に示すような配線
パターンがある。図中、斜線で示された領域は１層目の
ＳＤ配線と２層目のＳＤ配線とのコンタクト領域を示し
ている。
【００１３】図１１の２層目のＳＤ配線パターンは、そ
のソース電極Ｓ2 およびドレイン電極Ｄ2 の長手方向
と、１層目のＳＤ配線パターンのソース電極Ｓ1 および
ドレイン電極Ｄ1 の長手方向とが直交するパターン（直
交配線パターン）である。
【００１４】ここで、２層目のＳＤ配線の抵抗を下げる
には、その配線幅Ｗ2 を大きくすれば良い。また、配線
幅Ｗ2 が大きくなれば、１層目のＳＤ配線と２層目のＳ
Ｄ配線とのコンタクト面積が大きくなるので、コンタク
ト領域におけるコンタクト抵抗も小さくなる。
【００１５】しかし、配線幅Ｗ2 を大きくすると、隣り
合う二つのコンタクト領域間の実効的な距離が長くなる
ため、換言すれば、電流経路が長くなるため、単位配線
幅当たりのコンタクト領域間のコンタクト抵抗（第１種
のコンタクト抵抗）は高くなる。
【００１６】したがって、直交配線パターンの場合、２
層目のＳＤ配線の抵抗は小さくできるが、単位配線幅当
たりの隣り合う二つのコンタクト領域間のコンタクト抵
抗、換言すれば、ソース領域（ドレイン領域）と２層目
のＳＤ配線との間のコンタクト抵抗が高くなるという問
題がある。
【００１７】図１２の２層目のＳＤ配線パターンは、そ
のソース電極Ｓ2 およびドレイン電極Ｄ2 の長手方向
と、１層目のＳＤ配線パターンのソース電極Ｓ1 および
ドレイン電極Ｄ1 の長手方向とが平行なパターン（平行
配線パターン）である。
【００１８】この場合、図１１の場合よりも、１層目の
ＳＤ配線と２層目のＳＤ配線とのコンタクト面積が大き
くなるので、１層目のＳＤ配線と２層目のＳＤ配線との
間のコンタクト抵抗（第２種のコンタクト抵抗）もより
小さくなる。
【００１９】しかし、２層目のＳＤ配線の抵抗は、１層
目のＳＤ配線により制限される。すなわち、２層目のド
レイン電極Ｄ2 （ソース電極Ｓ2 ）の配線幅Ｗ2 は、１
層目のドレイン電極Ｄ1 とソース電極Ｓ1 との間の距離
の２倍よりも大きくできず、図１１の直交配線パターン
の場合のように、２層目のＳＤ配線の抵抗を大幅に下げ
ることはできない。
【００２０】したがって、平行配線パターンの場合、１
層目のＳＤ配線と２層目のＳＤ配線との間のコンタクト
抵抗は小さくできるが、２層目のＳＤ配線の抵抗は小さ
くできないという問題がある。
【００２１】
【発明が解決しようとする課題】上述の如く、従来の高
耐圧ＭＯＳＦＥＴでは、第１種、第２種のコンタクト抵
抗ならびに２層目のＳＤ配線の抵抗を同時に小さくする
ことはできないという問題があった。
【００２２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、第１種、第２種のコン
タクト抵抗ならびに２層目のＳＤ配線の抵抗を同時に小
さくすることができるＭＯＳゲート型半導体装置を提供
することにある。
【００２３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＭＯＳゲート型半導体装置（請求項１）
は、表面にソース領域、ドレイン領域が形成された半導
体基板上に設けられ、複数の上層ソース電極が櫛歯状に
配列形成されてなる上層ソース配線と、前記半導体基板
上に設けられ、複数の上層ドレイン電極が、櫛歯状に配
列形成され、かつ前記複数の上層ソース電極と噛み合わ
されるように配置された上層ドレイン配線と、各隣り合
う前記上層ソース電極および前記上層ドレイン電極の下
部毎に、これら上層ソース電極および上層ドレイン電極
に重なるように設けれた下層ソース電極と、各隣り合う
前記上層ソース電極および前記上層ドレイン電極の下部
毎に、これら上層ソース電極および上層ドレイン電極に
重なるように設けれた下層ドレイン電極とを備え、前記
下層ソース電極は、前記上層ソース電極および前記ソー
ス領域に接続し、かつ前記上層ソース電極の配列方向に
波状に配列され、前記下層ドレイン電極は、前記上層ド
レイン電極および前記ドレイン領域に接続し、かつ前記
上層ドレイン電極の配列方向に、前記下層ソース電極と
平行に、波状に配列形成されていることを特徴とする。
【００２４】また、本発明の他のＭＯＳゲート型半導体
装置（請求項２）は、表面にソース領域、ドレイン領域
が形成された半導体基板上に設けられ、複数の上層ソー
ス電極が櫛歯状に配列形成されてなる上層ソース配線
と、前記半導体基板上に設けられ、複数の上層ドレイン
電極が、櫛歯状に配列形成され、かつ前記複数の上層ソ
ース電極と噛み合わされるように配置された上層ドレイ
ン配線と、各隣り合う前記上層ソース電極および前記上
層ドレイン電極の下部毎に、これら上層ソース電極およ
び上層ドレイン電極に重なるように設けれた下層ソース
電極と、各隣り合う前記上層ソース電極および前記上層
ドレイン電極の下部毎に、これら上層ソース電極および
上層ドレイン電極に重なるように設けれた下層ドレイン
電極とを備え、前記下層ソース電極は、前記上層ソース
電極および前記ソース領域に接続し、かつ前記上層ソー
ス電極の長手方向に波状に配列され、前記下層ドレイン
電極は、前記上層ドレイン電極および前記ドレイン領域
に接続し、かつ前記上層ドレイン電極の長手方向に、前
記下層ソース電極と平行に、波状に配列形成されている
ことを特徴とする。
【００２５】また、本発明の他のＭＯＳゲート型半導体
装置（請求項３）は、上記二つの発明に係るＭＯＳゲー
ト型半導体装置において、前記波状に配列形成された下
層ソース電極のうち、同じソース領域に接続する隣り合
う下層ソース電極が一体形成されていることを特徴とす
る。
【００２６】
【作用】本発明（請求項１〜請求項３）によれば、上層
ソース電極および上層ドレイン電極の配線幅を、下層ソ
ース電極と下層ドレイン電極との間の距離よりも大きく
できるので、上層ソース配線および上層ドレイン配線の
抵抗を小さくできる。
【００２７】ここで、下層ソース電極および下層ドレイ
ン電極は波状に配列形成されているので、下層ソース電
極および下層ドレイン電極の長手方向は、上層ソース電
極および上層ドレイン電極のそれとは直交しない。
【００２８】この結果、下層ソース電極と下層ドレイン
電極とを通り上層ソース電極から上昇ドレイン電極まで
の実効的な電流経路の長さは、図１１の直交配線パター
ンの場合に比べて短くなる。
【００２９】したがって、上記配線幅を大きくしても、
単位配線幅当たりのコンタクト領域間のコンタクト抵抗
（第１種のコンタクト抵抗）は上昇しない。ここで、コ
ンタクト領域とは、下層ソース電極と上層ソース電極と
がコンタクトする領域、下層ドレイン電極と上層ドレイ
ン電極とがコンタクトする領域である。
【００３０】また、コンタクト領域の面積も大きくなる
ので、下層ソース電極と上層ソース電極とのコンタクト
抵抗（第２種のコンタクト抵抗）、下層ドレイン電極と
上層ドレイン電極とのコンタクト抵抗（第２種のコンタ
クト抵抗）も小さくなる。
【００３１】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る高耐圧ＭＯＳ
ＦＥＴの２層構造ＳＤ配線パターンを示す平面図であ
る。図１において、斜線で示された領域は１層目のＳＤ
配線と２層目のＳＤ配線とのコンタクト領域を示してい
る。
【００３２】また、図２は、図１の高耐圧ＭＯＳＦＥＴ
のＡ−Ａ´断面図、図３は、図１の高耐圧ＭＯＳＦＥＴ
のＢ−Ｂ´断面図、図４は、図１の高耐圧ＭＯＳＦＥＴ
の断面斜視図である。
【００３３】低濃度（高抵抗）のｐ型半導体基板１の表
面にはｐ型ベース領域２および低濃度のｎ型ドリフト領
域３が選択的に形成されている。ｐ型ベース領域２の表
面には二つの高濃度（低抵抗）のｎ型ソース領域５，５
´が選択的に形成され、また、ｎ型ドリフト領域３の表
面には二つの高濃度のｎ型ドレイン領域４，４´が選択
的に形成されている。
【００３４】ｎ型ソース領域５（５´）とｎ型ドレイン
領域４（４´）との間のｐ型ベース領域２およびｎ型ド
リフト領域３上には、ゲート絶縁膜６を介して、ゲート
電極Ｇ1 が設けられている。
【００３５】同様に、二つのｎ型ソース領域５，５´の
間のｐ型ベース領域２上、および二つのｎ型ドレイン領
域４，４´のｎ型ドリフト領域３上にも、ゲート絶縁膜
６を介して、ゲート電極Ｇ1 が設けられている。
【００３６】ｎ型ソース領域５，５´上には、それぞ
れ、１層目のソース電極Ｓ1 ，Ｓ1 ´（下層ソース電
極）が設けられ、これらソース電極Ｓ1 ，Ｓ1 ´には２
層目のソース電極Ｓ2 （上層ソース電極）が設けられて
いる。
【００３７】同様に、ｎ型ドレイン領域４，４´上に
は、それぞれ、１層目のドレイン電極Ｄ1 ，Ｄ1 ´（下
層ドレイン電極）が設けられ、これらソース電極Ｄ1 ，
Ｄ1 ´には２層目のソース電極Ｄ2 （上層ドレイン電
極）が設けられている。
【００３８】ソース電極Ｓ1 、ドレイン電極Ｄ1 からな
る２層目のＳＤ配線パターン、ソース電極Ｓ2 、ドレイ
ン電極Ｄ2 からなる１層目のＳＤ配線パターンは以下の
通りに形成されている。
【００３９】まず、１層目のＳＤ配線パターンをｘ−ｙ
直交座標を用いて説明すると以下のようになる。図１に
示すように、ドレイン電極Ｄ1 の長手方向はｘ軸に対し
て４５°傾いた方向である。このドレイン電極Ｄ1 から
ｘ軸左方向に所定距離だけ離れた位置には、ｙ軸方向に
対してドレイン電極Ｄ1 と線対称なドレイン電極Ｄ1 ´
が形成されている。すなわち、“ハ”の字を１８０°回
転したパターン（逆ハの字パターン）を構成するドレイ
ン電極Ｄ1 ，Ｄ1 ´が形成されている。
【００４０】この逆ハの字パターンのドレイン電極Ｄ
1 ，Ｄ1 ´のｙ軸下方向には、１層目のゲート電極Ｇ1
（具体的な形状は示さず）を介して、上記ドレイン電極
Ｄ1 ，Ｄ1 ´と同様な線対称性を有する逆ハの字パター
ンのソース電極Ｓ1 ，Ｓ1 ´が形成されている。
【００４１】以下、このような逆ハの字パターンのドレ
イン電極Ｄ1 ，Ｄ1 ´、ソース電極Ｓ1 ，Ｓ1 ´がｙ軸
下方向に繰り返されている。そして、このようなｙ軸方
向に形成された逆ハの字パターンのドレイン電極、ソー
ス電極からなる配線パターンが、ｘ軸方向に繰り返され
ることにより、１層目のＳＤ配線パターンが形成されて
いる。
【００４２】すなわち、１層目のＳＤ配線パターンは、
ドレイン電極Ｄ1 ，Ｄ1 ´はｘ軸方向に波状に配列形成
され、同様に、ソース電極Ｓ1 ，Ｓ1 ´もｘ軸方向に波
状に配列形成されたパターンとなっている。
【００４３】一方、２層目のＳＤ配線パターンは、複数
のソース電極Ｓ2 がｘ軸方向に櫛歯状に配列形成されて
なるソース配線ＳＰ2 と、複数のドレイン電極Ｄ2 がｘ
軸方向に櫛歯状に配列形成されたドレイン配線ＤＰ2 と
からなり、これら複数のドレイン電極Ｄ2 を上記複数の
ソース電極Ｓ2 とを噛み合わさるように配置したパター
ンとなっている。
【００４４】ここで、１層目のＳＤ配線パターンと２層
目のＳＤ配線パターンとの位置関係は以下の通りであ
る。ソース電極Ｓ1 ，Ｓ1 ´は、その長手方向が、ソー
ス電極Ｓ2 の長手方向に対して、４５°傾くように配置
されている。
【００４５】同様に、ドレイン電極Ｄ1 ，Ｄ1 ´は、そ
の長手方向が、ドレイン電極Ｄ2 の長手方向に対して、
４５°傾くように配置されている。さらに、ソース電極
Ｓ1 とソース電極Ｓ2 との重なる部分の面積は、ソース
電極Ｓ1 ´とソース電極Ｓ2 との重なる部分の面積に等
しく、また、ソース電極Ｓ1 とドレイン電極Ｄ2 との重
なる部分の面積は、ソース電極Ｓ1 ´とドレイン電極Ｄ
2 との重なる部分の面積に等しい。
【００４６】同様に、ドレイン電極Ｄ1 とソース電極Ｓ
2 との重なる部分の面積は、ドレイン電極Ｄ1 ´とソー
ス電極Ｓ2 との重なる部分の面積に等しく、また、ドレ
イン電極Ｄ1 とドレイン電極Ｄ2 との重なる部分の面積
は、ドレイン電極Ｄ1 ´とドレイン電極Ｄ2 との重なる
部分の面積に等しい。
【００４７】このような１層目、２層目のＳＤ配線パタ
ーンからなる２層構造ＳＤ配線パターンによれば、２層
目のソース電極Ｓ2 （ドレイン電極Ｄ2 ）の配線幅Ｗ2
をソース電極Ｓ1 とドレイン電極Ｄ1 との間の距離より
も大きくできるので、２層目のＳＤ配線の抵抗を小さく
できる。
【００４８】ここで、ドレイン電極Ｄ2 、ドレイン電極
Ｄ1 、ソース電極Ｓ1 、ソース電極Ｓ2 を通る電流路の
実効的な長さは、１層目のソース電極Ｓ1 、ドレイン電
極Ｄ1 の長手方向が、２層目のソース電極Ｓ2 、ドレイ
ン電極Ｄ2 のそれに対して、４５°傾いた方向（つま
り、垂直でない）なので、図１１の配線パターンのそれ
よりも、（２−２1/2 ）・（Ｗ2 −ｘ）だけ小さくな
る。なお、ｘは１層目のソース・ドレイン電極間の距離
である。
【００４９】したがって、配線幅Ｗ2 を大きくしても、
単位配線幅当たりの１層目の配線と２層目の配線との間
のコンタクト抵抗（第２種のコンタクト抵抗）が高くな
るという問題が生じない。
【００５０】また、１層目のソース電極Ｓ1 、ドレイン
電極Ｄ1 の長手方向が、２層目のソース電極Ｓ2 、ドレ
イン電極Ｄ2 のそれと垂直でないことから、図１１の配
線パターンに比べて、コンタクト面積が２1/2 倍大きく
なり、コンタクト抵抗（第２種のコンタクト抵抗）が小
さくなる。
【００５１】また、本実施例によれば、ゲート電極のパ
ターンがメッシュ状になるため、ポリシリコンゲートの
ように、比較的高抵抗の材料からなるゲート電極の場合
であっても、ゲート端部におけるゲート電圧の降下を防
止できる。また、ストライプ配線パターンの場合に比べ
て、ゲート電極の幅が広がるため、ゲート抵抗も小さく
なる。
【００５２】図５は、本発明の第２の実施例に係る高耐
圧ＭＯＳＦＥＴの２層構造ＳＤ配線パターンを示す平面
図である。なお、以下の実施例において、図１の２層構
造ＳＤ配線パターンと対応する部分には図１と同一符号
を付してあり、詳細な説明は省略する。
【００５３】本実施例の２層構造ＳＤ配線パターンが第
１の実施例のそれと異なる点は、１層目のソース電極Ｓ
1 ，Ｓ1 ´（ドレイン電極Ｄ1 ，Ｄ1 ´）が９０°回転
していることにある。
【００５４】すなわち、ソース電極Ｓ1 ，Ｓ1 ´（ドレ
イン電極Ｄ1 ，Ｄ1 ´）は、ソース電極Ｓ2 、ドレイン
電極Ｄ2 の長手方向に対して、波状に配列形成されてい
る。このような２層構造ＳＤ配線パターンでも、第１の
実施例と同様の効果が得られる。
【００５５】図６は、本発明の第３の実施例に係る高耐
圧ＭＯＳＦＥＴの２層構造ＳＤ配線パターンを示す平面
図である。本実施例の２層構造ＳＤ配線パターンが第１
の実施例のそれと異なる点は、１層目のソース電極Ｓ
1 ，Ｓ1 ´（ドレイン電極Ｄ1 ，Ｄ1 ´）のパターン
が、“Ｖ”の字のパターンと“逆ハ”の字のパターンと
が、ソース電極Ｓ2 、ドレイン電極Ｄ2 の長手方向に、
配列交互に繰り返されたパターンになっていることにあ
る。
【００５６】すなわち、波状に配列形成されたソース電
極Ｓ1 ，Ｓ1 ´のうち、同じソース領域に接続する隣り
合う下層ソース電極が一体形成されている。本実施例に
よれば、コンタクト面積がより大きくなるので、コンタ
クト抵抗をさらに下げることができる。
【００５７】図７は、本発明の第４の実施例に係る高耐
圧ＭＯＳＦＥＴの２層構造ＳＤ配線パターンを示す平面
図である。本実施例の２層構造ＳＤ配線パターンが第１
の実施例のそれと異なる点は、１層目のソース電極Ｓ
1 ，Ｓ1 ´（ドレイン電極Ｄ1 ，Ｄ1 ´）のパターンが
複数の直線が平行に並べられたパターンになっているこ
とにある。このような２層構造ＳＤ配線パターンでも第
１の実施例と同様の効果が得られる。
【００５８】図１３、図１４は、上記実施例の高耐圧Ｍ
ＯＳＦＥＴの具体的な形成方法を示す工程断面図であ
る。まず、図１３（ａ）に示すように、基板２１と酸化
膜２２と活性層２３とからＳＯＩ基板を用意し、酸化膜
２２の表面に酸化膜２４を形成した後、この酸化膜２４
上にレジストパターン２５を形成し、このレジストパタ
ーン２５をマスクとして、ボロン２６のイオン注入を行
なう。
【００５９】この結果、図１３（ｂ）に示すように、ｐ
型ベース層２７が形成される。この後、レジストパター
ン２５を剥離する。次いで同図（ｂ）に示すように、全
面に酸化膜２８となる酸化膜、窒化膜２９となる窒化膜
を順次堆積した後、レジストパターン３０を形成し、こ
れをマスクとして、上記酸化膜、窒化膜をエッチングし
て、酸化膜２８、窒化膜２９を形成する。この後、レジ
ストパターン３０を剥離する。
【００６０】次に図１３（ｃ）に示すように、レジスト
パターン３１を形成した後、このレジストパターン３
１、酸化膜２８および窒化膜２９をマスクとして、ドー
ズ量２〜５×１０12ｃｍ-2の条件でリン３２をイオン注
入する。
【００６１】次に図１３（ｄ）に示すように、厚さ８０
０ｎｍ程度のフィールド酸化膜３４をＬＯＣＯＳ法によ
り形成する。このとき、フィールド酸化膜３４形成時の
熱処理により、上記リン３２が拡散して、厚さ１〜１．
５程度の低濃度のｎ型ドリフト層３３が形成される。こ
の後、レジストパターン３１、酸化膜２８および窒化膜
２９を除去する。
【００６２】次に図１４（ａ）に示すように、レジスト
パターン３５を形成した後、ＭＯＳＦＥＴのしきい値電
圧を調整するために、ドーズ量２〜５×12ｃｍ-2の条件
でボロン３７をイオン注入する。この後、レジストパタ
ーン３５を剥離する。
【００６３】次に図１４（ｂ）に示すように、ポリシリ
コンからなるゲート電極３８を形成する。このゲート電
極３５はフィールド酸化膜３４上にまで延びており、こ
の部分のゲート電極３５はフィールドプレートとして働
き、これにより、ゲート電極３５のドレイン端の電界集
中は緩和される。この後、熱酸化により酸化膜３９を形
成する。このときの熱処理により、上記ボロン３７が拡
散して、チャネル層４０，４１が形成される。
【００６４】次に図１４（ｃ）に示すように、レジスト
パターン４３、ＬＤＤ４４を形成した後、リン４２のイ
オン注入を行なう。このとき、ゲート電極３５のソース
端をエッジとして高濃度のｎ型ソース層５０が、また、
フィールド酸化膜３４の開口部により高濃度のｎ型ドレ
イン層５１が自己整合的に形成される。この後、レジス
トパターン４３、ＬＤＤ４４を除去する。
【００６５】最後に、図１４（ｄ）に示すように、層間
絶縁膜４５、Ｔｉ／ＴｉＮ膜４６を形成し、これらをエ
ッチングしてコンタクトホールした後、第１のＡｌ電極
（ソース電極、ドレイン電極）４７、第２のＡｌ電極４
８を形成して完成する。
【００６６】
【発明の効果】以上詳述したように本発明によれば、下
層ソース電極（下層ドレイン電極）の長手方向は、ソー
ス電極（ドレイン電極）のそれとは直交しないので、上
層ソース配線（上層ドレイン配線）の抵抗を下げるため
に、上層ソース配線（上層ドレイン配線）の配線幅を大
きくしても、単位配線幅当たりのコンタクト領域間のコ
ンタクト抵抗（第１のコンタクト抵抗）は上昇しない。
【００６７】また、コンタクト領域の面積も大きくなる
ので、下層ソース電極（下層ドレイン電極）とソース電
極（ドレイン電極）とのコンタクト抵抗（第２種のコン
タクト抵抗）も小さくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る高耐圧ＭＯＳＦＥ
Ｔの２層構造ＳＤ配線パターンを示す平面図
【図２】図１の高耐圧ＭＯＳＦＥＴのＡ−Ａ´断面図
【図３】図１の高耐圧ＭＯＳＦＥＴのＢ−Ｂ´断面図
【図４】図１の高耐圧ＭＯＳＦＥＴの断面斜視図
【図５】本発明の第２の実施例に係る高耐圧ＭＯＳＦＥ
Ｔの２層構造ＳＤ配線パターンを示す平面図
【図６】本発明の第３の実施例に係る高耐圧ＭＯＳＦＥ
Ｔの２層構造ＳＤ配線パターンを示す平面図
【図７】本発明の第４の実施例に係る高耐圧ＭＯＳＦＥ
Ｔの２層構造ＳＤ配線パターンを示す平面図
【図８】従来の横型ＭＯＳＦＥＴの素子構造を示す断面
図
【図９】ストライプパターンを示す平面図
【図１０】メッシュパターンを示す平面図
【図１１】従来の２層目のＳＤ配線パターンを示す平面
図
【図１２】従来の他の２層目のＳＤ配線パターンを示す
平面図
【図１３】高耐圧ＭＯＳＦＥＴの前半の形成方法を示す
工程断面図
【図１４】高耐圧ＭＯＳＦＥＴの後前半の形成方法を示
す工程断面図
【符号の説明】
１…ｐ型半導体基板 ２…ｐ型ベース領域 ３…ｎ型ドリフト領域 ４，４´…ｎ型ドレイン領域 ５，５´…ｎ型ソース領域 ６…ゲート絶縁膜 Ｓ1 …１層目のソース電極（下層ソース電極） Ｄ1 …１層目のドレイン電極（下層ドレイン電極） Ｓ2 …２層目のソース電極（上層ソース電極） Ｄ2 …２層目のドレイン電極（上層ドレイン電極）

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】表面にソース領域、ドレイン領域が形成さ
    れた半導体基板上に設けられ、複数の上層ソース電極が
    櫛歯状に配列形成されてなる上層ソース配線と、 前記半導体基板上に設けられ、複数の上層ドレイン電極
    が、櫛歯状に配列形成され、かつ前記複数の上層ソース
    電極と噛み合わされるように配置された上層ドレイン配
    線と、 各隣り合う前記上層ソース電極および前記上層ドレイン
    電極の下部毎に、これら上層ソース電極および上層ドレ
    イン電極に重なるように設けれた下層ソース電極と、 各隣り合う前記上層ソース電極および前記上層ドレイン
    電極の下部毎に、これら上層ソース電極および上層ドレ
    イン電極に重なるように設けれた下層ドレイン電極とを
    具備してなり、 前記下層ソース電極は、前記上層ソース電極および前記
    ソース領域に接続し、かつ前記上層ソース電極の配列方
    向に波状に配列され、 前記下層ドレイン電極は、前記上層ドレイン電極および
    前記ドレイン領域に接続し、かつ前記上層ドレイン電極
    の配列方向に、前記下層ソース電極と平行に、波状に配
    列形成されていることを特徴とするＭＯＳゲート型半導
    体装置。
  2. 【請求項２】表面にソース領域、ドレイン領域が形成さ
    れた半導体基板上に設けられ、複数の上層ソース電極が
    櫛歯状に配列形成されてなる上層ソース配線と、 前記半導体基板上に設けられ、複数の上層ドレイン電極
    が、櫛歯状に配列形成され、かつ前記複数の上層ソース
    電極と噛み合わされるように配置された上層ドレイン配
    線と、 各隣り合う前記上層ソース電極および前記上層ドレイン
    電極の下部毎に、これら上層ソース電極および上層ドレ
    イン電極に重なるように設けれた下層ソース電極と、 各隣り合う前記上層ソース電極および前記上層ドレイン
    電極の下部毎に、これら上層ソース電極および上層ドレ
    イン電極に重なるように設けれた下層ドレイン電極とを
    具備してなり、 前記下層ソース電極は、前記上層ソース電極および前記
    ソース領域に接続し、かつ前記上層ソース電極の長手方
    向に波状に配列され、 前記下層ドレイン電極は、前記上層ドレイン電極および
    前記ドレイン領域に接続し、かつ前記上層ドレイン電極
    の長手方向に、前記下層ソース電極と平行に、波状に配
    列形成されていることを特徴とするＭＯＳゲート型半導
    体装置。
  3. 【請求項３】前記波状に配列形成された下層ソース電極
    のうち、同じソース領域に接続する隣り合う下層ソース
    電極が一体形成されていることを特徴とする請求項１ま
    たは請求項２に記載のＭＯＳゲート型半導体装置。
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