JPS5831577A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS5831577A JPS5831577A JP12972281A JP12972281A JPS5831577A JP S5831577 A JPS5831577 A JP S5831577A JP 12972281 A JP12972281 A JP 12972281A JP 12972281 A JP12972281 A JP 12972281A JP S5831577 A JPS5831577 A JP S5831577A
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- JP
- Japan
- Prior art keywords
- region
- electrode
- source
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000000605 extraction Methods 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000000872 buffer Substances 0.000 description 7
- 230000005669 field effect Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭｏ ８ｆＪｊｌ牛導体装置の大容量出力バッ
ファートランジスタの形状に関するものである。
ファートランジスタの形状に関するものである。
近年の半導体装置において、特に集積回路装置において
は機能の増大および周辺装置のワンチップ化が進んでい
る。
は機能の増大および周辺装置のワンチップ化が進んでい
る。
例えば、時計用集積回路のうちで指針式用のものにおい
ては、針を駆動するための回路は開発初期の段階では発
振周波数の分周にはＭＯ８ｊｌ集積回路装置を用い、出
力バッファ一部には別のバイポーラトランジスタを用い
ていた。これは、針を駆動するために、大出力（数艷）
の容量をもつバッファートランジスタが必要とされたた
めである。しかし、発振から分周に到る部分はＭＯ８９
集積回路装置で行表りていたので、この針駆動をも、こ
のＭＯ８＄１集積回路装置の中に組み入れ、発振から針
を駆動するバッファーまでをワンチップの中に納めたも
のが要求され、今日は、それが標準となっている。
ては、針を駆動するための回路は開発初期の段階では発
振周波数の分周にはＭＯ８ｊｌ集積回路装置を用い、出
力バッファ一部には別のバイポーラトランジスタを用い
ていた。これは、針を駆動するために、大出力（数艷）
の容量をもつバッファートランジスタが必要とされたた
めである。しかし、発振から分周に到る部分はＭＯ８９
集積回路装置で行表りていたので、この針駆動をも、こ
のＭＯ８＄１集積回路装置の中に組み入れ、発振から針
を駆動するバッファーまでをワンチップの中に納めたも
のが要求され、今日は、それが標準となっている。
しかしながら、ＭＯ８！）ランジスタで数議Ａの出力を
得るには、非常に大きなサイズのＭＯ８型トランジスタ
が必要とされ、必然的に指針式用の集積回路装置は、そ
の面積が増大するという結果になる。
得るには、非常に大きなサイズのＭＯ８型トランジスタ
が必要とされ、必然的に指針式用の集積回路装置は、そ
の面積が増大するという結果になる。
本発明の目的は、占有面積が小さなＭＯ８型トランジス
タ、特にＭＯＢ型集積回路の出力トランジスタとして好
適なＭＯ８ｍ）ランジスタを得ることにある。
タ、特にＭＯＢ型集積回路の出力トランジスタとして好
適なＭＯ８ｍ）ランジスタを得ることにある。
本発明によれば、ソース領域とドレイン領域とは互いに
ゲートチャンネル領域で離間されて配置されており、ソ
ース領域からの電極取出領域とドレイン領域からの電極
取出領域とはソースおよびドレイン領域はそれぞれ櫛飄
をしておシ、各櫛渥領域の歯に和尚する部分は互いに入
り組んだ構成となっておシ、ソース領域からの電極取出
領域とドレイン領域からの電極取出領域とはそれぞれ僚
数個有し、ソース領域からの電極取出領域とドレイン領
域からの電極取出領域とはゲートチャンネルの幅方向に
重ならないように配置され、かつソースおよびドレイン
領域はそれぞれ電極取出領域を有する部分で広くその他
の部分で狭くなっておシ、ソース領域からの電極取出領
域はソース電極に接触して取シ付けられ、ドレイン領域
からの電極取出領域はドレイン電極に接触して取り付け
られ、ゲートチャンネル上のゲート電極とソースおよび
ドレイン電極とは多層配線によって部分的に重複して形
成されているように望ましくは構成される。
ゲートチャンネル領域で離間されて配置されており、ソ
ース領域からの電極取出領域とドレイン領域からの電極
取出領域とはソースおよびドレイン領域はそれぞれ櫛飄
をしておシ、各櫛渥領域の歯に和尚する部分は互いに入
り組んだ構成となっておシ、ソース領域からの電極取出
領域とドレイン領域からの電極取出領域とはそれぞれ僚
数個有し、ソース領域からの電極取出領域とドレイン領
域からの電極取出領域とはゲートチャンネルの幅方向に
重ならないように配置され、かつソースおよびドレイン
領域はそれぞれ電極取出領域を有する部分で広くその他
の部分で狭くなっておシ、ソース領域からの電極取出領
域はソース電極に接触して取シ付けられ、ドレイン領域
からの電極取出領域はドレイン電極に接触して取り付け
られ、ゲートチャンネル上のゲート電極とソースおよび
ドレイン電極とは多層配線によって部分的に重複して形
成されているように望ましくは構成される。
以下、図面を参照して本発明をより詳細に説明する。
第１図は、従来から用いられているＭＯ８ｗ出カバ出力
アトランジスタの平面図であ夛、これは半導体基板１０
にＭＯ８電界効果トランジスタのソース領域とドレイン
領域１３がそれぞれ櫛形の形状で形成されておプ、これ
らの間をゲートチャンネル領域としたものである。ソー
ス領域にはこの全長にわたって接触する金属のソース電
極１１が取り付けられておシ、ドレイン領域にはやはり
その全長にわたって接触するドレイン電極１３が取り付
けられている。ゲートチャンネル領域上では酸化膜を介
してゲート電極１２が取り付けられている。
アトランジスタの平面図であ夛、これは半導体基板１０
にＭＯ８電界効果トランジスタのソース領域とドレイン
領域１３がそれぞれ櫛形の形状で形成されておプ、これ
らの間をゲートチャンネル領域としたものである。ソー
ス領域にはこの全長にわたって接触する金属のソース電
極１１が取り付けられておシ、ドレイン領域にはやはり
その全長にわたって接触するドレイン電極１３が取り付
けられている。ゲートチャンネル領域上では酸化膜を介
してゲート電極１２が取り付けられている。
ここで、かかる従来の出力トランジスタの占有面積を推
定してみる。ＭＯ８電界効果トランジスタの飽和領域で
の特性は、 μ ；キャリア表面移動度 ＃Ｏ；真空中の誘電率 口軸；酸化膜の誘電率 Ｗ ；トランジスタのチャンネル幅 Ｌ ；トランジスタのチャンネル長 ｖＱ；ゲート電圧 ７丁；トランジスタの閾値電圧 で表わされる。ここでＩｐｍ５ｍＡを必要とすると惠の
Ｗ／Ｌの比を求めてみると μ ＝ １３０ａＪ／Ｖ、 ５ｅｃ ｎ ＝ ８．８５ Ｘ １０ Ｐ／ｃｍｇｏｘ＝
４ ｉＱｚ＝ １００ＯＡ ■＝１．２Ｖ Ｖｔ−０，５Ｖ とするとＷ／Ｌ＝４４３４となり、仮りにＬ−３μ議と
してもＷ−１３３０２声Ｓもの長さになる。
定してみる。ＭＯ８電界効果トランジスタの飽和領域で
の特性は、 μ ；キャリア表面移動度 ＃Ｏ；真空中の誘電率 口軸；酸化膜の誘電率 Ｗ ；トランジスタのチャンネル幅 Ｌ ；トランジスタのチャンネル長 ｖＱ；ゲート電圧 ７丁；トランジスタの閾値電圧 で表わされる。ここでＩｐｍ５ｍＡを必要とすると惠の
Ｗ／Ｌの比を求めてみると μ ＝ １３０ａＪ／Ｖ、 ５ｅｃ ｎ ＝ ８．８５ Ｘ １０ Ｐ／ｃｍｇｏｘ＝
４ ｉＱｚ＝ １００ＯＡ ■＝１．２Ｖ Ｖｔ−０，５Ｖ とするとＷ／Ｌ＝４４３４となり、仮りにＬ−３μ議と
してもＷ−１３３０２声Ｓもの長さになる。
これをｌｌＸ１図に示される従来のパターンで作成する
と０．５９−になる。
と０．５９−になる。
次に本発明の一実施例によるＭＯ８型出力バツファート
ランジスタを第２図に示す。これは従来のソースおよび
ドレイン領域の基本形状と同様の櫛形ではあるが、従来
の電界効果トランジスタがソース領域およびドレイン領
域からの電極引き出しを各領域の全長にわたっていたの
に対して、本発明によれば、電極引き出し部を各領域に
ある関隔をおいて配置されており、各領域の幅は電極引
き出し部で広く電極引き出し部を有しない部分で狭くな
っている。ソース領域の電極引き出し部はドレイン領域
の電極引き出し部を有しない部分と対向している。この
ような対向配置によってゲートチャンネル領域はジグザ
グの形状となっている。
ランジスタを第２図に示す。これは従来のソースおよび
ドレイン領域の基本形状と同様の櫛形ではあるが、従来
の電界効果トランジスタがソース領域およびドレイン領
域からの電極引き出しを各領域の全長にわたっていたの
に対して、本発明によれば、電極引き出し部を各領域に
ある関隔をおいて配置されており、各領域の幅は電極引
き出し部で広く電極引き出し部を有しない部分で狭くな
っている。ソース領域の電極引き出し部はドレイン領域
の電極引き出し部を有しない部分と対向している。この
ような対向配置によってゲートチャンネル領域はジグザ
グの形状となっている。
すなわち、例えば、Ｎｇの半導体基板２０にＰ型のソー
ス領域２１とドレイン領域２３とが形成されている。各
ソース領域２１およびドレイン領域２３に線対向しない
ように電極引き出し部２１゜２３がＦｉ！不純物を高濃
度に拡散して形成されている。ソースおよびドレインの
各領域２１．２３で祉この電極引き出し部２１．２３を
有する部分で広く、有しない部分で狭くなっている。ソ
ース領域２１とドレイン領域２３との間はゲートチャン
ネル領域となってお如、ジグザグ形状になっている。ゲ
ートチャンネル上で拡酸化膜を介してゲート電極２２が
形成されている。ソース領域２１からの各電極引き出し
部２１はソース電極２５で共通に接続され、同様にドレ
イン領域２３からの各電極引き出し部２３はドレイン電
極２６で共通に接続されている。ゲート電極２２上にも
酸化膜を形成することによって、ソースおよびドレイン
電極２５．２６との多層配線が形成されている。
ス領域２１とドレイン領域２３とが形成されている。各
ソース領域２１およびドレイン領域２３に線対向しない
ように電極引き出し部２１゜２３がＦｉ！不純物を高濃
度に拡散して形成されている。ソースおよびドレインの
各領域２１．２３で祉この電極引き出し部２１．２３を
有する部分で広く、有しない部分で狭くなっている。ソ
ース領域２１とドレイン領域２３との間はゲートチャン
ネル領域となってお如、ジグザグ形状になっている。ゲ
ートチャンネル上で拡酸化膜を介してゲート電極２２が
形成されている。ソース領域２１からの各電極引き出し
部２１はソース電極２５で共通に接続され、同様にドレ
イン領域２３からの各電極引き出し部２３はドレイン電
極２６で共通に接続されている。ゲート電極２２上にも
酸化膜を形成することによって、ソースおよびドレイン
電極２５．２６との多層配線が形成されている。
次に本実施例によるＭＯ８電界効果トランジスタの占有
面積を従来のものと比較してみると、従来のものの計算
例と同様にＷ−１３３０２μ属とすると、従来のものが
０．５９−であるのに対して、本実施例によるＭＯ８電
界効果トランジスタの占有面積は０．２８−と約４７．
５％縮少化される。
面積を従来のものと比較してみると、従来のものの計算
例と同様にＷ−１３３０２μ属とすると、従来のものが
０．５９−であるのに対して、本実施例によるＭＯ８電
界効果トランジスタの占有面積は０．２８−と約４７．
５％縮少化される。
を九本発明によれば、トランジスタの最少単位構成とな
るｌブロックサイズ（トランジスタのソースからソース
までの間隔）がｌトさくなっているので、当然なことで
はあるが、トランジスタのチャンネル幅Ｗが長くなれば
縮少率はさらに大きくなる。
るｌブロックサイズ（トランジスタのソースからソース
までの間隔）がｌトさくなっているので、当然なことで
はあるが、トランジスタのチャンネル幅Ｗが長くなれば
縮少率はさらに大きくなる。
以上説明したように本発明によればＭＯ８型半導体装置
の大出力バッファー用トランジスタとして適してお９、
従来の占有面積パターンに比べてその面積が着しく小さ
いＭＯＢ！ＩＪ半導体装置を提供出来る。
の大出力バッファー用トランジスタとして適してお９、
従来の占有面積パターンに比べてその面積が着しく小さ
いＭＯＢ！ＩＪ半導体装置を提供出来る。
尚、１ｍ２図に示したのは一実施例であＬ他にゲートの
形状において屈曲するときの角度、および形状として円
形にする等変形し友４のは容易に類推出来る。
形状において屈曲するときの角度、および形状として円
形にする等変形し友４のは容易に類推出来る。
第１図は従来のＭＯａ型出力パッファートランジスタの
平面図であり、ｍｚ図は本発明一実施例の平面図である
。 １０．２０・・・・・・半導体基板、２１・・・・・・
ソース領域、２１・・・・・・ソース電極引き出し部、
１２％ ２２・・・・・・ゲット電極、２３・・・・・
・ドレイン領域、２３・・・・・・ドレイン電極引き出
し部、１１，２５・・・・・・ソース電極、１３．２６
・・・・・・ドレイン電極。 代理人 弁理士 内 原 音 第ｆ図 第２図
平面図であり、ｍｚ図は本発明一実施例の平面図である
。 １０．２０・・・・・・半導体基板、２１・・・・・・
ソース領域、２１・・・・・・ソース電極引き出し部、
１２％ ２２・・・・・・ゲット電極、２３・・・・・
・ドレイン領域、２３・・・・・・ドレイン電極引き出
し部、１１，２５・・・・・・ソース電極、１３．２６
・・・・・・ドレイン電極。 代理人 弁理士 内 原 音 第ｆ図 第２図
Claims (1)
- 【特許請求の範囲】 １、 ソース領域とドレイン領域とはゲートチャンネル
領域によって互いに離間されておシ、ソース領域からの
電極取り出し領域とドレイン領域からの電極取シ出し領
域とは前記ゲートチャンネル領域のゲート幅方向に重複
していないことを特徴とするＭＯ８！ｌｆｔ半導体装置
。 ２、前記ソースおよびドレイン領域からの電極取り出し
領域はそれぞれ複数個有し、かつ前記ソースおよびドレ
イン領域の幅は前記電極取り出し領域で広くそれに隣接
する電極取り出し領域を有しない部分で狭くそれぞれに
形成されていることを特徴とする特許請求の範囲第１項
記載のＭＯ８Ｍ半導体装置。 ３、前記ソースおよびドレイン領域はそれぞれ歯部が互
いに入り組んだ構成の櫛形となっており、前記ソースお
よびドレインの各電極取り出し部をそれぞれ一体に接続
するソースおよびドレイン電極は前記ゲートチャンネル
領域上に形成されるゲート電極と重なった構成をしてい
ることを特徴とする特許請求の範！８Ｎ第２項記載のＭ
ｏ８［半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12972281A JPS5831577A (ja) | 1981-08-19 | 1981-08-19 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12972281A JPS5831577A (ja) | 1981-08-19 | 1981-08-19 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831577A true JPS5831577A (ja) | 1983-02-24 |
Family
ID=15016576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12972281A Pending JPS5831577A (ja) | 1981-08-19 | 1981-08-19 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141382A (ja) * | 1989-07-28 | 1991-06-17 | Xerox Corp | 固定像の形成方法 |
| US5635736A (en) * | 1994-09-16 | 1997-06-03 | Kabushiki Kaisha Toshiba | MOS gate type semiconductor device |
-
1981
- 1981-08-19 JP JP12972281A patent/JPS5831577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141382A (ja) * | 1989-07-28 | 1991-06-17 | Xerox Corp | 固定像の形成方法 |
| US5635736A (en) * | 1994-09-16 | 1997-06-03 | Kabushiki Kaisha Toshiba | MOS gate type semiconductor device |
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