JPH088776B2 - デジタルパルス幅変換回路 - Google Patents
デジタルパルス幅変換回路Info
- Publication number
- JPH088776B2 JPH088776B2 JP63184595A JP18459588A JPH088776B2 JP H088776 B2 JPH088776 B2 JP H088776B2 JP 63184595 A JP63184595 A JP 63184595A JP 18459588 A JP18459588 A JP 18459588A JP H088776 B2 JPH088776 B2 JP H088776B2
- Authority
- JP
- Japan
- Prior art keywords
- count
- outputs
- output
- delay
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Ac Motors In General (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は三相モータを駆動する三相トランジスタイン
バータのトランジスタを制御するデジタルパルス幅変換
回路に関する。
バータのトランジスタを制御するデジタルパルス幅変換
回路に関する。
［従来の技術］ 第４図は三相モータを駆動する三相トランジスタイン
バータを示す構成図である。
バータを示す構成図である。
三相交流電源U,V,WはダイオードD1,D2〜,D6で整流さ
れ、リアクトルDCLとコンデンサＣとで平滑される。節
点P,N間に保持された直流電圧は、電力逆変換部CVに直
流電源として供給される。電力逆変換部CVは、モータ駆
動ラインR,S,Tを介して三相モータIMを駆動する。
れ、リアクトルDCLとコンデンサＣとで平滑される。節
点P,N間に保持された直流電圧は、電力逆変換部CVに直
流電源として供給される。電力逆変換部CVは、モータ駆
動ラインR,S,Tを介して三相モータIMを駆動する。
電力逆変換部CVはトランジスタQ1,Q2,〜,Q6とダイオ
ードFD1,FD2,〜,FD6とからなる。
ードFD1,FD2,〜,FD6とからなる。
トランジスタQ1,Q2,Q3はコレクタが節点Ｐに接続さ
れ、エミッタがそれぞれモータ駆動ラインR,S,Tに接続
されている。トランジスタQ4,Q5,Q6はコレクタがそれぞ
れモータ駆動ラインR,S,Tに接続され、エミッタが節点
Ｎに接続されている。ダイオードFD1,FD2,〜,FD6は、カ
ソード、アノードがそれぞれトランジスタQ1,Q2,〜,Q6
のコレクタ、エミッタに接続されている。
れ、エミッタがそれぞれモータ駆動ラインR,S,Tに接続
されている。トランジスタQ4,Q5,Q6はコレクタがそれぞ
れモータ駆動ラインR,S,Tに接続され、エミッタが節点
Ｎに接続されている。ダイオードFD1,FD2,〜,FD6は、カ
ソード、アノードがそれぞれトランジスタQ1,Q2,〜,Q6
のコレクタ、エミッタに接続されている。
トランジスタQ1,Q2,〜,Q6のベースに制御信号を加
え、三相モータの駆動を制御するのが、三相デジタルパ
ルス幅変換回路である。
え、三相モータの駆動を制御するのが、三相デジタルパ
ルス幅変換回路である。
第５図は三相デジタルパルス幅変換回路の従来例を示
す構成図、第６図（ａ）は第５図のオン遅延回路を詳細
に示す回路図、第６図（ｂ）はその動作を示す波形図、
第７図は第５図の従来例の動作を示すタイムチャートで
ある。
す構成図、第６図（ａ）は第５図のオン遅延回路を詳細
に示す回路図、第６図（ｂ）はその動作を示す波形図、
第７図は第５図の従来例の動作を示すタイムチャートで
ある。
タイミングカウンタ40はSN74161に相当するICであ
り、クロック信号CLKをカウントし、所定のカウントに
達するとリップルキャリアウトRCを出力する。インバー
タ41は、リップルキャリアウトRCを入力し、論理レベル
を反転してロード信号▲▼として出力する。ダウン
カウンタ421,422,423はSN74169に相当するICであり、イ
ネーブル端がロウレベル（以降“L"と記す）のときア
クティブになり、ロード信号▲▼をリセット端RST
に入力すると、入力したロード信号▲▼に同期し
て、それぞれ予め設定されたデジタルデータDR,DS,DTを
とり込み、出力ER,ES,ETをハイレベル（以降“H"と記
す）にする。その後、クロック信号CLKを入力する毎
に、とり込んだデジタルデータDR,DS,DTをダウンカウン
タし、ゼロになると、出力ER,ES,ETをロウレベル（以降
“L"と記す）にする。インバータ431,432,433はそれぞ
れダウンカウンタ421,422,423の出力ER,ES,ETの論理レ
ベルを反転し、ダウンカウンタ421,422,423のイネーブ
ル端子に印加する。オン遅延回路441,442,443,451,45
2,453はそれぞれアンド回路M1,M2,抵抗R1,コンデンサC1
とからなり、入力信号の立上りに対し、出力信号の立上
りを遅延Ｄだけ遅らせる。
り、クロック信号CLKをカウントし、所定のカウントに
達するとリップルキャリアウトRCを出力する。インバー
タ41は、リップルキャリアウトRCを入力し、論理レベル
を反転してロード信号▲▼として出力する。ダウン
カウンタ421,422,423はSN74169に相当するICであり、イ
ネーブル端がロウレベル（以降“L"と記す）のときア
クティブになり、ロード信号▲▼をリセット端RST
に入力すると、入力したロード信号▲▼に同期し
て、それぞれ予め設定されたデジタルデータDR,DS,DTを
とり込み、出力ER,ES,ETをハイレベル（以降“H"と記
す）にする。その後、クロック信号CLKを入力する毎
に、とり込んだデジタルデータDR,DS,DTをダウンカウン
タし、ゼロになると、出力ER,ES,ETをロウレベル（以降
“L"と記す）にする。インバータ431,432,433はそれぞ
れダウンカウンタ421,422,423の出力ER,ES,ETの論理レ
ベルを反転し、ダウンカウンタ421,422,423のイネーブ
ル端子に印加する。オン遅延回路441,442,443,451,45
2,453はそれぞれアンド回路M1,M2,抵抗R1,コンデンサC1
とからなり、入力信号の立上りに対し、出力信号の立上
りを遅延Ｄだけ遅らせる。
次に、上述の従来例の動作について第７図を参照して
説明する。
説明する。
時刻t1,t2間にタイミングカウンタ40がフルカウント
となり、リップルキャリアウトRCを出力すると、インバ
ータ41は、その出力の論理レベルを反転し、ロード信号
▲▼を出力する。ロード信号▲▼が出力される
とダウンカウンタ421,422,423はそれぞれモータ駆動ラ
インR,S,T用に設定されたデジタルデータDR,DS,DTを取
り込み、時刻t2に出力ER,ES,ETを“H"にする。オン遅延
回路441,442,443はそれぞれ出力ER,ES,ETを入力し、時
刻t2より遅延Ｄ後の時刻t3に出力するので、トランジス
タQ1,Q2,Q3は時刻t3にオンとなる。ダウンカウンタ421,
422,423はそれぞれ取り込んだデジタルデータDR,DS,DT
をクロック信号CLK入力毎にカウントダウンする。時刻t
4にダウンカウンタ423の保持データが０となると、ダウ
ンカウンタ423は出力ETを“L"にする。出力ETが“L"と
なると、トランジスタQ3はオフとなる。またインバータ
433の出力は“H"となって、ダウンカウンタ423のイネー
ブル端子は“H"となるのでダウンカウンタ423はカウ
ントダウンを停止する。一方、オン遅延回路453は時刻t
4に“H"となったインバータ433の出力を入力し、遅延Ｄ
後の時刻t5に出力を“H"にするので、トランジスタQ6は
時刻t5にオンとなる。同様に、ダウンカウンタ422,421
の保持内容はそれぞれ時刻t6,t8に０となり、時刻t6,t8
にトランジスタQ2,Q1がそれぞれオフとなる。そして、
時刻t7,t9にオン遅延回路452,451の出力が“H"になるの
で、トランジスタQ5,Q4がそれぞれ時刻t7,t9にオンとな
る。時刻t10,t11に再びロード信号▲▼が出力され
るので、ダウンカウンタ421,422,423は時刻t11より、時
刻t2から時刻t11までの動作を繰り返す。
となり、リップルキャリアウトRCを出力すると、インバ
ータ41は、その出力の論理レベルを反転し、ロード信号
▲▼を出力する。ロード信号▲▼が出力される
とダウンカウンタ421,422,423はそれぞれモータ駆動ラ
インR,S,T用に設定されたデジタルデータDR,DS,DTを取
り込み、時刻t2に出力ER,ES,ETを“H"にする。オン遅延
回路441,442,443はそれぞれ出力ER,ES,ETを入力し、時
刻t2より遅延Ｄ後の時刻t3に出力するので、トランジス
タQ1,Q2,Q3は時刻t3にオンとなる。ダウンカウンタ421,
422,423はそれぞれ取り込んだデジタルデータDR,DS,DT
をクロック信号CLK入力毎にカウントダウンする。時刻t
4にダウンカウンタ423の保持データが０となると、ダウ
ンカウンタ423は出力ETを“L"にする。出力ETが“L"と
なると、トランジスタQ3はオフとなる。またインバータ
433の出力は“H"となって、ダウンカウンタ423のイネー
ブル端子は“H"となるのでダウンカウンタ423はカウ
ントダウンを停止する。一方、オン遅延回路453は時刻t
4に“H"となったインバータ433の出力を入力し、遅延Ｄ
後の時刻t5に出力を“H"にするので、トランジスタQ6は
時刻t5にオンとなる。同様に、ダウンカウンタ422,421
の保持内容はそれぞれ時刻t6,t8に０となり、時刻t6,t8
にトランジスタQ2,Q1がそれぞれオフとなる。そして、
時刻t7,t9にオン遅延回路452,451の出力が“H"になるの
で、トランジスタQ5,Q4がそれぞれ時刻t7,t9にオンとな
る。時刻t10,t11に再びロード信号▲▼が出力され
るので、ダウンカウンタ421,422,423は時刻t11より、時
刻t2から時刻t11までの動作を繰り返す。
第４図から分るように、トランジスタQ1,Q4トランジ
スタQ2,Q5またはトランジスタQ3,Q6が同時にオンとなる
ショート状態を発生させてしまう。各トランジスタQ1,Q
2,〜Q6のオンオフ切換時にショート状態を発生させない
ように設けられたのがオン遅延回路441,442,〜446であ
るが、このため第７図でも明らかなように時刻t2,t
3間、時刻t11,t12間のように、全てのトランジスタQ1,Q
2,〜Q6がオフである期間が発生する。上述した動作をさ
せる目的で開発された１チップ素子である例えばシーメ
ンス社のSLE4520においても同様な期間が発生してい
る。
スタQ2,Q5またはトランジスタQ3,Q6が同時にオンとなる
ショート状態を発生させてしまう。各トランジスタQ1,Q
2,〜Q6のオンオフ切換時にショート状態を発生させない
ように設けられたのがオン遅延回路441,442,〜446であ
るが、このため第７図でも明らかなように時刻t2,t
3間、時刻t11,t12間のように、全てのトランジスタQ1,Q
2,〜Q6がオフである期間が発生する。上述した動作をさ
せる目的で開発された１チップ素子である例えばシーメ
ンス社のSLE4520においても同様な期間が発生してい
る。
［発明が解決しようとする課題］ 上述した従来のデジタルパルス幅変換回路は、ダウン
カウンタ421,422,423がデジタルデータDR,DS,DTをロー
ド信号▲▼に基いて取り込んだ時、三相トランジス
タインバータのトランジスタの制御信号が全て“L"とな
る期間があり、この期間にモータが回生モードとなり、
直流電源電圧が急に高くなるという欠点がある。
カウンタ421,422,423がデジタルデータDR,DS,DTをロー
ド信号▲▼に基いて取り込んだ時、三相トランジス
タインバータのトランジスタの制御信号が全て“L"とな
る期間があり、この期間にモータが回生モードとなり、
直流電源電圧が急に高くなるという欠点がある。
［課題を解決するための手段］ 本発明のデジタルパルス幅変換回路は、 一定周期でロード信号を出力し、前記一定周期をカウ
ントアップ期間とカウントダウン期に分けてそれぞれカ
ウントアップ、カウントダウンを指示するタイミング指
示回路と、 タイミング指示回路がロード信号を出力すると、予め
設定された第１、第２、第３のデジタルデータをそれぞ
れ取り込み、タイミング指示回路のカウントアップまた
はカウントダウン指示に基いて、取り込んだデイタルデ
ータをそれぞれ同じタイミングでカウントアップまたは
カウントダウンし、カウントの結果が所定値を過る度に
出力の論理レベルをそれぞれ反転する第１、第２、第３
のアップダウンカウント回路と、第１、第２、第３のア
ップダウンカウント回路の出力をそれぞれ入力し、その
論理レベルを反転する第１、第２、第３のインバータ
と、第１、第２、第３のアップダウンカウント回路の出
力の立ち上りをそれぞれ遅延させて出力する第１、第
２、第３のオン遅延回路と、第１、第２、第３のインバ
ータの出力の立ち上りをそれぞれ遅延させて出力する第
４、第５、第６の遅延回路とを有する。
ントアップ期間とカウントダウン期に分けてそれぞれカ
ウントアップ、カウントダウンを指示するタイミング指
示回路と、 タイミング指示回路がロード信号を出力すると、予め
設定された第１、第２、第３のデジタルデータをそれぞ
れ取り込み、タイミング指示回路のカウントアップまた
はカウントダウン指示に基いて、取り込んだデイタルデ
ータをそれぞれ同じタイミングでカウントアップまたは
カウントダウンし、カウントの結果が所定値を過る度に
出力の論理レベルをそれぞれ反転する第１、第２、第３
のアップダウンカウント回路と、第１、第２、第３のア
ップダウンカウント回路の出力をそれぞれ入力し、その
論理レベルを反転する第１、第２、第３のインバータ
と、第１、第２、第３のアップダウンカウント回路の出
力の立ち上りをそれぞれ遅延させて出力する第１、第
２、第３のオン遅延回路と、第１、第２、第３のインバ
ータの出力の立ち上りをそれぞれ遅延させて出力する第
４、第５、第６の遅延回路とを有する。
［作用］ タイミング指示回路がロード信号を出力すると、第
１、第２、第３のアップダウンカウント回路が相異なる
デジタルデータを取り込み、取り込んだデジタルデータ
からスタートして、同じタイミングでデジタルデータを
カウントアップまたはカウントダウンし、カウント結果
が予め定められた閾値を過る度に出力の論理レベルをそ
れぞれ反転するので、取り込んだデジタルデータの違い
らから第１、第２、第３のアップダウンカウンティング
回路の出力の論理レベル反転タイミングは相互に異な
る。
１、第２、第３のアップダウンカウント回路が相異なる
デジタルデータを取り込み、取り込んだデジタルデータ
からスタートして、同じタイミングでデジタルデータを
カウントアップまたはカウントダウンし、カウント結果
が予め定められた閾値を過る度に出力の論理レベルをそ
れぞれ反転するので、取り込んだデジタルデータの違い
らから第１、第２、第３のアップダウンカウンティング
回路の出力の論理レベル反転タイミングは相互に異な
る。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のデジタルパルス幅変換回路の一実施
例を示す構成図、第２図は第１図の実施例のアップダウ
ンカウンタ11、12の動作の詳細を示すタイムチャートで
ある。第３図は第１図の実施例の全体の動作を示すタイ
ムチャートである。
例を示す構成図、第２図は第１図の実施例のアップダウ
ンカウンタ11、12の動作の詳細を示すタイムチャートで
ある。第３図は第１図の実施例の全体の動作を示すタイ
ムチャートである。
タイミングカウンタ10は、SN74161に相当するICで16
進カウンタであり、クロック信号CLKを入力してカウン
トアップする。インバータ16は、タイミングカウンタ10
が出力するリップルキャリアウトRCを入力し、論理レベ
ルを反転してロード信号▲▼として出力する。イン
バータ17は、タイミングカウンタ10の16進出力のMSBを
入力し、論理レベルを反転して出力する。アップダウン
カウンタ11、12、〜、32はSN74169に相当するICであ
る。アップダウンカウンタ11、21、31はイネーブル端子
、が接地されているので常にイネーブルであり、ロ
ード信号▲▼を入力すると、それぞれ８ビットの設
定データの下位４ビットであるデジタルデータDR1,DS1,
DT1を取り込み、取り込んだ後、アップダウン端子に印
加されたインバータ17の出力の論理レベルに基いてクロ
ック信号CLKをカウントアップまたはカウントダウンす
る。アップダウンカウンタ12、22、32は、ロード信号▲
▼を入力すると、それぞれ上位４ビットのデジタル
データDR2,DS2,DT2を取り込み、イネーブル端子、
がそれぞれアップダウンカウンタ11、21、31のリップル
キャリアウトRCを入力した時のみ、インバータ17の出力
の論理レベルに基いて、クロック信号CLKをカウントア
ップまたはカウントダウンする。アップダウンカウンタ
12、22、32の出力FR,FS,FTは出力のMSBであり、それぞ
れモータ駆動ラインR,S,Tの駆動用に用いられる。イン
バータ13、23、33は、それぞれアップダウンカウンタ1
2、22、32のMSBを信号FR,FS,FTとして入力し、論理レベ
ルを反転して出力する。オン遅延回路14、24、34は、そ
れぞれ信号FR,FS,FTを入力し、立ち上りに遅延Ｄを与え
て前述の三相トランジスタインバータのトランジスタ
Q5,Q6,Q7のベースに出力する。オン遅延回路15、25、35
は、それぞれインバータ13、23、33の出力を入力し、立
ち上りに遅延Ｄを与えてそれぞれ前述の三相トランジス
タインバータのトランジスタQ1,Q2,Q3のベースに出力す
る。
進カウンタであり、クロック信号CLKを入力してカウン
トアップする。インバータ16は、タイミングカウンタ10
が出力するリップルキャリアウトRCを入力し、論理レベ
ルを反転してロード信号▲▼として出力する。イン
バータ17は、タイミングカウンタ10の16進出力のMSBを
入力し、論理レベルを反転して出力する。アップダウン
カウンタ11、12、〜、32はSN74169に相当するICであ
る。アップダウンカウンタ11、21、31はイネーブル端子
、が接地されているので常にイネーブルであり、ロ
ード信号▲▼を入力すると、それぞれ８ビットの設
定データの下位４ビットであるデジタルデータDR1,DS1,
DT1を取り込み、取り込んだ後、アップダウン端子に印
加されたインバータ17の出力の論理レベルに基いてクロ
ック信号CLKをカウントアップまたはカウントダウンす
る。アップダウンカウンタ12、22、32は、ロード信号▲
▼を入力すると、それぞれ上位４ビットのデジタル
データDR2,DS2,DT2を取り込み、イネーブル端子、
がそれぞれアップダウンカウンタ11、21、31のリップル
キャリアウトRCを入力した時のみ、インバータ17の出力
の論理レベルに基いて、クロック信号CLKをカウントア
ップまたはカウントダウンする。アップダウンカウンタ
12、22、32の出力FR,FS,FTは出力のMSBであり、それぞ
れモータ駆動ラインR,S,Tの駆動用に用いられる。イン
バータ13、23、33は、それぞれアップダウンカウンタ1
2、22、32のMSBを信号FR,FS,FTとして入力し、論理レベ
ルを反転して出力する。オン遅延回路14、24、34は、そ
れぞれ信号FR,FS,FTを入力し、立ち上りに遅延Ｄを与え
て前述の三相トランジスタインバータのトランジスタ
Q5,Q6,Q7のベースに出力する。オン遅延回路15、25、35
は、それぞれインバータ13、23、33の出力を入力し、立
ち上りに遅延Ｄを与えてそれぞれ前述の三相トランジス
タインバータのトランジスタQ1,Q2,Q3のベースに出力す
る。
次に、第１図のアップダウンカウンタ11、12の動作に
ついて第２図を参照して説明する。
ついて第２図を参照して説明する。
時刻t1,t2間にタイミングカウンタ10の保持内容がFH
（以降Ｈは16進数を表わす）になると、タイミングカウ
ンタ10はリップルキャリアウトRCを出力する。デジタル
データDR1,DR2はそれぞれ7H,CHであるから、アップダウ
ンカウンタ11、12は、時刻t2,t3間で7CHを取り込む。時
刻t1,t2間はタイミングカウンタ10の保持内容が8H未満
であるから、タイミングカウンタ10のMSBは０であり、
アップダウンカウンタ11、12は、クロック信号CLKをカ
ウントアップする。時刻t4,t5間において、アップダウ
ンカウンタ11、12の保持内容が80Hとなるので出力FRは
時刻t4に“H"になる。時刻t6にタイミングカウンタ10の
保持内容が8Hとなるので、そのMSBも１となり、アップ
ダウンカウンタ11、12の保持内容が84Hを最大として、
時刻t7よりカウントダウンに入る。時刻t8,t9間におい
て、アップダウンカウンタ11、12の保持内容が7FHとな
るので、出力FRは“L"となる。時刻t10,t11間におい
て、タイミングカウンタ10の保持内容が再びFHとなりリ
ップルキャリアウトRCを出力する。したがって、時刻t
11,t12にアップダウンカウンタ11、12はデジタルデータ
7CHを取り込み、時刻t12より再び時刻t3から行なった動
作を繰り返す。
（以降Ｈは16進数を表わす）になると、タイミングカウ
ンタ10はリップルキャリアウトRCを出力する。デジタル
データDR1,DR2はそれぞれ7H,CHであるから、アップダウ
ンカウンタ11、12は、時刻t2,t3間で7CHを取り込む。時
刻t1,t2間はタイミングカウンタ10の保持内容が8H未満
であるから、タイミングカウンタ10のMSBは０であり、
アップダウンカウンタ11、12は、クロック信号CLKをカ
ウントアップする。時刻t4,t5間において、アップダウ
ンカウンタ11、12の保持内容が80Hとなるので出力FRは
時刻t4に“H"になる。時刻t6にタイミングカウンタ10の
保持内容が8Hとなるので、そのMSBも１となり、アップ
ダウンカウンタ11、12の保持内容が84Hを最大として、
時刻t7よりカウントダウンに入る。時刻t8,t9間におい
て、アップダウンカウンタ11、12の保持内容が7FHとな
るので、出力FRは“L"となる。時刻t10,t11間におい
て、タイミングカウンタ10の保持内容が再びFHとなりリ
ップルキャリアウトRCを出力する。したがって、時刻t
11,t12にアップダウンカウンタ11、12はデジタルデータ
7CHを取り込み、時刻t12より再び時刻t3から行なった動
作を繰り返す。
次に、第１図の実施例の全体の動作について第３図を
参照して説明する。全体の動作のうちアップダウンカウ
ンタの動作については、第２図で説明したものが３組同
時に動作するものであり、デジタルデータの設定値がそ
れぞれ異なることを除けば第２図で説明した内容と同一
であるので説明は簡単に行なう。
参照して説明する。全体の動作のうちアップダウンカウ
ンタの動作については、第２図で説明したものが３組同
時に動作するものであり、デジタルデータの設定値がそ
れぞれ異なることを除けば第２図で説明した内容と同一
であるので説明は簡単に行なう。
時刻t1,t2間にロード信号▲▼が出力されると、
時刻t2にアップダウンカウンタ11、12はそれぞれデジタ
ルデータDR1,DR2を、アップダウンカウンタ21、22はそ
れぞれデジタルデータDS1,DS2をアップダウンカウンタ3
1、32はそれぞれデジタルデータDT1,DT2を取り込む。こ
れデジタルデータはいずれも7FH以下に設定してあるの
で、時刻t2において出力FR,FS,FTはいずれも“L"であ
る。したがって、インバータ13、23、33の出力が“H"で
あり、トランジスタQ4,Q5,Q6がオンである。時刻t2より
タイミングカウンタ10のMSBは０であるから、アップダ
ウンカウンタ11、12、〜、32は、クロック信号CLKをカ
ウントアップする。時刻t3にアップダウンカウンタ11、
12が80Hに達し、出力FRが“H"となり、トランジスタQ4
はオフとなる。オン遅延回路14は“H"になった出力FRを
入力して、遅延Ｄ後の時刻t4に出力するので、トランジ
スタQ1は時刻t4にオンとなる。同様に出力FS,FTはそれ
ぞれ時刻t5,t7に“H"となり、トランジスタQ5,Q6がオフ
となり、時刻t5,t7より遅延Ｄ後の時刻t6,t8にそれぞれ
トランジスタQ2,Q3がオンする。時刻t9にタイミングカ
ウンタ10のMSBが１になるのでアップダウンカウンタ1
1、12、〜、32はカウントダウンに入る。時刻t10,t11,t
12に、それぞれアップダウンカウンタ31、32、アップダ
ウンカウンタ21、22、アップダウンカウンタ11、12の保
持内容が7FHになるので、時刻t10,t11,t12に出力FT,FS,
FRがそれぞれ“L"となり、トランジスタQ3,Q2,Q1はオフ
となる。そして時刻t10,t11,t12より遅延Ｄ後にトラン
ジスタQ6,Q5,Q4がオンとなる。時刻t13,t14間にロード
信号▲▼が出力されるので、時刻t2以降の動作を繰
り返す。第３図から明らかなように、トランジスタQ1,Q
4がともにオフである期間、トランジスタQ2,Q5がともに
オフである期間およびトランジスタQ3,Q6がともにオフ
である期間が重なっていない、つまり全トランジスタ
Q1,Q2,〜,Q6がオフである時がない。
時刻t2にアップダウンカウンタ11、12はそれぞれデジタ
ルデータDR1,DR2を、アップダウンカウンタ21、22はそ
れぞれデジタルデータDS1,DS2をアップダウンカウンタ3
1、32はそれぞれデジタルデータDT1,DT2を取り込む。こ
れデジタルデータはいずれも7FH以下に設定してあるの
で、時刻t2において出力FR,FS,FTはいずれも“L"であ
る。したがって、インバータ13、23、33の出力が“H"で
あり、トランジスタQ4,Q5,Q6がオンである。時刻t2より
タイミングカウンタ10のMSBは０であるから、アップダ
ウンカウンタ11、12、〜、32は、クロック信号CLKをカ
ウントアップする。時刻t3にアップダウンカウンタ11、
12が80Hに達し、出力FRが“H"となり、トランジスタQ4
はオフとなる。オン遅延回路14は“H"になった出力FRを
入力して、遅延Ｄ後の時刻t4に出力するので、トランジ
スタQ1は時刻t4にオンとなる。同様に出力FS,FTはそれ
ぞれ時刻t5,t7に“H"となり、トランジスタQ5,Q6がオフ
となり、時刻t5,t7より遅延Ｄ後の時刻t6,t8にそれぞれ
トランジスタQ2,Q3がオンする。時刻t9にタイミングカ
ウンタ10のMSBが１になるのでアップダウンカウンタ1
1、12、〜、32はカウントダウンに入る。時刻t10,t11,t
12に、それぞれアップダウンカウンタ31、32、アップダ
ウンカウンタ21、22、アップダウンカウンタ11、12の保
持内容が7FHになるので、時刻t10,t11,t12に出力FT,FS,
FRがそれぞれ“L"となり、トランジスタQ3,Q2,Q1はオフ
となる。そして時刻t10,t11,t12より遅延Ｄ後にトラン
ジスタQ6,Q5,Q4がオンとなる。時刻t13,t14間にロード
信号▲▼が出力されるので、時刻t2以降の動作を繰
り返す。第３図から明らかなように、トランジスタQ1,Q
4がともにオフである期間、トランジスタQ2,Q5がともに
オフである期間およびトランジスタQ3,Q6がともにオフ
である期間が重なっていない、つまり全トランジスタ
Q1,Q2,〜,Q6がオフである時がない。
［発明の効果］ 以上説明したように本発明は、タイミング指示回路が
ロード信号を出力すると、第１、第２、第３のアップダ
ウンカウント回路が相異なるデジタルデータを取り込
み、取り込んだデジタルデータからスタートして、とも
にカウントアップまたはカウントダウンを実行し、予め
定められた閾値を過る度に出力の論理レベルをそれぞれ
反転することにより、取り込んだデジタルデータの違い
から、出力の論理レベルの反転タイミングが重なること
がないので、第１、第２、第３のアップダウンカウント
回路の出力で三相トランジスタインバータのトランジス
タを制御すればトランジスタ全数がオフとなることがな
くなり、結果的に駆動対象のモータが回生モードとなる
ことがなくなる効果がある。
ロード信号を出力すると、第１、第２、第３のアップダ
ウンカウント回路が相異なるデジタルデータを取り込
み、取り込んだデジタルデータからスタートして、とも
にカウントアップまたはカウントダウンを実行し、予め
定められた閾値を過る度に出力の論理レベルをそれぞれ
反転することにより、取り込んだデジタルデータの違い
から、出力の論理レベルの反転タイミングが重なること
がないので、第１、第２、第３のアップダウンカウント
回路の出力で三相トランジスタインバータのトランジス
タを制御すればトランジスタ全数がオフとなることがな
くなり、結果的に駆動対象のモータが回生モードとなる
ことがなくなる効果がある。
第１図は本発明の三相デジタルパルス幅変換回路の一実
施例を示す構成図、第２図は第１図の実施例のアップダ
ウンカウンタ11、12の動作の詳細を示すタイムチャー
ト、第３図は第１図の実施例の全体の動作を示すタイム
チャートである。第４図は三相モータを駆動する三相ト
ランジスタインバータを示す構成図、第５図は三相デジ
タルパルス幅変換回路の従来例を示す構成図、第６図
（ａ）は第５図のオン遅延回路を詳細に示す回路図、第
６図は（ｂ）は第６図（ａ）のオン遅延回路の動作を示
す波形図、第７図は第５図の従来例の動作示すタイムチ
ャートである。 10……タイミングカウンタ、 11,12,21,22,31,32……アップダウンカウンタ、 13,16,17,23,33……インバータ、 14,15,24,25,34,35……オン遅延回路。
施例を示す構成図、第２図は第１図の実施例のアップダ
ウンカウンタ11、12の動作の詳細を示すタイムチャー
ト、第３図は第１図の実施例の全体の動作を示すタイム
チャートである。第４図は三相モータを駆動する三相ト
ランジスタインバータを示す構成図、第５図は三相デジ
タルパルス幅変換回路の従来例を示す構成図、第６図
（ａ）は第５図のオン遅延回路を詳細に示す回路図、第
６図は（ｂ）は第６図（ａ）のオン遅延回路の動作を示
す波形図、第７図は第５図の従来例の動作示すタイムチ
ャートである。 10……タイミングカウンタ、 11,12,21,22,31,32……アップダウンカウンタ、 13,16,17,23,33……インバータ、 14,15,24,25,34,35……オン遅延回路。
Claims (1)
- 【請求項１】一定周期でロード信号を出力し、前記一定
周期をカウントアップ期間とカウントダウン期間に分け
てそれぞれカウントアップ、カウントダウンを指示する
タイミング指示回路と、 タイミング指示回路がロード信号を出力すると、予め設
定された第１、第２、第３のデジタルデータをそれぞれ
取り込み、タイミング指示回路のカウントアップまたは
カウントダウン指示に基いて、取り込んだデジタルデー
タをそれぞれ同じタイミングでカウントアップまたはカ
ウントダウンし、カウントの結果が所定値を過る度に出
力の論理レベルをそれぞれ反転する第１、第２、第３の
アップダウンカウント回路と、第１、第２、第３のアッ
プダウンカウント回路の出力をそれぞれ入力し、その論
理レベルを反転する第１、第２、第３のインバータと、
第１、第２、第３のアップダウンカウント回路の出力の
立ち上りをそれぞれ遅延させて出力する第１、第２、第
３のオン遅延回路と、第１、第２、第３のインバータの
出力の立ち上りをそれぞれ遅延させて出力する第４、第
５、第６の遅延回路とを有する、三相トランジスタイン
バータのトランジスタ制御用のデジタルパルス幅変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184595A JPH088776B2 (ja) | 1988-07-26 | 1988-07-26 | デジタルパルス幅変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184595A JPH088776B2 (ja) | 1988-07-26 | 1988-07-26 | デジタルパルス幅変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0236768A JPH0236768A (ja) | 1990-02-06 |
| JPH088776B2 true JPH088776B2 (ja) | 1996-01-29 |
Family
ID=16155959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184595A Expired - Fee Related JPH088776B2 (ja) | 1988-07-26 | 1988-07-26 | デジタルパルス幅変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088776B2 (ja) |
-
1988
- 1988-07-26 JP JP63184595A patent/JPH088776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236768A (ja) | 1990-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6152193A (ja) | Ｐｗｍ制御回路 | |
| JPH10108477A (ja) | インバータ回路 | |
| JP3156269B2 (ja) | ディジタル三相ｐｗｍ波形発生装置 | |
| JPH0736708B2 (ja) | インバ−タ制御回路 | |
| JPH088776B2 (ja) | デジタルパルス幅変換回路 | |
| US5850129A (en) | Drive circuit for a three-phase brushless motor | |
| JPH0668518B2 (ja) | デジタル・ピ−ク保持回路 | |
| JP2527880Y2 (ja) | 点弧制御回路 | |
| JP3777242B2 (ja) | モータ制御装置 | |
| US3182204A (en) | Tunnel diode logic circuit | |
| US5093582A (en) | Pulse-width modulation waveform generator | |
| JP2775822B2 (ja) | インバータのオンディレイ回路 | |
| KR950002296B1 (ko) | 펄스폭 변조(pwm)방식의 모터 제어시스템의 제어된 pwm신호 발생장치 | |
| JP2754654B2 (ja) | マイクロコンピュータの出力制御回路 | |
| US6201716B1 (en) | Controller of power supplying apparatus with short circuit preventing means | |
| JPS6260916B2 (ja) | ||
| JP3131975B2 (ja) | ディジタル三相ｐｗｍ波形発生装置 | |
| JPH0625061Y2 (ja) | 時間発生回路 | |
| JPH04265669A (ja) | デジタルパルス幅変換回路 | |
| SU1269251A1 (ru) | Устройство выбора каналов | |
| JPS6295978A (ja) | ア−ム短絡防止回路 | |
| JP2710661B2 (ja) | Ｐｗｍインバータの制御装置 | |
| JP2590458B2 (ja) | デイジタルサ−ボ制御方法 | |
| KR890005516Y1 (ko) | 펄스폭 변조 초퍼 회로의 인터럽트 발생회로 | |
| SU1081778A1 (ru) | Многофазный мультивибратор |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |