JPH088409A - 強誘電体コンデンサの再生方法 - Google Patents
強誘電体コンデンサの再生方法Info
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- JPH088409A JPH088409A JP7029042A JP2904295A JPH088409A JP H088409 A JPH088409 A JP H088409A JP 7029042 A JP7029042 A JP 7029042A JP 2904295 A JP2904295 A JP 2904295A JP H088409 A JPH088409 A JP H088409A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 集積回路メモリにおける強誘電体コンデンサ
の再生。 【構成】 再生方法は、強誘電体メモリダイを有するウ
エハ上において行なわれる。復活アニーリングは、高い
温度の試験を含む全ての電気的試験後、強誘電物質のキ
ュリー温度以上の温度で行なわれる。実施例では強誘電
物質はＰＺＴで、約１時間、約毎分１０リットルの窒素
の流れの中で、約４００゜Ｃで行なわれる。電気的サイ
クリング操作は、アレイのそれぞれの強誘電体コンデン
サに５［Ｖ］交流ロジック状態を約１００サイクル書込
むことによって達成される。電気的デポーリング操作
は、最初、最大の５［Ｖ］電源供給レベルで論理１と論
理０をアレイのそれぞれのコンデンサに書込み、その後
減少する電源供給レベルでそれぞれの書込みサイクルを
繰り返す。書込みサイクルは電源供給が最小機能レベル
まで低下するまで続け、コンデンサにおける分極がほぼ
取除かれる。
の再生。 【構成】 再生方法は、強誘電体メモリダイを有するウ
エハ上において行なわれる。復活アニーリングは、高い
温度の試験を含む全ての電気的試験後、強誘電物質のキ
ュリー温度以上の温度で行なわれる。実施例では強誘電
物質はＰＺＴで、約１時間、約毎分１０リットルの窒素
の流れの中で、約４００゜Ｃで行なわれる。電気的サイ
クリング操作は、アレイのそれぞれの強誘電体コンデン
サに５［Ｖ］交流ロジック状態を約１００サイクル書込
むことによって達成される。電気的デポーリング操作
は、最初、最大の５［Ｖ］電源供給レベルで論理１と論
理０をアレイのそれぞれのコンデンサに書込み、その後
減少する電源供給レベルでそれぞれの書込みサイクルを
繰り返す。書込みサイクルは電源供給が最小機能レベル
まで低下するまで続け、コンデンサにおける分極がほぼ
取除かれる。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体コンデンサと
それに関連する強誘電体メモリに関し、特に、集積回路
強誘電体メモリの改良された試験及び製造方法に関す
る。
それに関連する強誘電体メモリに関し、特に、集積回路
強誘電体メモリの改良された試験及び製造方法に関す
る。
【０００２】
【従来の技術】ジルコンチタン酸鉛（ＰＺＴ）、チタン
酸バリウム、III相の硝酸カリウム等のような材料は、
印加電界が存在しないときに可逆的な電気分極を持つこ
とができるという点において「強誘電体」であるという
ことが広く知られている。安定な分極は、強誘電物質に
おける灰チタン石(perovskite)結晶単位を持つ内部双極
子の整列によって起こる。「保磁電圧(coercive voltag
e)」として知られる臨界レベルを超える電界を印加する
と、双極子の整列が生じる。強誘電物質を横切る電界を
印加すると、一方向に双極子が整列する。印加される電
界の極性の反転は、内部双極子の整列をも反転させる。
しかしながら、いくつかの強誘電物質においては、保磁
電圧は常に明確に決まっているとは限らない。また、双
極子の整列の割合は、オーバードライブ電圧、即ち、印
加電圧が保磁電圧を超える量に関連することも知られて
いる。印加された電界に対応する双極子の位置と関連す
る電荷は、適当な検出回路を用いて検出することができ
る。それゆえ、ＰＺＴのような強誘電物質は、不揮発性
メモリセルにおけるメモリエレメントとして用いられる
強誘電体コンデンサの誘電体材料として用いることがで
きる。しかし、半導体不揮発性メモリにおけるメモリエ
レメントとして用いるため、強誘電体コンデンサは、所
定の記憶温度で長期間データを保持しなければならな
い。保持性能として知られているデータを保持する能力
は、刷り込み（インプリント、imprint）として一般に
知られる多方面にわたる機構によって不利な影響を受け
る。刷り込みの語は、その語が強誘電体コンデンサに記
憶されたデータの歴史がその保持性能に影響を与えると
いうことを含むので、用いられる。特に、同一の２値デ
ータをある温度で長期間保持することは、反対の２値デ
ータを保持する強誘電体コンデンサの能力を低下させ
る。
酸バリウム、III相の硝酸カリウム等のような材料は、
印加電界が存在しないときに可逆的な電気分極を持つこ
とができるという点において「強誘電体」であるという
ことが広く知られている。安定な分極は、強誘電物質に
おける灰チタン石(perovskite)結晶単位を持つ内部双極
子の整列によって起こる。「保磁電圧(coercive voltag
e)」として知られる臨界レベルを超える電界を印加する
と、双極子の整列が生じる。強誘電物質を横切る電界を
印加すると、一方向に双極子が整列する。印加される電
界の極性の反転は、内部双極子の整列をも反転させる。
しかしながら、いくつかの強誘電物質においては、保磁
電圧は常に明確に決まっているとは限らない。また、双
極子の整列の割合は、オーバードライブ電圧、即ち、印
加電圧が保磁電圧を超える量に関連することも知られて
いる。印加された電界に対応する双極子の位置と関連す
る電荷は、適当な検出回路を用いて検出することができ
る。それゆえ、ＰＺＴのような強誘電物質は、不揮発性
メモリセルにおけるメモリエレメントとして用いられる
強誘電体コンデンサの誘電体材料として用いることがで
きる。しかし、半導体不揮発性メモリにおけるメモリエ
レメントとして用いるため、強誘電体コンデンサは、所
定の記憶温度で長期間データを保持しなければならな
い。保持性能として知られているデータを保持する能力
は、刷り込み（インプリント、imprint）として一般に
知られる多方面にわたる機構によって不利な影響を受け
る。刷り込みの語は、その語が強誘電体コンデンサに記
憶されたデータの歴史がその保持性能に影響を与えると
いうことを含むので、用いられる。特に、同一の２値デ
ータをある温度で長期間保持することは、反対の２値デ
ータを保持する強誘電体コンデンサの能力を低下させ
る。
【０００３】データ保持と保持力の刷り込み劣化とは、
強誘電体コンデンサに関するヒステリシスループにおけ
る変化を調べることによって説明できる。図１（ａ）を
参照すると、強誘電物質の通常のヒステリシスループ１
０は、ｘ軸上の印加電界又は電圧に対する、ｙ軸上の分
極又は電荷の曲線として示される。２つの異なる安定し
た分極状態１２と１４は、印加された電界が０のときに
表われることが図示されている。２値データは、２つの
状態１２又は１４のいずれかにおける分極を設定するこ
とによって、強誘電体コンデンサに記憶される。分極の
これら安定した状態は、分極の極性又は方向を意味する
「アップ」又は「ダウン」と呼ぶことができる。分極は
コンデンサに設定されていなかったので、電界が印加さ
れる前のコンデンサの初期状態又は未使用状態（virgin
state）は、単一のヒステリシスループ１０によって説
明されない。未使用状態は図の原点、即ち、印加電界が
０で分極が０の位置に存在する。通常のヒステリシスル
ープ１０は、一般に図の原点を中心にして置かれてい
る。十分に大きな電界を印加すると、強誘電体コンデン
サは分極化し又は極性を持ち、アップ又はダウン分極状
態１２又は１４のいずれか一方になる。ＰＺＴのような
強誘電物質は、キュリー温度として知られる特有の温度
より低い温度においてのみ、強誘電性を持つ。ＰＺＴで
は、この温度は約４００゜Ｃである。キュリー温度より
高い温度では、ヒステリシスループ１０は崩れ、誘電体
材料は常誘電性になる。即ち、誘電体材料は、印加電界
がないときに電気分極を保持する能力を失う。
強誘電体コンデンサに関するヒステリシスループにおけ
る変化を調べることによって説明できる。図１（ａ）を
参照すると、強誘電物質の通常のヒステリシスループ１
０は、ｘ軸上の印加電界又は電圧に対する、ｙ軸上の分
極又は電荷の曲線として示される。２つの異なる安定し
た分極状態１２と１４は、印加された電界が０のときに
表われることが図示されている。２値データは、２つの
状態１２又は１４のいずれかにおける分極を設定するこ
とによって、強誘電体コンデンサに記憶される。分極の
これら安定した状態は、分極の極性又は方向を意味する
「アップ」又は「ダウン」と呼ぶことができる。分極は
コンデンサに設定されていなかったので、電界が印加さ
れる前のコンデンサの初期状態又は未使用状態（virgin
state）は、単一のヒステリシスループ１０によって説
明されない。未使用状態は図の原点、即ち、印加電界が
０で分極が０の位置に存在する。通常のヒステリシスル
ープ１０は、一般に図の原点を中心にして置かれてい
る。十分に大きな電界を印加すると、強誘電体コンデン
サは分極化し又は極性を持ち、アップ又はダウン分極状
態１２又は１４のいずれか一方になる。ＰＺＴのような
強誘電物質は、キュリー温度として知られる特有の温度
より低い温度においてのみ、強誘電性を持つ。ＰＺＴで
は、この温度は約４００゜Ｃである。キュリー温度より
高い温度では、ヒステリシスループ１０は崩れ、誘電体
材料は常誘電性になる。即ち、誘電体材料は、印加電界
がないときに電気分極を保持する能力を失う。
【０００４】強誘電体コンデンサＣ１とＣ２で構成され
る強誘電体メモリセル１１が、図１（Ｂ）に示されてい
る。コンデンサＣ１及びＣ２のそれぞれは、理想的には
図１（Ａ）に示される通常のヒステリシスループ１０を
持つ。強誘電体メモリセル１１は、強誘電体コンデンサ
Ｃ１及びＣ２のそれぞれに直列に接続されたトランジス
タＭ１及びＭ２を含む２個のトランジスタと２個のコン
デンサ（２Ｔ−２Ｃ）とからからなるメモリセルであ
る。メモリセル１１のデータ状態は、強誘電体コンデン
サにおける相補形の分極状態によって決められる。例え
ば、コンデンサＣ１がアップ分極状態でコンデンサＣ２
がダウン分極状態であれば論理１を表し、一方、コンデ
ンサＣ１がダウン分極状態でコンデンサＣ２がアップ分
極状態であれば論理０を表す。典型的なＤＲＡＭセルで
は、メモリセル１１は、トランジスタＭ１及びＭ２のゲ
ートに接続されたワード線１３を有し、セルは相補形で
あるから、相補形のビット線１７及び１９はそれぞれト
ランジスタＭ１及びＭ２のドレインに接続されている。
よく知られたワード線及びビット線に加えて、強誘電体
メモリセル１１は、読取り動作の途中及び書込み動作の
途中にパルスが流れるコンデンサＣ１及びＣ２の下部プ
レートに接続された能動プレート線を有する。
る強誘電体メモリセル１１が、図１（Ｂ）に示されてい
る。コンデンサＣ１及びＣ２のそれぞれは、理想的には
図１（Ａ）に示される通常のヒステリシスループ１０を
持つ。強誘電体メモリセル１１は、強誘電体コンデンサ
Ｃ１及びＣ２のそれぞれに直列に接続されたトランジス
タＭ１及びＭ２を含む２個のトランジスタと２個のコン
デンサ（２Ｔ−２Ｃ）とからからなるメモリセルであ
る。メモリセル１１のデータ状態は、強誘電体コンデン
サにおける相補形の分極状態によって決められる。例え
ば、コンデンサＣ１がアップ分極状態でコンデンサＣ２
がダウン分極状態であれば論理１を表し、一方、コンデ
ンサＣ１がダウン分極状態でコンデンサＣ２がアップ分
極状態であれば論理０を表す。典型的なＤＲＡＭセルで
は、メモリセル１１は、トランジスタＭ１及びＭ２のゲ
ートに接続されたワード線１３を有し、セルは相補形で
あるから、相補形のビット線１７及び１９はそれぞれト
ランジスタＭ１及びＭ２のドレインに接続されている。
よく知られたワード線及びビット線に加えて、強誘電体
メモリセル１１は、読取り動作の途中及び書込み動作の
途中にパルスが流れるコンデンサＣ１及びＣ２の下部プ
レートに接続された能動プレート線を有する。
【０００５】強誘電物質の２つの安定状態の間で分極を
反転させること、即ち、スイッチングは、電気的検出回
路によって検出できる膨大な量の電荷を放出させる。分
極状態の変化が起らない場合よりもはるかに多くの電荷
がスイッチングによって放出される。その結果、記憶さ
れたデータ、即ち、データ値は、強誘電体コンデンサに
電気的パルスを印加し、放出された電荷の量を測定する
ことによって検出される。電圧パルスの印加とともに放
出される電荷の状態による違いは、図２（Ａ）及び図２
（Ｂ）に示されている。図２（Ａ）において、ヒステリ
シスループ１０における安定状態１４から飽和点１６ま
で強誘電体コンデンサをスイッチングすることによっ
て、第１の電荷量Ｑ1が放出される。電荷Ｑ1は「スイッ
チト電荷（switched charge）」と呼ばれ、常に、反転
させられた分極状態を示す。図２（Ｂ）において、ヒス
テリシスループ１０における安定状態１２から飽和点１
６に強誘電体コンデンサを駆動することによって、電荷
Ｑ1よりはるかに小さい第２の電荷量Ｑ2が放出される。
電荷Ｑ2は、同じ分極状態を検出することを示す。電荷
Ｑ1とＱ2の差は、不揮発性メモリにおける電気的検出回
路によって検出できる。
反転させること、即ち、スイッチングは、電気的検出回
路によって検出できる膨大な量の電荷を放出させる。分
極状態の変化が起らない場合よりもはるかに多くの電荷
がスイッチングによって放出される。その結果、記憶さ
れたデータ、即ち、データ値は、強誘電体コンデンサに
電気的パルスを印加し、放出された電荷の量を測定する
ことによって検出される。電圧パルスの印加とともに放
出される電荷の状態による違いは、図２（Ａ）及び図２
（Ｂ）に示されている。図２（Ａ）において、ヒステリ
シスループ１０における安定状態１４から飽和点１６ま
で強誘電体コンデンサをスイッチングすることによっ
て、第１の電荷量Ｑ1が放出される。電荷Ｑ1は「スイッ
チト電荷（switched charge）」と呼ばれ、常に、反転
させられた分極状態を示す。図２（Ｂ）において、ヒス
テリシスループ１０における安定状態１２から飽和点１
６に強誘電体コンデンサを駆動することによって、電荷
Ｑ1よりはるかに小さい第２の電荷量Ｑ2が放出される。
電荷Ｑ2は、同じ分極状態を検出することを示す。電荷
Ｑ1とＱ2の差は、不揮発性メモリにおける電気的検出回
路によって検出できる。
【０００６】刷り込みは、図３（Ａ）〜（Ｃ）において
示されている、ヒステリシスループのｘ軸方向の移動に
よって、及び、ヒステリシスループの形状の崩れによっ
て、また、他の機構によって、ヒステリシスループ１０
と反対状態のデータ保持性能を劣化させる。ヒステリシ
スループの移動の方向とヒステリシスループの変形の形
状のいずれも、反対状態のデータを検出するのに利用で
きる電荷を低下させることがある。図３（Ａ）を参照す
ると、通常のヒステリシスループ１０が示されており、
ここでは、データ状態が未使用状態１４から反転すると
きに最大の電荷Ｑ1が出力される。崩れたヒステリシス
ループ１０Ａが図３（Ｂ）に示されており、そこにはデ
ータ状態が未使用状態１４Ａから反転するときに電荷Ｑ
1より小さい電荷Ｑ1Aが出力される。移動したヒステリ
シスループ１０Ｂが図３（Ｃ）に示されており、そこで
はデータ状態が未使用状態１４Ｂから反転するときに電
荷Ｑ1より小さい電荷Ｑ1Bが出力される。移動及び変形
機構は、他の名称によっても知られている。ヒステリシ
スループ１０のｘ方向の移動は、非対称なループを作る
「補償（compensation）」としても知られており、ルー
プ変形は「緩和（relaxation）」としても知られる。
示されている、ヒステリシスループのｘ軸方向の移動に
よって、及び、ヒステリシスループの形状の崩れによっ
て、また、他の機構によって、ヒステリシスループ１０
と反対状態のデータ保持性能を劣化させる。ヒステリシ
スループの移動の方向とヒステリシスループの変形の形
状のいずれも、反対状態のデータを検出するのに利用で
きる電荷を低下させることがある。図３（Ａ）を参照す
ると、通常のヒステリシスループ１０が示されており、
ここでは、データ状態が未使用状態１４から反転すると
きに最大の電荷Ｑ1が出力される。崩れたヒステリシス
ループ１０Ａが図３（Ｂ）に示されており、そこにはデ
ータ状態が未使用状態１４Ａから反転するときに電荷Ｑ
1より小さい電荷Ｑ1Aが出力される。移動したヒステリ
シスループ１０Ｂが図３（Ｃ）に示されており、そこで
はデータ状態が未使用状態１４Ｂから反転するときに電
荷Ｑ1より小さい電荷Ｑ1Bが出力される。移動及び変形
機構は、他の名称によっても知られている。ヒステリシ
スループ１０のｘ方向の移動は、非対称なループを作る
「補償（compensation）」としても知られており、ルー
プ変形は「緩和（relaxation）」としても知られる。
【０００７】反対のデータ状態を電気的に検出するため
に必要とされる電荷（Ｑ1−Ｑ2、それぞれ図２Ａ及び２
Ｂに示される）の低下は、室温より高くキュリー温度よ
り低い温度で長時間強誘電体コンデンサをベーキング
（加熱、baking）することによって、よりはっきりとす
る。図４を参照すると、電気的な回路検出による検出に
利用できる電荷は、時間の対数に比例して減少し、減少
の傾斜は温度に依存する。反対状態の電荷の時間及び温
度依存は、機能的には時間依存であるから、「エージン
グ」と呼ばれる。線１８は、第１の温度Ｔ1における時
間に対する減少を示している。線２０は、上昇した第２
の温度Ｔ2における時間に対するより大きな減少を示し
ている。線１８又は２０のいずれかの電荷値は、やがて
はそのデータの状態を電気的に識別するのに足りない電
荷しか存在しない臨界値又は切断値まで低下する。利用
できる電荷が切断電荷まで下がったときに、記憶の喪失
が起こる。
に必要とされる電荷（Ｑ1−Ｑ2、それぞれ図２Ａ及び２
Ｂに示される）の低下は、室温より高くキュリー温度よ
り低い温度で長時間強誘電体コンデンサをベーキング
（加熱、baking）することによって、よりはっきりとす
る。図４を参照すると、電気的な回路検出による検出に
利用できる電荷は、時間の対数に比例して減少し、減少
の傾斜は温度に依存する。反対状態の電荷の時間及び温
度依存は、機能的には時間依存であるから、「エージン
グ」と呼ばれる。線１８は、第１の温度Ｔ1における時
間に対する減少を示している。線２０は、上昇した第２
の温度Ｔ2における時間に対するより大きな減少を示し
ている。線１８又は２０のいずれかの電荷値は、やがて
はそのデータの状態を電気的に識別するのに足りない電
荷しか存在しない臨界値又は切断値まで低下する。利用
できる電荷が切断電荷まで下がったときに、記憶の喪失
が起こる。
【０００８】不幸にも、従来の集積回路の製造及び試験
方法は、強誘電体コンデンサが備えられた後の重要な熱
処理を含んでおり、これによって、消費者への出荷の前
に反対状態の保持性能は一層低下する。これら熱処理
は、パッケージング（packaging）の前に保持性能をス
クリーニング（振るい落とし検査、screeninng）するた
めのベーキングとして、受ける。熱処理は、望ましくは
試験時間を短くする温度に試験温度を上げるスクリーニ
ングで用いられる。熱処理は、一般的には、プラスチッ
クパッケージングする手順における成形（molding）工
程及びキュアリング（硬化、curing）工程でも使用され
る。
方法は、強誘電体コンデンサが備えられた後の重要な熱
処理を含んでおり、これによって、消費者への出荷の前
に反対状態の保持性能は一層低下する。これら熱処理
は、パッケージング（packaging）の前に保持性能をス
クリーニング（振るい落とし検査、screeninng）するた
めのベーキングとして、受ける。熱処理は、望ましくは
試験時間を短くする温度に試験温度を上げるスクリーニ
ングで用いられる。熱処理は、一般的には、プラスチッ
クパッケージングする手順における成形（molding）工
程及びキュアリング（硬化、curing）工程でも使用され
る。
【０００９】ブラインドビルド手順フロー 製造中において電荷の低下を引き起こすエージングを避
ける強誘電体メモリ集積回路の手順フローは、パッケー
ジング後までコンデンサを「ブラインドビルド（未組立
て、blind build）」とする又はパッケージング後まで
コンデンサを設置しないものである。それゆえ、メモリ
アレイにおける強誘電体コンデンサは未使用状態のまま
であり、ヒステリシスループに変形や移動は起こらな
い。メモリ部分は試験されていないので、強誘電体コン
デンサを横切る電界はいまだ印加されたことがなく、正
味の分極は存在しない。正味の分極は存在していないの
で、刷り込み機構を引き起こす力はなく、パッケージン
グ手順における引き続く熱処理の間においてコンデンサ
の劣化は大きく減少する。ブラインドビルド手順フロー
のための試験及びパッケージング工程は、図５に示され
ている。手順フロー２２は、ウエハ製作工程２４と、キ
ュリー温度より低い温度における熱処理を含んでもよい
パッケージング工程２６と、電気的な試験工程２８とを
含む。
ける強誘電体メモリ集積回路の手順フローは、パッケー
ジング後までコンデンサを「ブラインドビルド（未組立
て、blind build）」とする又はパッケージング後まで
コンデンサを設置しないものである。それゆえ、メモリ
アレイにおける強誘電体コンデンサは未使用状態のまま
であり、ヒステリシスループに変形や移動は起こらな
い。メモリ部分は試験されていないので、強誘電体コン
デンサを横切る電界はいまだ印加されたことがなく、正
味の分極は存在しない。正味の分極は存在していないの
で、刷り込み機構を引き起こす力はなく、パッケージン
グ手順における引き続く熱処理の間においてコンデンサ
の劣化は大きく減少する。ブラインドビルド手順フロー
のための試験及びパッケージング工程は、図５に示され
ている。手順フロー２２は、ウエハ製作工程２４と、キ
ュリー温度より低い温度における熱処理を含んでもよい
パッケージング工程２６と、電気的な試験工程２８とを
含む。
【００１０】
【発明が解決しようとする課題】ブラインドビルド手順
フローは、いくつかの理由によりいくぶん満足できな
い。不良品ダイがウエハ段階の試験で振るい落とされ
ず、不良品ダイにパッケージングのための不必要な費用
がかかるので、パッケージングする費用が上がる。プロ
セス制御によってウエハ製作にすばやいフィードバック
が与えられていないので、品質は落ちる。パッケージン
グ工程における歩留り低下はウエハ製作における歩留り
低下と区別できないので、最終的な良品の歩留りを上げ
る努力は困難である。
フローは、いくつかの理由によりいくぶん満足できな
い。不良品ダイがウエハ段階の試験で振るい落とされ
ず、不良品ダイにパッケージングのための不必要な費用
がかかるので、パッケージングする費用が上がる。プロ
セス制御によってウエハ製作にすばやいフィードバック
が与えられていないので、品質は落ちる。パッケージン
グ工程における歩留り低下はウエハ製作における歩留り
低下と区別できないので、最終的な良品の歩留りを上げ
る努力は困難である。
【００１１】そこで、望まれるものは、スイッチト電荷
の刷り込み劣化を最小限にする又はなくするように、従
来の強誘電体メモリウエハの試験及びプラスチックパッ
ケージングのフローを改善する方法である。
の刷り込み劣化を最小限にする又はなくするように、従
来の強誘電体メモリウエハの試験及びプラスチックパッ
ケージングのフローを改善する方法である。
【００１２】
【発明の概要】そこで、本発明の主要な目的は、スイッ
チト電荷における刷り込み劣化の影響を最小にし、強誘
電体メモリ集積回路における保持性能を向上させること
にある。
チト電荷における刷り込み劣化の影響を最小にし、強誘
電体メモリ集積回路における保持性能を向上させること
にある。
【００１３】また、本発明の他の目的は、強誘電体メモ
リ集積回路の歩留りを向上させることにある。
リ集積回路の歩留りを向上させることにある。
【００１４】本発明の利点は、メモリにおける強誘電体
コンデンサの最初の品質要求が緩やかになっても、完成
品（試験されパッケージングされた品）における高い品
質をまだ維持できることである。
コンデンサの最初の品質要求が緩やかになっても、完成
品（試験されパッケージングされた品）における高い品
質をまだ維持できることである。
【００１５】また、本発明の他の利点は、簡単でコスト
が有利なことである。
が有利なことである。
【００１６】本発明によれば、コンデンサが未使用状態
に復帰するように特有のヒステリシスループの対称性と
中心に置かれた位置を回復し、コンデンサをデポーリン
グ（減極、depoling）する集積メモリにおける強誘電体
コンデンサの再生方法が開示されている。この再生方法
は、強誘電体メモリのダイを有するウエハ上で行われ
る。この方法は刷り込み劣化の影響を最小限にし、保持
性能を向上させる。第１の方法においては、高温におけ
る電気的試験を含むすべての試験が完了した後であっ
て、不合格となったダイにインク塗布する前に、復活ア
ニーリング（rejuvenation annealing）を実行する。復
活アニーリングは、強誘電物質のキュリー温度以上で実
行される。好ましい実施例においては、強誘電物質はＰ
ＺＴであり、復活アニーリングは約毎分１０リットルの
窒素の流れの中で約１時間、４００゜Ｃにおける熱処理
である。第２の方法においては、１回の復活アニーリン
グに匹敵する効果を得るため、別個の電気的サイクリン
グ（cycling）及びデポーリング動作が実行される。電
気的サイクリング動作は、アレイ内のそれぞれの強誘電
体コンデンサ中に５［Ｖ］の論理１とその後に続く論理
０の書込みの約１００サイクルによって達成される。電
気的サイクリング動作は、ヒステリシスループの対称性
と位置を回復させる。その後、強誘電体コンデンサは、
デポーリング動作によって未使用状態に復帰する。電気
的デポーリング操作は、最初は最大５［Ｖ］の電源供給
レベルでアレイ内のそれぞれのコンデンサに論理１と論
理０を書込み、その後、低下する電源供給レベルでそれ
ぞれの書込みサイクルを繰り返すことによって、達成さ
れる。書込みサイクルは、電源供給が所定の最小レベル
に低下し、コンデンサの分極がほぼ取除かれるまで続け
られる。もし希望すれば、電気的デポーリング操作は、
電気的サイクリング操作なしに実行することができる。
に復帰するように特有のヒステリシスループの対称性と
中心に置かれた位置を回復し、コンデンサをデポーリン
グ（減極、depoling）する集積メモリにおける強誘電体
コンデンサの再生方法が開示されている。この再生方法
は、強誘電体メモリのダイを有するウエハ上で行われ
る。この方法は刷り込み劣化の影響を最小限にし、保持
性能を向上させる。第１の方法においては、高温におけ
る電気的試験を含むすべての試験が完了した後であっ
て、不合格となったダイにインク塗布する前に、復活ア
ニーリング（rejuvenation annealing）を実行する。復
活アニーリングは、強誘電物質のキュリー温度以上で実
行される。好ましい実施例においては、強誘電物質はＰ
ＺＴであり、復活アニーリングは約毎分１０リットルの
窒素の流れの中で約１時間、４００゜Ｃにおける熱処理
である。第２の方法においては、１回の復活アニーリン
グに匹敵する効果を得るため、別個の電気的サイクリン
グ（cycling）及びデポーリング動作が実行される。電
気的サイクリング動作は、アレイ内のそれぞれの強誘電
体コンデンサ中に５［Ｖ］の論理１とその後に続く論理
０の書込みの約１００サイクルによって達成される。電
気的サイクリング動作は、ヒステリシスループの対称性
と位置を回復させる。その後、強誘電体コンデンサは、
デポーリング動作によって未使用状態に復帰する。電気
的デポーリング操作は、最初は最大５［Ｖ］の電源供給
レベルでアレイ内のそれぞれのコンデンサに論理１と論
理０を書込み、その後、低下する電源供給レベルでそれ
ぞれの書込みサイクルを繰り返すことによって、達成さ
れる。書込みサイクルは、電源供給が所定の最小レベル
に低下し、コンデンサの分極がほぼ取除かれるまで続け
られる。もし希望すれば、電気的デポーリング操作は、
電気的サイクリング操作なしに実行することができる。
【００１７】本発明の上記及び他の目的、特徴、及び利
点は、添付図面を参照する本発明の好ましい実施例の以
下の詳細な説明からより容易に明らかになる。
点は、添付図面を参照する本発明の好ましい実施例の以
下の詳細な説明からより容易に明らかになる。
【００１８】
【実施例】概ね図６〜図１０に、集積回路における強誘
電体コンデンサの再生方法が開示されている。最初に説
明される２つの方法においては、強誘電体コンデンサに
特有のヒステリシスループの形状と位置に影響を与え
る、キュリー温度より低い温度の処理が行われることが
考察される。それゆえ、第１及び第２の方法において
は、強誘電体コンデンサに特有なヒステリシスループの
対称性と中心におかれた位置の両方が回復し、コンデン
サは未使用状態に戻るようにデポーリングされる。第３
に説明される方法においては、キュリー温度より低い温
度の処理は行われず、ループ形状と位置の回復は要求さ
れない。それゆえ、第３の方法は、強誘電体コンデンサ
を未使用状態に復帰させるために、強誘電体コンデンサ
のデポーリングを経過する続くパケージング工程の間に
スイッチト電荷の低下を回避するのみである。３つの方
法はすべて強誘電体メモリのダイを含むウエハ上におい
て行われるのが便利である。３つの方法のすべての目的
は、一般的には、刷り込み劣化の影響を最小限にするこ
と及び保持性能を向上させることである。
電体コンデンサの再生方法が開示されている。最初に説
明される２つの方法においては、強誘電体コンデンサに
特有のヒステリシスループの形状と位置に影響を与え
る、キュリー温度より低い温度の処理が行われることが
考察される。それゆえ、第１及び第２の方法において
は、強誘電体コンデンサに特有なヒステリシスループの
対称性と中心におかれた位置の両方が回復し、コンデン
サは未使用状態に戻るようにデポーリングされる。第３
に説明される方法においては、キュリー温度より低い温
度の処理は行われず、ループ形状と位置の回復は要求さ
れない。それゆえ、第３の方法は、強誘電体コンデンサ
を未使用状態に復帰させるために、強誘電体コンデンサ
のデポーリングを経過する続くパケージング工程の間に
スイッチト電荷の低下を回避するのみである。３つの方
法はすべて強誘電体メモリのダイを含むウエハ上におい
て行われるのが便利である。３つの方法のすべての目的
は、一般的には、刷り込み劣化の影響を最小限にするこ
と及び保持性能を向上させることである。
【００１９】復活アニーリング手順フロー 本発明による第１の改良された手順フロー３０のブロッ
ク図が、図６に示されている。手順フローはウエハ製作
工程３２で始っている。ウエハ製作工程３２は、完全に
形成された（好ましくは不活性化された）強誘電体集積
メモリ回路を含むシリコンウエハの完成で終る多くのサ
ブ工程を含んでおり、それぞれのメモリ回路は、メモリ
セルの格子において多くの強誘電体コンデンサを含んで
いる。強誘電物質がメモリセルデータ記憶コンデンサに
おける誘電体材料として用いられるだけで、本発明を実
施するために特別の設計、配置、又は工程を使う必要は
ない。しかしながら、集積回路における電気的連結部に
用いられる層と同様にコンデンサスタックの物理的構造
は、損傷なく以下に説明される復活アニーリングに耐え
るような十分な機械的及び熱的な完全状態になければな
らない。手順フロー３０は、メモリセルにデータを書込
むのと同様にダイのウエハ段階の試験を含む試験工程３
６に続く。典型的には、ウエハ段階試験の構成は、３つ
のカテゴリー、即ち、直流又はパラメータ試験、交流又
はタイミング試験、及び機能試験、に分かれる。直流試
験のパラメータは、入出力電圧レベル及び電流レベル、
入出力電流の漏洩、待機及び動作電力の消費のような種
々の動作モードにおけるそれぞれの集積回路ピンの静的
レベルである。交流試験のパラメータは、アクセス時
間、アドレス設定時間、データ保持時間のような装置か
らの最小及び最大応答である。機能試験は、種々の動作
モードにおけるメモリの個々のビットが、特定の最小及
び最大電圧及び温度において完全に機能することを確か
める。また、機能試験は、メモリのコラム及びロウのデ
コーダの動作を確認するための種々のパターン書込み試
験と、スタックビット（メモリのビットが常に同じ極性
を読取るか否か）、グランド及び電源供給レールが分配
されている電圧バンプ、ロジック、等のような試験を含
む。
ク図が、図６に示されている。手順フローはウエハ製作
工程３２で始っている。ウエハ製作工程３２は、完全に
形成された（好ましくは不活性化された）強誘電体集積
メモリ回路を含むシリコンウエハの完成で終る多くのサ
ブ工程を含んでおり、それぞれのメモリ回路は、メモリ
セルの格子において多くの強誘電体コンデンサを含んで
いる。強誘電物質がメモリセルデータ記憶コンデンサに
おける誘電体材料として用いられるだけで、本発明を実
施するために特別の設計、配置、又は工程を使う必要は
ない。しかしながら、集積回路における電気的連結部に
用いられる層と同様にコンデンサスタックの物理的構造
は、損傷なく以下に説明される復活アニーリングに耐え
るような十分な機械的及び熱的な完全状態になければな
らない。手順フロー３０は、メモリセルにデータを書込
むのと同様にダイのウエハ段階の試験を含む試験工程３
６に続く。典型的には、ウエハ段階試験の構成は、３つ
のカテゴリー、即ち、直流又はパラメータ試験、交流又
はタイミング試験、及び機能試験、に分かれる。直流試
験のパラメータは、入出力電圧レベル及び電流レベル、
入出力電流の漏洩、待機及び動作電力の消費のような種
々の動作モードにおけるそれぞれの集積回路ピンの静的
レベルである。交流試験のパラメータは、アクセス時
間、アドレス設定時間、データ保持時間のような装置か
らの最小及び最大応答である。機能試験は、種々の動作
モードにおけるメモリの個々のビットが、特定の最小及
び最大電圧及び温度において完全に機能することを確か
める。また、機能試験は、メモリのコラム及びロウのデ
コーダの動作を確認するための種々のパターン書込み試
験と、スタックビット（メモリのビットが常に同じ極性
を読取るか否か）、グランド及び電源供給レールが分配
されている電圧バンプ、ロジック、等のような試験を含
む。
【００２０】改良された手順フロー３０は、保持力スク
リーニング用のベーキング工程３８に続く。保持力スク
リーニング用のベーキングは、弱い部分が振るい落とさ
れるように、メモリセルにおける故障を加速するために
行われる。約１５０゜Ｃのキュリー温度より低い温度が
用いられ、これは室温の場合の約１０万倍の時間に換算
できる。それゆえ、保持力スクリーニング用のベーキン
グ工程３８は、室温における約１００万時間以上のスク
リーニング又は７０゜Ｃにおける１万時間のスクリーニ
ングと等価に実行する。平均的又は典型的なダイの代表
ではない、普通ではない劣った保持性能を持ついかなる
ダイも試験に不合格となり、そして捨てられるので、保
持力スクリーニング用のベーキングは有用である。不良
品の除去は、ダイの集合の全体の品質を向上させる。し
かしながら、保持力の寿命の一部が刷り込み機構を通じ
て保持力スクリーニング用のベーキングによって使われ
てしまうので、保持力スクリーニング用のベーキングは
平均的なダイの性能を低下させる。
リーニング用のベーキング工程３８に続く。保持力スク
リーニング用のベーキングは、弱い部分が振るい落とさ
れるように、メモリセルにおける故障を加速するために
行われる。約１５０゜Ｃのキュリー温度より低い温度が
用いられ、これは室温の場合の約１０万倍の時間に換算
できる。それゆえ、保持力スクリーニング用のベーキン
グ工程３８は、室温における約１００万時間以上のスク
リーニング又は７０゜Ｃにおける１万時間のスクリーニ
ングと等価に実行する。平均的又は典型的なダイの代表
ではない、普通ではない劣った保持性能を持ついかなる
ダイも試験に不合格となり、そして捨てられるので、保
持力スクリーニング用のベーキングは有用である。不良
品の除去は、ダイの集合の全体の品質を向上させる。し
かしながら、保持力の寿命の一部が刷り込み機構を通じ
て保持力スクリーニング用のベーキングによって使われ
てしまうので、保持力スクリーニング用のベーキングは
平均的なダイの性能を低下させる。
【００２１】一旦ウエハが機能的に試験され保持力スク
リーニング用のベーキングを受けると、工程４０におい
て、記憶されたデータは読取られ、反対のデータ状態が
試験される。記憶されたデータは、それぞれのメモリセ
ルがデータを保持するのに十分な強誘電体の電荷を保有
することを保証するために読取られる。保持力スクリー
ニング用のベーキングの間、ウエハ段階試験の間印加さ
れるすべての残りの電圧は放出され、本当の不揮発性メ
モリ動作が行われる。反対のデータ状態は、メモリ要素
が両方の極性のデータを保持することができること、及
び、すべてのメモリ要素が刷り込み機構の反対の影響に
耐えることを保証するために読取られる。試験における
反対のデータ状態の部分は、保持力スクリーニング用の
ベーキングの間に記憶されているデータの片方を書込
み、すべてのセル電圧を０にするのに十分な時間、通常
は９０゜Ｃで３秒停止し、そして、記憶されたデータを
読取ることによって達成される。
リーニング用のベーキングを受けると、工程４０におい
て、記憶されたデータは読取られ、反対のデータ状態が
試験される。記憶されたデータは、それぞれのメモリセ
ルがデータを保持するのに十分な強誘電体の電荷を保有
することを保証するために読取られる。保持力スクリー
ニング用のベーキングの間、ウエハ段階試験の間印加さ
れるすべての残りの電圧は放出され、本当の不揮発性メ
モリ動作が行われる。反対のデータ状態は、メモリ要素
が両方の極性のデータを保持することができること、及
び、すべてのメモリ要素が刷り込み機構の反対の影響に
耐えることを保証するために読取られる。試験における
反対のデータ状態の部分は、保持力スクリーニング用の
ベーキングの間に記憶されているデータの片方を書込
み、すべてのセル電圧を０にするのに十分な時間、通常
は９０゜Ｃで３秒停止し、そして、記憶されたデータを
読取ることによって達成される。
【００２２】試験工程４０が行われた後、復活アニーリ
ング工程４２が実行される。好ましい復活アニーリング
工程４２は、約毎分１０リットルの窒素の流れの中で約
１時間の４００゜Ｃにおける熱処理である。使われる炉
は、従来の石英ホットウォール管炉である。ウエハは石
英容器に載せられ、容器はアニーリングの間、管の中心
部に手動で挿入される。アニーリング温度は強誘電体層
のキュリー温度にほぼ等しいかそれより高い。もしＰＺ
Ｔが強誘電物質として用いられるのであれば、アニーリ
ング温度はほぼキュリー温度に等しい約４００゜Ｃであ
る。復活アニーリングの上記時間と温度は、２つの異な
る現象を達成するのに十分である。組込まれた内部バイ
アス又はヒステリシスループの移動を引起こす捕えられ
た電荷は、有効に除去され、強誘電体コンデンサは「デ
ポーリング」される、即ち、いかなる正味の分極も除去
される。捕えられた電荷の除去は、保持力スクリーニン
グ用のベーキング試験において起こる刷り込み劣化を修
復又は復活させる。デポーリングを引起こすアニーリン
グは、プラスチックパッケージング工程４６の続く熱処
理の間の刷り込み損傷に対して、コンデンサ要素を鈍感
にする。
ング工程４２が実行される。好ましい復活アニーリング
工程４２は、約毎分１０リットルの窒素の流れの中で約
１時間の４００゜Ｃにおける熱処理である。使われる炉
は、従来の石英ホットウォール管炉である。ウエハは石
英容器に載せられ、容器はアニーリングの間、管の中心
部に手動で挿入される。アニーリング温度は強誘電体層
のキュリー温度にほぼ等しいかそれより高い。もしＰＺ
Ｔが強誘電物質として用いられるのであれば、アニーリ
ング温度はほぼキュリー温度に等しい約４００゜Ｃであ
る。復活アニーリングの上記時間と温度は、２つの異な
る現象を達成するのに十分である。組込まれた内部バイ
アス又はヒステリシスループの移動を引起こす捕えられ
た電荷は、有効に除去され、強誘電体コンデンサは「デ
ポーリング」される、即ち、いかなる正味の分極も除去
される。捕えられた電荷の除去は、保持力スクリーニン
グ用のベーキング試験において起こる刷り込み劣化を修
復又は復活させる。デポーリングを引起こすアニーリン
グは、プラスチックパッケージング工程４６の続く熱処
理の間の刷り込み損傷に対して、コンデンサ要素を鈍感
にする。
【００２３】復活アニーリング工程４２が終った後、ウ
エハ上の不良品ダイにインク塗布がなされ、種々の試験
工程を合格した良品ダイはインク塗布がなされないまま
になる。アニーリング工程４２は、復活アニーリングに
おける上昇した温度においてウエハにインクの存在によ
るいかなる汚染の問題も生じないように、不良品ダイの
インク塗布工程の前に行われる。
エハ上の不良品ダイにインク塗布がなされ、種々の試験
工程を合格した良品ダイはインク塗布がなされないまま
になる。アニーリング工程４２は、復活アニーリングに
おける上昇した温度においてウエハにインクの存在によ
るいかなる汚染の問題も生じないように、不良品ダイの
インク塗布工程の前に行われる。
【００２４】ウエハにインク塗布がなされた後に、ウエ
ハにけがきが行われ、そして個々のダイに切断される。
インク塗布されなかった個々のダイは、工程４６でパッ
ケージングされる。工程４６は、プラスチックパッケー
ジングと同様にセラミックパッケージングを含むことが
できる。もしプラスチックパッケージング工程が行われ
るのであれば、ダイは強誘電体コンデンサにさらなる望
ましくない電気ストレスを引起こす、さらなる熱処理を
受ける。復活アニーリング工程４２は、プラスチックパ
ッケージング工程により生じる損傷を最小限にする。
ハにけがきが行われ、そして個々のダイに切断される。
インク塗布されなかった個々のダイは、工程４６でパッ
ケージングされる。工程４６は、プラスチックパッケー
ジングと同様にセラミックパッケージングを含むことが
できる。もしプラスチックパッケージング工程が行われ
るのであれば、ダイは強誘電体コンデンサにさらなる望
ましくない電気ストレスを引起こす、さらなる熱処理を
受ける。復活アニーリング工程４２は、プラスチックパ
ッケージング工程により生じる損傷を最小限にする。
【００２５】復活アニーリング工程４２に耐えるのに十
分な機械的及び熱的な完全状態を有する集積された強誘
電体コンデンサスタック３１が、図７の断面図に示され
ている。強誘電体コンデンサスタック３１は、シリコン
基板３３等の上に形成されており、シリコン基板の表面
は、約２００オングストロームの厚さのチタニウム（Ｔ
ｉ）接着層３５を適切に接着するために、イオンミーリ
ング（イオンエッチング）されている。好ましくはプラ
チナ（Ｐｔ）からなる下部電極層３７は、接着層３５の
表面上に約１５００から１７５０オングストロームの厚
さに堆積される。続いて、強誘電体層３９が、下部電極
層３７の表面上に約３０００オングストロームの厚さに
形成される。強誘電体層３９は、好ましくはＰＺＴから
なる。プラチナから構成することができる上部電極層４
１が、強誘電体層３９の表面上に約１５００から１７５
０オングストロームの厚さに形成される。層３５から４
１までは、必ずしも同時にではないが、引き続いてエッ
チングされ、絶縁体４３により横方向に絶縁される。上
部電極層４１の表面は、引続き適切な接着のためにイオ
ンミーリングされる。コンデンサスタック３１の上部電
極層４１には、その後、金属層４５と４７からなる２層
金属被覆が接着される。下部金属層４５は、上部電極４
１の表面上に堆積される。下部金属層４５は、４００゜
Ｃで約３０秒間高酸素環境下で酸化された、約８００オ
ングストロームの厚さに堆積された窒化チタニウム（Ｔ
ｉＮ）であることが望ましい。金属層４５の表面は、そ
の後、適切な接着のためにイオンミーリングされる。上
部金属層４７は、下部金属層４５の表面上に堆積され
る。上部金属層４７は、約１ミクロンの厚さに堆積され
たアルミニウム（Ａｌ）であることが望ましい。下部電
極３７は、同様に、図７の断面図には示されていない
が、窒化チタニウム及びアルミニウムの２層金属被膜が
接着されている。図７に示されるコンデンサスタック３
１は、上記された復活アニーリング工程４２に耐えるこ
とができるが、多くの他のそのようなコンデンサスタッ
ク形状が可能である。適正に選択されるならば、上記以
外の材料も、使用できる。材料の適切な厚さは、持上が
り及び割れを避けるために維持されなければならない。
加えて、ある材料の表面は、材料層の適切な接着を保証
するためイオンミーリングされるか又は他の準備がなさ
れなければならない。材料は、復活アニーリング温度で
熱的に安定であるように、選択されるべきである。材料
層の間の境界面は、アニーリング温度において熱的に安
定でもなければならない。例えば、アルミニウムとプラ
チナの間の直接の境界面は４００゜Ｃで不安定であり、
それゆえ避けなければならない。
分な機械的及び熱的な完全状態を有する集積された強誘
電体コンデンサスタック３１が、図７の断面図に示され
ている。強誘電体コンデンサスタック３１は、シリコン
基板３３等の上に形成されており、シリコン基板の表面
は、約２００オングストロームの厚さのチタニウム（Ｔ
ｉ）接着層３５を適切に接着するために、イオンミーリ
ング（イオンエッチング）されている。好ましくはプラ
チナ（Ｐｔ）からなる下部電極層３７は、接着層３５の
表面上に約１５００から１７５０オングストロームの厚
さに堆積される。続いて、強誘電体層３９が、下部電極
層３７の表面上に約３０００オングストロームの厚さに
形成される。強誘電体層３９は、好ましくはＰＺＴから
なる。プラチナから構成することができる上部電極層４
１が、強誘電体層３９の表面上に約１５００から１７５
０オングストロームの厚さに形成される。層３５から４
１までは、必ずしも同時にではないが、引き続いてエッ
チングされ、絶縁体４３により横方向に絶縁される。上
部電極層４１の表面は、引続き適切な接着のためにイオ
ンミーリングされる。コンデンサスタック３１の上部電
極層４１には、その後、金属層４５と４７からなる２層
金属被覆が接着される。下部金属層４５は、上部電極４
１の表面上に堆積される。下部金属層４５は、４００゜
Ｃで約３０秒間高酸素環境下で酸化された、約８００オ
ングストロームの厚さに堆積された窒化チタニウム（Ｔ
ｉＮ）であることが望ましい。金属層４５の表面は、そ
の後、適切な接着のためにイオンミーリングされる。上
部金属層４７は、下部金属層４５の表面上に堆積され
る。上部金属層４７は、約１ミクロンの厚さに堆積され
たアルミニウム（Ａｌ）であることが望ましい。下部電
極３７は、同様に、図７の断面図には示されていない
が、窒化チタニウム及びアルミニウムの２層金属被膜が
接着されている。図７に示されるコンデンサスタック３
１は、上記された復活アニーリング工程４２に耐えるこ
とができるが、多くの他のそのようなコンデンサスタッ
ク形状が可能である。適正に選択されるならば、上記以
外の材料も、使用できる。材料の適切な厚さは、持上が
り及び割れを避けるために維持されなければならない。
加えて、ある材料の表面は、材料層の適切な接着を保証
するためイオンミーリングされるか又は他の準備がなさ
れなければならない。材料は、復活アニーリング温度で
熱的に安定であるように、選択されるべきである。材料
層の間の境界面は、アニーリング温度において熱的に安
定でもなければならない。例えば、アルミニウムとプラ
チナの間の直接の境界面は４００゜Ｃで不安定であり、
それゆえ避けなければならない。
【００２６】電気的サイクリング及びデポーリング手順
フロー 本発明による第２の改良された手順フローのブロック図
は、図８に示される。先に説明した手順フローにあるよ
うに、第２の手順フローはウエハ製作工程３２で始ま
る。ウエハ製作工程３２は、完全に形成されたそして不
活性化された集積メモリ回路を有するシリコンウエハの
完成で終る同様のサブ工程を含んでおり、それぞれのメ
モリ回路は、メモリセルの格子に複数の不揮発性の強誘
電体コンデンサを有している。また、強誘電物質がメモ
リセルデータ記憶コンデンサにおける誘電体材料として
用いられるだけで、本発明を実施するために特別の設
計、配置、又は工程を使う必要はない。構造的損傷を作
る復活アニーリングがないので、集積回路における電気
的な連結部に用いられる層とコンデンサスタックとの物
理的構造は、この手順フローにおいては重要ではない。
手順フロー５０は、ダイのウエハ段階の試験とメモリセ
ルへのデータの書込みを含む試験工程３６に続く。試験
工程３６は、先に説明した手順フロー３０における工程
と同じである。
フロー 本発明による第２の改良された手順フローのブロック図
は、図８に示される。先に説明した手順フローにあるよ
うに、第２の手順フローはウエハ製作工程３２で始ま
る。ウエハ製作工程３２は、完全に形成されたそして不
活性化された集積メモリ回路を有するシリコンウエハの
完成で終る同様のサブ工程を含んでおり、それぞれのメ
モリ回路は、メモリセルの格子に複数の不揮発性の強誘
電体コンデンサを有している。また、強誘電物質がメモ
リセルデータ記憶コンデンサにおける誘電体材料として
用いられるだけで、本発明を実施するために特別の設
計、配置、又は工程を使う必要はない。構造的損傷を作
る復活アニーリングがないので、集積回路における電気
的な連結部に用いられる層とコンデンサスタックとの物
理的構造は、この手順フローにおいては重要ではない。
手順フロー５０は、ダイのウエハ段階の試験とメモリセ
ルへのデータの書込みを含む試験工程３６に続く。試験
工程３６は、先に説明した手順フロー３０における工程
と同じである。
【００２７】改良された手順フロー５０は、保持力スク
リーニング用のベーキング工程３８に続く。先に説明し
た手順フローにおけるように、保持力スクリーニング用
のベーキング工程３８は、メモリセルにおける故障を早
め、弱い部分を振るい落とすために用いられ、先に説明
した手順フローにおける工程３８と同じである。一旦、
ウエハが機能的に試験され保持力スクリーニング用のベ
ーキングを受けたなら、工程４０において、記憶されて
いるデータが読取られ、反対のデータ状態が試験され
る。工程４０は先に説明した手順フローにおける工程と
同じである。
リーニング用のベーキング工程３８に続く。先に説明し
た手順フローにおけるように、保持力スクリーニング用
のベーキング工程３８は、メモリセルにおける故障を早
め、弱い部分を振るい落とすために用いられ、先に説明
した手順フローにおける工程３８と同じである。一旦、
ウエハが機能的に試験され保持力スクリーニング用のベ
ーキングを受けたなら、工程４０において、記憶されて
いるデータが読取られ、反対のデータ状態が試験され
る。工程４０は先に説明した手順フローにおける工程と
同じである。
【００２８】試験工程４０が終った後は、電気的サイク
リング工程５２が実行される。電気的サイクリングは、
ヒステリシスループの形状及び対称性を回復するため行
われる。好ましい実施例においては、電気的サイクリン
グ工程５２は、５［Ｖ］電源供給電圧でそれぞれのダイ
におけるメモリセルに交互に繰り返すデータ状態の約１
００回の繰り返しを書込むことによって、即ち、５
［Ｖ］で論理１状態を、そして−５［Ｖ］で論理０状態
をそれぞれの強誘電体コンデンサに書込むことによっ
て、そして約１００サイクルこの工程を繰り返すことに
よって、達成される。
リング工程５２が実行される。電気的サイクリングは、
ヒステリシスループの形状及び対称性を回復するため行
われる。好ましい実施例においては、電気的サイクリン
グ工程５２は、５［Ｖ］電源供給電圧でそれぞれのダイ
におけるメモリセルに交互に繰り返すデータ状態の約１
００回の繰り返しを書込むことによって、即ち、５
［Ｖ］で論理１状態を、そして−５［Ｖ］で論理０状態
をそれぞれの強誘電体コンデンサに書込むことによっ
て、そして約１００サイクルこの工程を繰り返すことに
よって、達成される。
【００２９】電気的サイクリング工程５２が終った後、
電気的デポーリング工程５４が、強誘電体コンデンサに
おける分極を取除き、パッケージングの間におけるエー
ジング劣化を避けるために、行われる。電気的デポーリ
ングが、両方の（一方の、その後、他方の）データ極性
を、連続的に減少する電圧レベルで、それぞれのビット
（それぞれの記憶位置）に書込むことによって達成され
る。特に、コンデンサの全アレイは、最大公称電源供給
電圧、即ち、５［Ｖ］に設定されたメモリ用の電源を用
いて、それぞれのデータ状態を連続的に（論理１、その
後、論理０の順で、又は、その逆で）書込まれる。次
に、メモリに印加される電圧、即ち、利用できる書込み
電圧は、０．５［Ｖ］のような所定の増分電圧ずつ減少
し、アレイにおけるそれぞれのメモリセルには再び両方
のデータ状態が連続的に書込まれる。電圧供給は、２．
５［Ｖ］のような最小動作電圧になるまで、０．５
［Ｖ］ずつ減少し、メモリセルは最小電圧で書込まれ
る。電気的デポーリング工程５４における強誘電体コン
デンサの分極は、図９に示される減少した増幅率の一連
のサブループとして説明される。図９は、減少する分極
を持つ４つのサブループ６０Ａ〜６０Ｄを示す。電界０
の安定状態（即ち、ｙ軸の交点）６２Ａ〜６２Ｄの分極
は、同様にグラフの原点のより近くに移動する。コンデ
ンサの分極はこれら低い電圧の書込みによって著しく減
少し、準未使用状態を作り出す。しかしながら、集積回
路は２．５［Ｖ］より低い非常に低い電圧で機能するこ
とを停止するであろうから、コンデンサの最終的な安定
状態は０に等しく設定されない。
電気的デポーリング工程５４が、強誘電体コンデンサに
おける分極を取除き、パッケージングの間におけるエー
ジング劣化を避けるために、行われる。電気的デポーリ
ングが、両方の（一方の、その後、他方の）データ極性
を、連続的に減少する電圧レベルで、それぞれのビット
（それぞれの記憶位置）に書込むことによって達成され
る。特に、コンデンサの全アレイは、最大公称電源供給
電圧、即ち、５［Ｖ］に設定されたメモリ用の電源を用
いて、それぞれのデータ状態を連続的に（論理１、その
後、論理０の順で、又は、その逆で）書込まれる。次
に、メモリに印加される電圧、即ち、利用できる書込み
電圧は、０．５［Ｖ］のような所定の増分電圧ずつ減少
し、アレイにおけるそれぞれのメモリセルには再び両方
のデータ状態が連続的に書込まれる。電圧供給は、２．
５［Ｖ］のような最小動作電圧になるまで、０．５
［Ｖ］ずつ減少し、メモリセルは最小電圧で書込まれ
る。電気的デポーリング工程５４における強誘電体コン
デンサの分極は、図９に示される減少した増幅率の一連
のサブループとして説明される。図９は、減少する分極
を持つ４つのサブループ６０Ａ〜６０Ｄを示す。電界０
の安定状態（即ち、ｙ軸の交点）６２Ａ〜６２Ｄの分極
は、同様にグラフの原点のより近くに移動する。コンデ
ンサの分極はこれら低い電圧の書込みによって著しく減
少し、準未使用状態を作り出す。しかしながら、集積回
路は２．５［Ｖ］より低い非常に低い電圧で機能するこ
とを停止するであろうから、コンデンサの最終的な安定
状態は０に等しく設定されない。
【００３０】関連しているサイクリング工程５２とデポ
ーリング工程５４は、コンデサ再生が熱的に行われる代
りに電気的に行われることを除いて、復活アニーリング
工程４２にほぼ等しい。熱的手順フロー３０に対する電
気的手順フロー５０の利点は、非常に高いキュリー温度
を持つ全ての強誘電体に対して実際に使用することがで
きるということである。電気的手順フロー５０は、キュ
リー温度において維持されるべきコンデンサスタックの
構造的な完全状態を要求しない。
ーリング工程５４は、コンデサ再生が熱的に行われる代
りに電気的に行われることを除いて、復活アニーリング
工程４２にほぼ等しい。熱的手順フロー３０に対する電
気的手順フロー５０の利点は、非常に高いキュリー温度
を持つ全ての強誘電体に対して実際に使用することがで
きるということである。電気的手順フロー５０は、キュ
リー温度において維持されるべきコンデンサスタックの
構造的な完全状態を要求しない。
【００３１】工程５２と５４が終った後、ウエハの不良
品ダイにはインク塗布がなされ、種々の試験工程に合格
した良品ダイはインク塗布されないままになる。工程５
２と５４は、不良品ダイのインク塗布工程の前に行なわ
れるが、復活アニーリングはこの手順フローでは実行さ
れないので、高温時にウエハ上にインクがあることに関
連する汚染の問題はない。
品ダイにはインク塗布がなされ、種々の試験工程に合格
した良品ダイはインク塗布されないままになる。工程５
２と５４は、不良品ダイのインク塗布工程の前に行なわ
れるが、復活アニーリングはこの手順フローでは実行さ
れないので、高温時にウエハ上にインクがあることに関
連する汚染の問題はない。
【００３２】ウエハにインク塗布された後に、ウエハに
けがきが行なわれ、個々のダイに切断される。良品であ
る個々のダイは、工程４６においてパッケージングされ
る。工程４６は、セラミックパッケージングと同様にプ
ラスチックパッケージングを含むことができる。もしプ
ラスチックパッケージング工程が用いられるのであれ
ば、ダイはさらに熱処理がなされ、これによって、強誘
電体コンデンサにさらなる望ましくない電気的ストレス
を生じさせる。先に説明したフローにおけるように、工
程５２と５４は、プラスチックパッケージング工程によ
り生じる損傷を最小限にする。
けがきが行なわれ、個々のダイに切断される。良品であ
る個々のダイは、工程４６においてパッケージングされ
る。工程４６は、セラミックパッケージングと同様にプ
ラスチックパッケージングを含むことができる。もしプ
ラスチックパッケージング工程が用いられるのであれ
ば、ダイはさらに熱処理がなされ、これによって、強誘
電体コンデンサにさらなる望ましくない電気的ストレス
を生じさせる。先に説明したフローにおけるように、工
程５２と５４は、プラスチックパッケージング工程によ
り生じる損傷を最小限にする。
【００３３】電気的デポーリング手順フロー 図１０を参照すると、プラスチックパッケージング工程
４６の間における損傷を回避するための手順フロー７０
のブロック図が示されている。図１０に示されるウエハ
段階試験フロー７０は、長時間の保持力試験のためのい
かなるベーキングをも持たないウエハ段階試験のみから
なる。それゆえ、保持力スクリーニング用のベーキング
による反対状態の保持性能の劣化はなくなる。しかし、
プラスチックパッケージングの間の刷り込み損傷を避け
るために、強誘電体コンデンサはデポーリングされなけ
ればならない。デポーリングは、機能試験工程７２の後
になされる工程７４において電気的に実行される。デポ
ーリング工程７４は、手順フロー５０における工程５４
と同一である。コンデンサがデポーリングされた後に、
工程４４で不良品ダイにインク塗布がなされ、ウエハは
個々のダイに切断される。良品ダイは工程４６でパッケ
ージングされる。室温試験を、手順フロー７０における
ウエハ段階、パッケージングされたダイの段階、及びそ
れらの両方の段階で実行することができる。
４６の間における損傷を回避するための手順フロー７０
のブロック図が示されている。図１０に示されるウエハ
段階試験フロー７０は、長時間の保持力試験のためのい
かなるベーキングをも持たないウエハ段階試験のみから
なる。それゆえ、保持力スクリーニング用のベーキング
による反対状態の保持性能の劣化はなくなる。しかし、
プラスチックパッケージングの間の刷り込み損傷を避け
るために、強誘電体コンデンサはデポーリングされなけ
ればならない。デポーリングは、機能試験工程７２の後
になされる工程７４において電気的に実行される。デポ
ーリング工程７４は、手順フロー５０における工程５４
と同一である。コンデンサがデポーリングされた後に、
工程４４で不良品ダイにインク塗布がなされ、ウエハは
個々のダイに切断される。良品ダイは工程４６でパッケ
ージングされる。室温試験を、手順フロー７０における
ウエハ段階、パッケージングされたダイの段階、及びそ
れらの両方の段階で実行することができる。
【００３４】本発明の好ましい実施例において本発明の
原理を説明し図解したが、本発明が、そのような原理か
ら逸脱せずに、構成及び細部において改良できること
は、当業者によって認識されている。例えば、復活アニ
ーリングのための正確な温度及び時間は、他の強誘電物
質のために変更できる。また、もし他の応用のために希
望されるのであれば、電気的サイクリング工程において
用いられるサイクル数は変更できる。また、電気的デポ
ーリング工程において用いられる増分電圧及び最小電圧
は、他の種類の強誘電物質又は他の応用のために変更す
ることができる。それゆえ、特許請求の範囲の意図及び
範囲内に含まれるすべての修正及び変更について特許請
求する。
原理を説明し図解したが、本発明が、そのような原理か
ら逸脱せずに、構成及び細部において改良できること
は、当業者によって認識されている。例えば、復活アニ
ーリングのための正確な温度及び時間は、他の強誘電物
質のために変更できる。また、もし他の応用のために希
望されるのであれば、電気的サイクリング工程において
用いられるサイクル数は変更できる。また、電気的デポ
ーリング工程において用いられる増分電圧及び最小電圧
は、他の種類の強誘電物質又は他の応用のために変更す
ることができる。それゆえ、特許請求の範囲の意図及び
範囲内に含まれるすべての修正及び変更について特許請
求する。
【００３５】
【発明の効果】本発明の利点は、メモリにおける強誘電
体コンデンサの初期品質要求が緩やかになり、一方、完
成品（試験されパッケージングされた品）における高い
品質をまだ維持できることである。
体コンデンサの初期品質要求が緩やかになり、一方、完
成品（試験されパッケージングされた品）における高い
品質をまだ維持できることである。
【００３６】また、本発明の他の利点は、簡単でコスト
が有利なことである。
が有利なことである。
【図１】 （Ａ）は２つの安定した分極状態を示す強誘
電体コンデンサに関するうヒステリシスループを示し、
（Ｂ）はセルの強誘電体コンデンサの電気的特性が同図
（Ａ）に示されるヒステリシスループによって説明され
る２Ｔ−２Ｃ強誘電体コンデンサの模式図である。
電体コンデンサに関するうヒステリシスループを示し、
（Ｂ）はセルの強誘電体コンデンサの電気的特性が同図
（Ａ）に示されるヒステリシスループによって説明され
る２Ｔ−２Ｃ強誘電体コンデンサの模式図である。
【図２】 （Ａ）は外部から印加された電界によって分
極方向をある方向から他の方向に変えるときに放出され
た電荷を示すヒステリシスループであり、（Ｂ）は外部
から印加された電界によって同じ分極方向を維持すると
きに放出されたより少ない電荷を示すヒステリシスルー
プである。
極方向をある方向から他の方向に変えるときに放出され
た電荷を示すヒステリシスループであり、（Ｂ）は外部
から印加された電界によって同じ分極方向を維持すると
きに放出されたより少ない電荷を示すヒステリシスルー
プである。
【図３】 （Ａ）〜（Ｃ）は通常のヒステリシスルー
プ、変形したヒステリシスループ、移動したヒステリシ
スループ、及び、それぞれのヒステリシスループに関す
るスイッチト電荷を示す。
プ、変形したヒステリシスループ、移動したヒステリシ
スループ、及び、それぞれのヒステリシスループに関す
るスイッチト電荷を示す。
【図４】 ２つの異なる温度における強誘電体コンデン
サにおける時間に関する減少を示す。
サにおける時間に関する減少を示す。
【図５】 集積回路の強誘電体メモリのための従来のブ
ラインドビルド試験及びパッケージング手順フローのブ
ロック図である。
ラインドビルド試験及びパッケージング手順フローのブ
ロック図である。
【図６】 復活アニーリングを含む本発明の第１実施例
による集積回路の強誘電体メモリのための試験及びパッ
ケージング手順フローを示す。
による集積回路の強誘電体メモリのための試験及びパッ
ケージング手順フローを示す。
【図７】 図６の手順フローに示される復活アニーリン
グに耐えることができる強誘電体コンデンサスタックの
断面図である。
グに耐えることができる強誘電体コンデンサスタックの
断面図である。
【図８】 電気的サイクリング及び電気的デポーリング
動作を含む本発明の第２の実施例による集積回路の強誘
電体メモリのための試験及びパッケージング手順フロー
である。
動作を含む本発明の第２の実施例による集積回路の強誘
電体メモリのための試験及びパッケージング手順フロー
である。
【図９】 図８のデポーリング動作に関係するヒステリ
シスループである。
シスループである。
【図１０】 電気的デポーリング動作のみを含む本発明
の第３の実施例による集積回路の強誘電体メモリのため
の試験及びパッケージング手順フローである。
の第３の実施例による集積回路の強誘電体メモリのため
の試験及びパッケージング手順フローである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 (72)発明者 サンジェイ ミトラ アメリカ合衆国、 コロラド州 80918、 コロラド スプリングス、 1315、 エ ルカミノ ドライブ 5020
Claims (29)
- 【請求項１】 ウエハ上に複数の強誘電体メモリ集積回
路を製作する工程と、 前記メモリ回路における強誘電物質のキュリー温度より
低い第１の温度で前記ウエハを熱処理する工程と、 電気的試験に不合格となった不良品ダイと電気的試験に
合格となった良品ダイとを区別するため前記メモリ回路
を電気的に試験する工程と、 強誘電体コンデンサにおける分極のほぼ未使用状態を回
復するため、前記メモリ回路における強誘電物質のキュ
リー温度以上の第２の温度で前記ウエハをアニーリング
する工程と、 を有する強誘電体メモリの製造方法。 - 【請求項２】 前記アニーリングする工程が、約１時間
窒素の流れに前記ウエハをさらす工程をさらに有する請
求項１記載の方法。 - 【請求項３】 前記アニーリングする工程が、約毎分１
０リットルの窒素の流れの中において行なわれる請求項
１記載の方法。 - 【請求項４】 前記製作する工程が、シリコンウエハ上
に複数の不揮発性のＰＺＴ強誘電体メモリ集積回路を製
作する工程を有する請求項１記載の方法。 - 【請求項５】 前記アニーリングする工程が、約４００
゜Ｃの温度で行なわれる請求項４記載の方法。 - 【請求項６】 前記電気的に試験する工程が、 前記メモリ集積回路における前記強誘電体コンデンサに
記憶された第１のデータ状態を読取る工程と、 引続いて、前記第１のデータ状態とは反対の第２のデー
タ状態を読取る工程と、 を有する請求項１記載の方法。 - 【請求項７】 前記不良品ダイにインクを塗布する工程
をさらに有する請求項１記載の方法。 - 【請求項８】 前記ウエハから個々のダイを作る工程
と、 前記良品ダイをパッケージングする工程と、 をさらに有する請求項７記載の方法。 - 【請求項９】 前記良品ダイをパケージングする工程
が、プラスチックパッケージに前記良品ダイをパッケー
ジングする工程を有する請求項８記載の方法。 - 【請求項１０】 前記製作する工程が、損傷なく前記ア
ニーリングする工程を耐えるのに十分な機械的及び熱的
な完全状態にある強誘電体コンデンサスタック及び関連
する電気的連結部とを作る工程を有する請求項１記載の
方法。 - 【請求項１１】 複数の強磁性体メモリを有するウエハ
上において行なわれる集積回路ＰＺＴ強誘電体メモリの
製造方法において、 約１時間、毎分約１０リットルの窒素の流れの中で、約
４００゜Ｃで、前記ウエハをアニーリングする工程を有
する製造方法。 - 【請求項１２】 シリコンウエハ上に複数の強誘電体メ
モリ集積回路を製作する工程と、 前記メモリ回路における強誘電物質のキュリー温度より
低い第１の温度で前記ウエハを熱処理する工程と、 電気的試験に不合格となった不良品ダイと電気的試験に
合格となった良品ダイとを区別するため、ウエハ段階
で、前記メモリ回路を電気的に試験する工程と、 前記メモリ回路を電気的にサイクリングする工程と、 前記強誘電体コンデンサをほぼ未使用状態に回復させる
ため前記メモリ回路を電気的にデポーリングする工程
と、 を有する集積回路メモリにおいて刷り込みされた強誘電
体コンデンサの再生方法。 - 【請求項１３】 前記電気的にサイクリングする工程
が、前記メモリ回路における前記強誘電体コンデンサの
それぞれを、反対のデータ状態に繰り返し切り替える工
程を有する請求項１２記載の方法。 - 【請求項１４】 前記電気的にサイクリングする工程
が、最大電源供給電圧レベルで、前記メモリ回路におけ
る前記強誘電体コンデンサのそれぞれに、互に反対のデ
ータ状態の交互の繰り返しを約１００サイクル書込むこ
とにより達成される請求項１２記載の方法。 - 【請求項１５】 前記電気的にデポーリングする工程
が、前記メモリ回路における前記強誘電体コンデンサの
それぞれに、連続的に減少する電圧レベルで、互に反対
のデータ状態を書込む工程を有する請求項１２記載の方
法。 - 【請求項１６】 前記電気的にデポーリングする工程
が、（ａ）最大電源供給電圧レベルで、前記メモリ回路
における前記強誘電体コンデンサのそれぞれに、互に反
対のデータ状態を書込む工程と、（ｂ）所定の増分電圧
により書込み電圧を減少させる工程と、（ｃ）減少した
電圧で、前記メモリ回路における前記強誘電体コンデン
サのそれぞれに、互に反対のデータ状態を書込む工程
と、（ｄ）前記書込み電圧が所定の最小電圧レベルに減
少するまで、工程（ｂ）と工程（ｃ）とを繰り返す工程
と、 を有する請求項１２記載の方法。 - 【請求項１７】 前記電気的に試験する工程が、 前記メモリ集積回路における前記強誘電体コンデンサに
記憶された第１のデータ状態を読取る工程と、 引き続いて、前記第１のデータ状態とは反対の第２のデ
ータ状態を読取る工程と、 を有する請求項１２記載の方法。 - 【請求項１８】 前記不良品ダイにインクを塗布する工
程をさらに有する請求項１２記載の方法。 - 【請求項１９】 前記ウエハから個々のダイを作る工程
と、 前記良品ダイをパッケージングする工程と、 をさらに有する請求項１８記載の方法。 - 【請求項２０】 前記良品ダイをパッケージングする工
程が、プラスチックパッケージに前記良品ダイをパッケ
ージングする工程を有する請求項１９記載の方法。 - 【請求項２１】 複数のメモリ回路を有するウエハ上に
おいて実行される集積回路強誘電体メモリの再生方法に
おいて、それぞれのメモリ回路が複数の強誘電体コンデ
ンサを有し、 前記メモリ回路を電気的にサイクリングする工程と、 引き続いて、前記メモリ回路を電気的にデポーリングす
る工程と、 を有する再生方法。 - 【請求項２２】 前記電気的にデポーリングする工程
が、（ａ）最高電源供給電圧レベルで、前記メモリ回路
における前記強誘電体コンデンサのそれぞれに、互に反
対のデータ状態を書込む工程と、（ｂ）引き続いて、書
込み電圧を減少させる工程と、（ｃ）引き続いて、減少
した電圧で、前記メモリ回路における前記強誘電体コン
デンサのそれぞれに、互に反対のデータ状態を書込む工
程と、（ｄ）前記書込み電圧が所定の最小電圧レベルに
減少するまで、工程（ｂ）と工程（ｃ）とを繰り返す工
程と、 を有する請求項２１記載の方法。 - 【請求項２３】 前記書込み電圧を減少させる工程が、
所定の増分電圧ずつ前記書込み電圧を減少させる工程を
有する請求項２２記載の方法。 - 【請求項２４】 シリコンウエハ上に複数の強誘電体メ
モリ集積回路を製作する工程と、 前記メモリ回路における強誘電物質のキュリー温度より
低い第１の温度で前記ウエハを熱処理する工程と、 電気的試験に不合格となった不良品ダイと電気的試験に
合格となった良品ダイとを区別するためにウエハ段階に
おける前記メモリ回路を電気的に試験する工程と、 前記強誘電体コンデンサにほぼ未使用の状態を回復させ
るために前記メモリ回路を電気的にデポーリングする工
程と、 を有する集積回路メモリにおける強誘電体コンデンサの
刷り込みを回避する再生方法。 - 【請求項２５】 前記電気的にデポーリングする工程
が、 連続的に減少する電圧レベルで、前記メモリ回路におけ
る前記強誘電体コンデンサのそれぞれに、互に反対のデ
ータ状態を書込む工程を有する請求項２４記載の方法。 - 【請求項２６】 前記電気的にデポーリングする工程
が、（ａ）最大電源供給電圧レベルで、前記メモリ回路
における前記強誘電体コンデンサのそれぞれに、互に反
対のデータ状態を書込む工程と、（ｂ）所定の増分電圧
ずつ前記書込み電圧を減少させる工程と、（ｃ）減少し
た電圧で、前記メモリ回路における前記強誘電体コンデ
ンサのそれぞれに、互に反対のデータ状態を書込む工程
と、（ｄ）前記書込み電圧が所定の最小電圧レベルに減
少するまで、工程（ｂ）と工程（ｃ）とを繰り返す工程
と、 を有する請求項２４記載の方法。 - 【請求項２７】 前記不良品ダイにインクを塗布する工
程をさらに有する請求項２４記載の方法。 - 【請求項２８】 前記ウエハから個々のダイを作る工程
と、 前記良品ダイをパッケージングする工程とをさらに有す
る請求項２７記載の方法。 - 【請求項２９】 前記良品ダイをパケージングする工程
が、プラスチックパッケージに前記良品ダイをパッケー
ジングする工程を有する請求項２８記載の方法。
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