JPH088335A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH088335A JPH088335A JP28031094A JP28031094A JPH088335A JP H088335 A JPH088335 A JP H088335A JP 28031094 A JP28031094 A JP 28031094A JP 28031094 A JP28031094 A JP 28031094A JP H088335 A JPH088335 A JP H088335A
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- interlayer insulating
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Abstract
(57)【要約】
【目的】 第２配線層に開口を形成するフォトリソグラ
フィ工程におけるダメージの軽減並びに工程の短縮を図
る。更に、第１配線パターン幅とビィアホールパターン
幅が等しい場合、ボーダレスビィア形成時に発生するア
ライメントずれと異方性エッチングにより第１配線層の
横に溝が形成されるのを防ぐ。 【構成】 層間絶縁膜５に形成した保護膜ａから成る残
しパターンを除去して、層間絶縁膜５に開口４を形成
し、ここに第２配線層８を堆積する手法を採用すること
により、開口４の微細化及び開口４形成時におけるプラ
ズマによる半導体素子へのダメージを回避し、更に平坦
化と保護膜除去を同時に行えることによる工程短縮を図
る。これに加えて、第１配線層２に厚さの薄い保護膜３
を積層後、ビィアホール形成予定地に設置したフォトレ
ジストの窓９に液相成長法により酸化膜１０を設け、こ
れを除去し、窓９内に第２配線層８を堆積する。その前
に窓９内に露出した厚さの薄い保護膜３を除去すること
によりアライメントずれが生じても保護膜３の横に形成
される溝の深さを低減できる。
フィ工程におけるダメージの軽減並びに工程の短縮を図
る。更に、第１配線パターン幅とビィアホールパターン
幅が等しい場合、ボーダレスビィア形成時に発生するア
ライメントずれと異方性エッチングにより第１配線層の
横に溝が形成されるのを防ぐ。 【構成】 層間絶縁膜５に形成した保護膜ａから成る残
しパターンを除去して、層間絶縁膜５に開口４を形成
し、ここに第２配線層８を堆積する手法を採用すること
により、開口４の微細化及び開口４形成時におけるプラ
ズマによる半導体素子へのダメージを回避し、更に平坦
化と保護膜除去を同時に行えることによる工程短縮を図
る。これに加えて、第１配線層２に厚さの薄い保護膜３
を積層後、ビィアホール形成予定地に設置したフォトレ
ジストの窓９に液相成長法により酸化膜１０を設け、こ
れを除去し、窓９内に第２配線層８を堆積する。その前
に窓９内に露出した厚さの薄い保護膜３を除去すること
によりアライメントずれが生じても保護膜３の横に形成
される溝の深さを低減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
係り、特に多層配線工程に適用する。
係り、特に多層配線工程に適用する。
【０００２】
【従来の技術】集積度が増大する傾向の半導体素子にあ
っては、いわゆる多層配線を利用する頻度が多くなり、
配線層間に設置する層間絶縁膜に設けるビィアホール径
も微細化が求められている。このビィアホールをいわゆ
る抜きパターンにより形成するのが一般的であり、その
製造工程を図１１乃至図１５を利用して説明する。
っては、いわゆる多層配線を利用する頻度が多くなり、
配線層間に設置する層間絶縁膜に設けるビィアホール径
も微細化が求められている。このビィアホールをいわゆ
る抜きパターンにより形成するのが一般的であり、その
製造工程を図１１乃至図１５を利用して説明する。
【０００３】所定の不純物を拡散して能動素子、受動素
子又はその両者（いずれも図示せず）を造り込んだ半導
体基板５０に第１配線層５１（図１１参照）を選択的に
形成するには、図１５に示すように層間絶縁膜５２を積
層後（図１２参照）、図示しないフオトレジストを利用
するエッチバック法により表面を平坦にする（図１３参
照）。
子又はその両者（いずれも図示せず）を造り込んだ半導
体基板５０に第１配線層５１（図１１参照）を選択的に
形成するには、図１５に示すように層間絶縁膜５２を積
層後（図１２参照）、図示しないフオトレジストを利用
するエッチバック法により表面を平坦にする（図１３参
照）。
【０００４】引続いて層間絶縁膜５２には、第２配線層
５３（図１５参照）を重ねて形成するが、第１配線層５
１を電気的に接続可能にする位置だけに開口５４（図１
４参照）を設置し、これに第２配線層５３を埋込んでか
らパターニング工程を施して第２配線層５３を図１５に
示すように完成する。
５３（図１５参照）を重ねて形成するが、第１配線層５
１を電気的に接続可能にする位置だけに開口５４（図１
４参照）を設置し、これに第２配線層５３を埋込んでか
らパターニング工程を施して第２配線層５３を図１５に
示すように完成する。
【０００５】第１配線層５１並びに第２配線層５３に
は、Ａｌ又はＡｌ合金(Al -Si Al -Cu) をスパッタリン
グ法又は真空蒸着法により堆積する（図１５参照）。
は、Ａｌ又はＡｌ合金(Al -Si Al -Cu) をスパッタリン
グ法又は真空蒸着法により堆積する（図１５参照）。
【０００６】更に他の従来の技術を本発明の実施例を説
明する図１６乃至図１８を参照して説明する。この例で
は、能動素子、受動素子又はその両者（いずれも図示せ
ず）を造り込んだ半導体基板５０に選択的に第１配線層
５１を設け、これを覆って層間絶縁膜５２を形成後、Ｃ
ＭＰ(Chemical Mechanical P0lishing: 通称CMP)あるい
はレジストエッチバック法により平坦化する。
明する図１６乃至図１８を参照して説明する。この例で
は、能動素子、受動素子又はその両者（いずれも図示せ
ず）を造り込んだ半導体基板５０に選択的に第１配線層
５１を設け、これを覆って層間絶縁膜５２を形成後、Ｃ
ＭＰ(Chemical Mechanical P0lishing: 通称CMP)あるい
はレジストエッチバック法により平坦化する。
【０００７】更にフォトレジスト５５を塗布し、ビィア
ホール開口用のパターニング工程を行ってから、層間絶
縁膜５２をＲＩＥ(Reactive Ion Etching)により異方性
エッチングする。この場合図１７におけるＡとＡ′は、
第１配線パターンとビィアホールパターンの重ね合わせ
即ちアライメント(Alignement)が合った場合が前者、ず
れが生じた際が後者である。
ホール開口用のパターニング工程を行ってから、層間絶
縁膜５２をＲＩＥ(Reactive Ion Etching)により異方性
エッチングする。この場合図１７におけるＡとＡ′は、
第１配線パターンとビィアホールパターンの重ね合わせ
即ちアライメント(Alignement)が合った場合が前者、ず
れが生じた際が後者である。
【０００８】この場合、第１配線パターン幅と、ビィア
ホールパターンの幅がほぼ等しい場合、いわゆるボーダ
レスビィア(Borderless Via)形成時にアライメントずれ
が発生するＡ′では、ビィアホールに対するＲＩＥによ
る異方性エッチングにより、図１７に明らかなように第
の配線層５１の横に点線で囲んだＢに溝５６が形成さ
れ、第２配線材料を堆積した場合に段線（図１８参照）
の基になる。
ホールパターンの幅がほぼ等しい場合、いわゆるボーダ
レスビィア(Borderless Via)形成時にアライメントずれ
が発生するＡ′では、ビィアホールに対するＲＩＥによ
る異方性エッチングにより、図１７に明らかなように第
の配線層５１の横に点線で囲んだＢに溝５６が形成さ
れ、第２配線材料を堆積した場合に段線（図１８参照）
の基になる。
【０００９】例えば第１配線層５１の厚さを１μｍ、層
間絶縁膜５２のそれを１．５μｍとし、異方性エッチン
グのオーバ(Over)エッチング量を５０％とすると、計算
上約０．８μｍのオーバエッチングとなる。
間絶縁膜５２のそれを１．５μｍとし、異方性エッチン
グのオーバ(Over)エッチング量を５０％とすると、計算
上約０．８μｍのオーバエッチングとなる。
【００１０】この結果、膜厚やエッチングの均一性から
最悪の場合、図１８に明らかなように溝が第１配線層５
１の下まで深くなる可能性がある。図１７や図１８に示
したＡとＡ′は、実際に隣合ったビィアホールに同時に
発生することはないが、比較のために記載した。
最悪の場合、図１８に明らかなように溝が第１配線層５
１の下まで深くなる可能性がある。図１７や図１８に示
したＡとＡ′は、実際に隣合ったビィアホールに同時に
発生することはないが、比較のために記載した。
【００１１】又溝５６が形成された状態で、第２配線層
５３を堆積すると、図１８に示す点線の円Ｃの位置で段
線する。
５３を堆積すると、図１８に示す点線の円Ｃの位置で段
線する。
【００１２】
【発明が解決しようとする課題】このようなパターニン
グ工程では、ポジ型レジストが使われ、これを光学縮小
露光方式を利用していわゆる抜きパターンを利用する
が、約０．２μｍ解像度が低下する。
グ工程では、ポジ型レジストが使われ、これを光学縮小
露光方式を利用していわゆる抜きパターンを利用する
が、約０．２μｍ解像度が低下する。
【００１３】しかも、パターンを開口するのに、ＲＩＥ
等のプラズマ方式を利用すると、オーバエッチング時に
下側の配線層がプラズマに晒されるために、形成される
半導体素子に対するダメージが生ずる懸念がある。
等のプラズマ方式を利用すると、オーバエッチング時に
下側の配線層がプラズマに晒されるために、形成される
半導体素子に対するダメージが生ずる懸念がある。
【００１４】本発明はこのような事情により成されたも
ので、特に、開口を形成するフォトリソグラフィ工程時
における半導体素子へのダメージの回避並びに工程短縮
を図る。更に、第１の配線パターン幅とビィアホールパ
ターンの幅がほぼ等しい場合、ボーダレスビィア形成時
に生ずるアライメントずれ並びに異方性エッチングによ
る第１配線層５１の横に溝が形成されるのを防止する。
ので、特に、開口を形成するフォトリソグラフィ工程時
における半導体素子へのダメージの回避並びに工程短縮
を図る。更に、第１の配線パターン幅とビィアホールパ
ターンの幅がほぼ等しい場合、ボーダレスビィア形成時
に生ずるアライメントずれ並びに異方性エッチングによ
る第１配線層５１の横に溝が形成されるのを防止する。
【００１５】
【課題を解決するための手段】半導体基板に第１の配線
パターンを選択的に形成する工程と，この第１の配線パ
ターン上面に保護膜を被覆する工程と，この保護膜を含
む前記第１の配線パターン全面に層間絶縁膜を形成する
工程と，この層間絶縁膜表面を平坦化し、その後前記保
護膜を露出する工程と，前記保護膜を除去して前記第１
配線パターンを露出する工程と，前記保護膜を除去して
第１配線パターンを露出する工程と，露出した前記第１
の配線パターンに第２の配線層を積層する工程とに本発
明に係る半導体素子の製造方法の特徴がある。
パターンを選択的に形成する工程と，この第１の配線パ
ターン上面に保護膜を被覆する工程と，この保護膜を含
む前記第１の配線パターン全面に層間絶縁膜を形成する
工程と，この層間絶縁膜表面を平坦化し、その後前記保
護膜を露出する工程と，前記保護膜を除去して前記第１
配線パターンを露出する工程と，前記保護膜を除去して
第１配線パターンを露出する工程と，露出した前記第１
の配線パターンに第２の配線層を積層する工程とに本発
明に係る半導体素子の製造方法の特徴がある。
【００１６】更に、前記保護膜をフォトレジスト、ポリ
イミド樹脂又は感光性ポリイミド樹脂で構成する点、前
記層間絶縁膜表面をレジストエッチバック法により平坦
化する点、前記層間絶縁膜表面を平坦化する工程並びに
前記保護膜を除去して前記第１の配線パターンを露出す
る工程を同時に行う点にも特徴がある。
イミド樹脂又は感光性ポリイミド樹脂で構成する点、前
記層間絶縁膜表面をレジストエッチバック法により平坦
化する点、前記層間絶縁膜表面を平坦化する工程並びに
前記保護膜を除去して前記第１の配線パターンを露出す
る工程を同時に行う点にも特徴がある。
【００１７】更に又、半導体基板に第１配線パターンを
選択的に形成する工程と，この第１配線パターンに絶縁
膜を積層する工程と，前記第１配線パターンに対応する
ビィアホール用に開口したフォトレジストパターンをこ
の絶縁膜に重ねる工程と，このビィアホールの開口内部
に液相成長により酸化膜を成長する工程と，前記フォト
レジストパターンを剥離後前記絶縁膜に層間絶縁膜を被
覆する工程と，この層間絶縁膜を平坦化すると共に前記
酸化膜を露出する工程と，前記酸化膜を除去して前記絶
縁膜を露出する工程と，前記絶縁膜を除去してビアホー
ルを完成する工程と，このビアホールを含む前記層間絶
縁膜に第２の配線層を形成する工程にも本発明に係る半
導体素子の製造方法の特徴がある。
選択的に形成する工程と，この第１配線パターンに絶縁
膜を積層する工程と，前記第１配線パターンに対応する
ビィアホール用に開口したフォトレジストパターンをこ
の絶縁膜に重ねる工程と，このビィアホールの開口内部
に液相成長により酸化膜を成長する工程と，前記フォト
レジストパターンを剥離後前記絶縁膜に層間絶縁膜を被
覆する工程と，この層間絶縁膜を平坦化すると共に前記
酸化膜を露出する工程と，前記酸化膜を除去して前記絶
縁膜を露出する工程と，前記絶縁膜を除去してビアホー
ルを完成する工程と，このビアホールを含む前記層間絶
縁膜に第２の配線層を形成する工程にも本発明に係る半
導体素子の製造方法の特徴がある。
【００１８】これに加えて、前記第１の絶縁膜を５００
〜５０００オングストロームに設定する点と、前記ビィ
アホール内にタングステン又はタングステン合金を埋込
む点にも特徴がある。
〜５０００オングストロームに設定する点と、前記ビィ
アホール内にタングステン又はタングステン合金を埋込
む点にも特徴がある。
【００１９】
【作用】本発明方法にあっては、層間絶縁膜に重ねて形
成した有機膜すなわち保護膜から成る残しパターンを除
去して、層間絶縁膜に開口を形成し、ここに第２配線層
を堆積する手法を採用することによって、開口の微細化
並びに開口形成時におけるプラズマによる半導体素子へ
のダメージを回避し、更に、平坦化と保護膜除去を同時
に行えることにより、工程の短縮も可能になる。
成した有機膜すなわち保護膜から成る残しパターンを除
去して、層間絶縁膜に開口を形成し、ここに第２配線層
を堆積する手法を採用することによって、開口の微細化
並びに開口形成時におけるプラズマによる半導体素子へ
のダメージを回避し、更に、平坦化と保護膜除去を同時
に行えることにより、工程の短縮も可能になる。
【００２０】これに加えて、第１配線層に厚さの薄い絶
縁膜を積層後、フォトレジストの抜きパターンを重ね、
この抜きパターン内に液相成長法により酸化膜を形成後
これを異方性エッチングにより除去する。これによりア
ライメントずれが発生しても異方性エッチングにより酸
化膜の横に溝が形成されても、その深さを低減すること
ができる。
縁膜を積層後、フォトレジストの抜きパターンを重ね、
この抜きパターン内に液相成長法により酸化膜を形成後
これを異方性エッチングにより除去する。これによりア
ライメントずれが発生しても異方性エッチングにより酸
化膜の横に溝が形成されても、その深さを低減すること
ができる。
【００２１】
【実施例】本発明に係る第１の実施例を図１乃至図１０
を参照して説明する。
を参照して説明する。
【００２２】所定の不純物を拡散して能動素子、受動素
子のいずれか一方又はその両者（いずれも図示せず）を
造り込んだ半導体基板１には、選択的に第１配線層２を
形成する。これにはＡｌ又はＡｌ合金(Al -Si, Al -Si
-Cu)をスパッタリング法又は真空蒸着法により厚さを例
えば５０００オングストローム乃至１．５μｍ堆積して
形成される。その表面には、例えばケイ素酸化物から成
り、厚さが５００〜５０００オングストロームの絶縁膜
を重ねて形成するが、本発明には直接関係しないので説
明を省略する。
子のいずれか一方又はその両者（いずれも図示せず）を
造り込んだ半導体基板１には、選択的に第１配線層２を
形成する。これにはＡｌ又はＡｌ合金(Al -Si, Al -Si
-Cu)をスパッタリング法又は真空蒸着法により厚さを例
えば５０００オングストローム乃至１．５μｍ堆積して
形成される。その表面には、例えばケイ素酸化物から成
り、厚さが５００〜５０００オングストロームの絶縁膜
を重ねて形成するが、本発明には直接関係しないので説
明を省略する。
【００２３】次に厚さが１μｍ程度のフォトレジスト、
ポリイミド又は感光性ポリイミドから成る保護膜ａを積
層後、パターニング工程を行って図２に示すような開口
４（図５参照）を形成する位置だけに残す（図２参
照）。
ポリイミド又は感光性ポリイミドから成る保護膜ａを積
層後、パターニング工程を行って図２に示すような開口
４（図５参照）を形成する位置だけに残す（図２参
照）。
【００２４】更に、例えばノンドープ(Non Dope)のＣＶ
Ｄ(Chemical Vapour Deposition)から成り厚さが６００
０オングストローム程度の層間絶縁膜５とフォトレジス
ト６を図３に明らかなように被覆後、フォトレジスト６
とドライエッチング方法を組合わせたレジストエッチバ
ック工程により表面を平坦にすると同時に、保護膜ａの
最上層を露出する。
Ｄ(Chemical Vapour Deposition)から成り厚さが６００
０オングストローム程度の層間絶縁膜５とフォトレジス
ト６を図３に明らかなように被覆後、フォトレジスト６
とドライエッチング方法を組合わせたレジストエッチバ
ック工程により表面を平坦にすると同時に、保護膜ａの
最上層を露出する。
【００２５】引続いて保護膜ａを除去することにより、
第１配線層２の上部に堆積した層間絶縁膜５に０．５μ
ｍ〜１．２μｍ角の開口４が形成される（図５参照）。
更に、Ａｌ又はＡｌ合金(Al -Si, Al -Si -Cu)をスパッ
タリング法又は真空蒸着法により厚さ５０００オングス
トローム乃至２μｍ堆積して、開口４を設けた層間絶縁
膜５に第２配線層８が形成される。この結果図６に示す
ように、第１配線層２の一部は開口４に埋込まれかつ、
第２配線層８と電気的に接続される。
第１配線層２の上部に堆積した層間絶縁膜５に０．５μ
ｍ〜１．２μｍ角の開口４が形成される（図５参照）。
更に、Ａｌ又はＡｌ合金(Al -Si, Al -Si -Cu)をスパッ
タリング法又は真空蒸着法により厚さ５０００オングス
トローム乃至２μｍ堆積して、開口４を設けた層間絶縁
膜５に第２配線層８が形成される。この結果図６に示す
ように、第１配線層２の一部は開口４に埋込まれかつ、
第２配線層８と電気的に接続される。
【００２６】このような一連の工程に使用する保護膜ａ
は、フォトレジスト、ポリイミド樹脂又は感光性ポリイ
ミド樹脂のいずれか、そして層間絶縁膜５はプラズマCV
D 、液相成長膜のいずれでも良い。又平坦化工程はレジ
ストエッチバック工程の外に化学的機械的研磨でも差支
えく、レジストエッチバック工程による平坦化工程で
は、保護膜除去も同時に行えるので、工程短縮が可能に
なる。
は、フォトレジスト、ポリイミド樹脂又は感光性ポリイ
ミド樹脂のいずれか、そして層間絶縁膜５はプラズマCV
D 、液相成長膜のいずれでも良い。又平坦化工程はレジ
ストエッチバック工程の外に化学的機械的研磨でも差支
えく、レジストエッチバック工程による平坦化工程で
は、保護膜除去も同時に行えるので、工程短縮が可能に
なる。
【００２７】次に化学的機械的研磨工程を利用するが、
保護膜ａを使用しない実施例２を、これを模式的に示し
た図７乃至図１０により説明する。
保護膜ａを使用しない実施例２を、これを模式的に示し
た図７乃至図１０により説明する。
【００２８】第１の実施例と同様に、所定の不純物を拡
散して能動素子、受動素子のいずれか一方又はその両者
（いずれも図示せず）を造り込んだ半導体基板１には、
いわゆるフィールド酸化膜（図示せず）を被覆後、選択
的に第１配線層２を形成する。 第１配線層２には、Ａ
ｌ又はＡｌ合金(Al -Si, Al -Si -Cu)をスパッタリング
法又は真空蒸着法により厚さ５０００オングストローム
乃至２μｍ堆積して形成される。その表面には、例えば
プラズマケイ素酸化物から成り厚さが５００〜５０００
オングストロームの絶縁膜３を重ねて形成する（図７参
照）。
散して能動素子、受動素子のいずれか一方又はその両者
（いずれも図示せず）を造り込んだ半導体基板１には、
いわゆるフィールド酸化膜（図示せず）を被覆後、選択
的に第１配線層２を形成する。 第１配線層２には、Ａ
ｌ又はＡｌ合金(Al -Si, Al -Si -Cu)をスパッタリング
法又は真空蒸着法により厚さ５０００オングストローム
乃至２μｍ堆積して形成される。その表面には、例えば
プラズマケイ素酸化物から成り厚さが５００〜５０００
オングストロームの絶縁膜３を重ねて形成する（図７参
照）。
【００２９】第１配線層２で構成される配線パターンに
は、厚さが２μｍのフォトレジスト６０被覆し、これに
ビィアホール用窓９（図８参照）をフォトリソグラフィ
法により形成する。図８に示すＡとＡ′は、第１配線層
２で構成される配線パターン及びビィアホール形成予定
地に窓を備えたレジストパターンのアライメントが正確
だった場合が前者、ずれが生じた場合が後者Ａ′であ
る。
は、厚さが２μｍのフォトレジスト６０被覆し、これに
ビィアホール用窓９（図８参照）をフォトリソグラフィ
法により形成する。図８に示すＡとＡ′は、第１配線層
２で構成される配線パターン及びビィアホール形成予定
地に窓を備えたレジストパターンのアライメントが正確
だった場合が前者、ずれが生じた場合が後者Ａ′であ
る。
【００３０】ビィアホール用窓９内部には、液相成長法
により酸化膜１０を成長させる。ここでフォトレジスト
６を剥離して新たに層間絶縁膜１１を形成（図９参照）
してから、ＣＭＰ法又はレジストエッチバック法によ
り、その上面を平坦化すると共に、第１配線層２の上面
を覆う絶縁膜３を溶除してビィアホール１２を完成す
る。 更にビィアホール１２には、第２配線層８を堆積
して第１配線層２と電気的に接続して多層配線構造が得
られる。
により酸化膜１０を成長させる。ここでフォトレジスト
６を剥離して新たに層間絶縁膜１１を形成（図９参照）
してから、ＣＭＰ法又はレジストエッチバック法によ
り、その上面を平坦化すると共に、第１配線層２の上面
を覆う絶縁膜３を溶除してビィアホール１２を完成す
る。 更にビィアホール１２には、第２配線層８を堆積
して第１配線層２と電気的に接続して多層配線構造が得
られる。
【００３１】重複する部分もあるが、各部品の膜厚は、
第１配線層２：５０００オングストローム乃至２μｍ、
保護膜３：５００〜５０００オングストローム、フォト
レジスト６：２μｍ、層間絶縁膜１１：２μｍ（平坦化
後１．３μｍ）、第２配線層８：４０００オングストロ
ーム〜２μｍであり、更に第１配線層２のパターン幅と
ビィアホール１２のパターン幅は共に０．１μｍであ
る。
第１配線層２：５０００オングストローム乃至２μｍ、
保護膜３：５００〜５０００オングストローム、フォト
レジスト６：２μｍ、層間絶縁膜１１：２μｍ（平坦化
後１．３μｍ）、第２配線層８：４０００オングストロ
ーム〜２μｍであり、更に第１配線層２のパターン幅と
ビィアホール１２のパターン幅は共に０．１μｍであ
る。
【００３２】従って、ビィアホール形成工程における等
方性エッチングの対象物は、厚さが０．１５μｍの絶縁
膜３であり、これを図１０の点線円Ｄに示した。このた
めに、この工程で５％のオーバエッチングを行っても、
エッチング量は０．１μｍ以下であり、第１配線層２の
横に形成される問題の溝の深さは浅く、第２配線層８の
堆積工程での段線事故は殆ど発生しない。又液相成長に
より形成される酸化膜１０は、半導体基板１上に残らな
いので、信頼性上の問題も少ない。
方性エッチングの対象物は、厚さが０．１５μｍの絶縁
膜３であり、これを図１０の点線円Ｄに示した。このた
めに、この工程で５％のオーバエッチングを行っても、
エッチング量は０．１μｍ以下であり、第１配線層２の
横に形成される問題の溝の深さは浅く、第２配線層８の
堆積工程での段線事故は殆ど発生しない。又液相成長に
より形成される酸化膜１０は、半導体基板１上に残らな
いので、信頼性上の問題も少ない。
【００３３】本実施例は２層配線素子を対象にして説明
したが、３層ｅ以上の素子にも適用できる。
したが、３層ｅ以上の素子にも適用できる。
【００３４】
【発明の効果】以上のように、本発明に係る半導体素子
の製造方法の第１実施例では、残しパターンを利用して
配線層に保護膜を被覆後、これに重ねた層間絶縁膜を平
坦化し、更に開口を設置する手法を採用したことによ
り、開口の微細化、開口設置時におけるプラズマによる
半導体素子へのダメージ回避、更に又、平坦化と保護膜
除去が同時に行えることにより工程短縮になる。
の製造方法の第１実施例では、残しパターンを利用して
配線層に保護膜を被覆後、これに重ねた層間絶縁膜を平
坦化し、更に開口を設置する手法を採用したことによ
り、開口の微細化、開口設置時におけるプラズマによる
半導体素子へのダメージ回避、更に又、平坦化と保護膜
除去が同時に行えることにより工程短縮になる。
【００３５】又、第２実施例では、ボーダレスビィアホ
ール形成時問題になる第１配線層の横に生ずる溝の深さ
を最小限にすることができ、半導体素子の集積度を増大
できる。
ール形成時問題になる第１配線層の横に生ずる溝の深さ
を最小限にすることができ、半導体素子の集積度を増大
できる。
【図１】本発明の第１実施例の製造工程を示す断面図で
ある。
ある。
【図２】図１に続く製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】本発明の第２実施例の製造工程を示す断面図で
ある。
ある。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９に続く製造工程を示す断面図である。
【図１１】従来の半導体素子の製造工程を示す断面図で
ある。
ある。
【図１２】図１１に続く製造工程を示す断面図である。
【図１３】図１２に続く製造工程を示す断面図である。
【図１４】図１３に続く製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】図１６に続く製造工程を示す断面図である。
【図１８】図１７に続く製造工程を示す断面図である。
１、５０：半導体基板、 ２、５１：第１配線層、 ３：絶縁膜、 ４：開口、 ａ：保護膜、 ５、１１：層間絶縁膜、 ６：フォトレジスト、 ８：第２配線層、 ９：ビィアホール用窓、 １０：酸化膜、 １２：ビィアホール。
Claims (7)
- 【請求項１】 半導体基板に第１の配線パターンを選択
的に形成する工程と，この第１の配線パターン上面に保
護膜を被覆する工程と，この保護膜を含む前記第１の配
線パターン全面に層間絶縁膜を形成する工程と，この層
間絶縁膜表面を平坦化し、その後前記保護膜を露出する
工程と，前記保護膜を除去して前記第１配線パターンを
露出する工程と，前記保護膜を除去して第１配線パター
ンを露出する工程と，露出した前記第１の配線パターン
に第２の配線層を積層する工程とを具備することを特徴
とする半導体素子の製造方法 - 【請求項２】 前記保護膜をフォトレジスト、ポリイミ
ド樹脂又は感光性ポリイミド樹脂で構成することを特徴
とする請求項１記載の半導体素子の製造方法 - 【請求項３】 前記層間絶縁膜表面をレジストエッチバ
ック法により平坦化することを特徴とする請求項１記載
及び請求項２記載の半導体素子の製造方法 - 【請求項４】 前記層間絶縁膜表面を平坦化する工程並
びに前記保護膜を除去して前記第１の配線パターンを露
出する工程を同時に行うことを特徴とする請求項１記載
乃至請求項３記載の半導体素子の製造方法 - 【請求項５】 半導体基板に第１配線パターンを選択的
に形成する工程と，この第１配線パターンに絶縁膜を積
層する工程と，前記第１配線パターンに対応するビィア
ホール(Via Holl)用に開口したフォトレジストパターン
をこの絶縁膜に重ねる工程と，このビィアホールの開口
内部に液相成長により酸化膜を成長する工程と，前記フ
ォトレジストパターンを剥離後前記絶縁膜に層間絶縁膜
を被覆する工程と，この層間絶縁膜を平坦化すると共に
前記酸化膜を露出する工程と，前記酸化膜を除去して前
記絶縁膜を露出する工程と，前記絶縁膜を除去してビア
ホールを完成する工程と，このビアホールを含む前記層
間絶縁膜に第２の配線層を形成する工程より成る半導体
素子の製造方法 - 【請求項６】 前記絶縁膜を５００〜５０００オングス
トロームに設定することを特徴とする請求項５記載の半
導体素子の製造方法 - 【請求項７】 前記ビィアホール内にタングステン又は
タングステン合金を埋込むことを特徴とする請求項５記
載の半導体素子の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28031094A JPH088335A (ja) | 1994-04-19 | 1994-11-15 | 半導体素子の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-79095 | 1994-04-19 | ||
| JP7909594 | 1994-04-19 | ||
| JP28031094A JPH088335A (ja) | 1994-04-19 | 1994-11-15 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088335A true JPH088335A (ja) | 1996-01-12 |
Family
ID=26420166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28031094A Pending JPH088335A (ja) | 1994-04-19 | 1994-11-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088335A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19931122A1 (de) * | 1999-07-06 | 2001-01-25 | Tyco Electronics Logistics Ag | Vorrichtung für den Anschluß von Lichtwellenleitern an eine elektrische Schaltung |
| JP2001127151A (ja) * | 1999-10-26 | 2001-05-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6746945B2 (en) | 2000-01-24 | 2004-06-08 | Oki Electric Industry Co, Ltd. | Method of forming a via hole in a semiconductor device |
| CN110323323A (zh) * | 2018-03-29 | 2019-10-11 | 豪雅冠得股份有限公司 | 光照射模块以及led元件用配线基板 |
-
1994
- 1994-11-15 JP JP28031094A patent/JPH088335A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19931122A1 (de) * | 1999-07-06 | 2001-01-25 | Tyco Electronics Logistics Ag | Vorrichtung für den Anschluß von Lichtwellenleitern an eine elektrische Schaltung |
| JP2001127151A (ja) * | 1999-10-26 | 2001-05-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6746945B2 (en) | 2000-01-24 | 2004-06-08 | Oki Electric Industry Co, Ltd. | Method of forming a via hole in a semiconductor device |
| CN110323323A (zh) * | 2018-03-29 | 2019-10-11 | 豪雅冠得股份有限公司 | 光照射模块以及led元件用配线基板 |
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