JPH0877095A - アドレス割当て方法 - Google Patents

アドレス割当て方法

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JPH0877095A
JPH0877095A JP7229625A JP22962595A JPH0877095A JP H0877095 A JPH0877095 A JP H0877095A JP 7229625 A JP7229625 A JP 7229625A JP 22962595 A JP22962595 A JP 22962595A JP H0877095 A JPH0877095 A JP H0877095A
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JP
Japan
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bit pattern
assembly
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output
patterns
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JP7229625A
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Inventor
Reinhold Hartwig
ハルトウイツヒ ラインホルト
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Siemens AG
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0669—Configuration or reconfiguration with decentralised address assignment
    • G06F12/0676—Configuration or reconfiguration with decentralised address assignment the address being position dependent

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Abstract

(57)【要約】 【課題】 電気機器アセンブリに対するアドレス割当て
を簡単、迅速、確実で、かつ特に誤りのないようにす
る。 【解決手段】 アセンブリ４に前段に接続されているア
センブリ４から電子経路上で、ある数の論理１およびあ
る数の論理０から成る入力ビットパターン１０１を供給
し、入力ビットパターン１０１を許容し得るビットパタ
ーン１０１、１１０、０１１と比較し、入力ビットパタ
ーン１０１と許容し得るビットパターン１０１、１１
０、０１１の１つとが合致する際は入力ビットパターン
１０１に割当てられるアドレス０１を求め、このアドレ
スのもとにアセンブリ４はバスシステム２から応答可能
であり、アセンブリ４を能動化し、すべての許容し得る
ビットパターンの１の数は等しく、アセンブリ４が入力
ビットパターン１０１により、ある数の論理１およびあ
る数の論理０から成る出力ビットパターン０１１を求
め、この出力ビットパターン０１１を後段に接続可能な
サブアセンブリ４に与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電気機器のアセンブ
リに対するアドレス割当て方法に関する。
【０００２】
【従来の技術】このような方法はヨーロッパ特許出願公
開第 0586715A1号明細書から公知である。この公知の方
法によれば、新たにシステムにつけ加わるアセンブリは
その前段に接続されているアセンブリに直ちに報知す
る。この報知からそれは機器のなかのその配置、従って
またそのアドレスを知る。このアドレス伝達がどのよう
に行われるかについての詳細は述べられていない。
【０００３】米国特許第 4727475号明細書から、中央ユ
ニットの後に接続されているモジュールが次々と中央ユ
ニットに報知し、また中央ユニットが次々とモジュール
の各々に対するアドレスを与えるアドレス割当て方法が
公知である。
【０００４】
【発明が解決しようとする課題】本発明の課題は、簡
単、迅速、確実で、また特に誤りのないアドレス割当て
方法を提供することである。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、アセンブリに前段に接続されて
いるアセンブリから電子経路上で、ある数の論理１およ
びある数の論理０から成る入力ビットパターンが供給さ
れ、入力ビットパターンが許容し得るビットパターンと
比較され、入力ビットパターンと許容し得るビットパタ
ーンとの合致の際に入力ビットパターンに割当てられる
アドレスが求められ、このアドレスのもとにアセンブリ
が次いでバスシステムから応答可能であり、またアセン
ブリが能動化され、すべての許容し得るビットパターン
の１の数が等しく、アセンブリが入力ビットパターンに
より、ある数の論理１およびある数の論理０から成る出
力ビットパターンを求め、この出力ビットパターンを他
のアセンブリのために用いる。
【０００６】他の利点および詳細は図面による以下の説
明ならびに請求項２以下から明らかになる。
【０００７】
【実施例】図１において、中央ユニット１、すなわちモ
ジュール構成のプログラム記憶式制御装置、はシステム
バス２を介して中間モジュール４のインタフェース３と
接続されており、従ってまたインタフェース３にアクセ
スし得る。すなわちプログラム記憶式制御装置が本発明
の電気機器である。インタフェース３および５の間の両
向き矢印により示されているように、特定のアクセスの
際に、インタフェース５およびストランドバス６を介し
て個々のストランドの周辺アセンブリ７にアクセスする
ことが可能である。
【０００８】中間モジュール４は本発明のアセンブリで
ある。中間モジュール４は、それらの評価回路８が能動
化線９を介して能動化信号を出力するときにのみ応答可
能である。評価回路８はさらにアドレス線１０を介して
アドレス信号を出力する。それにより中央ユニット１
は、特定のアドレスを予め与えることにより意図に従っ
て、中間モジュール４の１つに、またはストランドバス
６を介してこの中間モジュール４と接続されているアセ
ンブリ７にアクセスし得る。
【０００９】中間モジュール４の能動化およびアドレス
割当ては下記のように行われる。
【００１０】各評価回路８（図２も参照）は４つの入力
端１１、１２を有し、入力端１１は中間モジュール内部
に固定的に配線されている。中央ユニット１のすぐ次に
配置されている中間モジュール４では固定的に配線され
ている入力端１１がたとえば＋５Ｖの電位と接続されて
おり、他の中間モジュール４では接地電位と接続されて
いる。＋５Ｖの電位は以下では論理１または単に１と呼
ばれ、設置電位は論理０または０と呼ばれる。
【００１１】４つの中間モジュール４の最も下のものは
他の中間モジュール４と原理的にすでに、入力端１１が
０のかわりに１と接続されている点で相違している。さ
らに、この中間モジュール４の他の入力端１２も常に１
信号を含んでいる。
【００１２】割当てられたアドレスとして評価回路８
は、入力信号の値と無関係に、アドレス線１０を経て常
に００を供給する。しかし、能動化線９を経て出力され
る信号は、すべての入力端１１、１２に同じく１が与え
られているときにのみ１にセットされ、さもなければ能
動化信号は０にセットされる。同じく出力端１３には、
すべての入力端１１、１２が１信号を有するときにの
み、許容し得るビットパターン、すなわち１０１が与え
られる。さもなければ出力ビットパターンは０００であ
る。
【００１３】出力ビットパターンはプラグインコネクタ
１４に供給され、そこからケーブル１５を経てすぐ次の
中間モジュール４の入力プラグインコネクタ１６に入力
ビットパターンとして供給される。入力ビットパターン
は評価回路８により評価回路８中に記憶されている許容
し得るビットパターンと比較される。入力ビットパター
ンが正確に２つの１および正確に１つの０を有するなら
ば、入力ビットパターンは許容し得るものとして認識さ
れ、また中間モジュール４を能動化する。すなわち能動
化線９は１におかれる。２つの１および１つの０を有し
ていないすべての入力ビットパターンでは、能動化線９
は１におかれ、割当てられたアドレスは００にセットさ
れ、出力ビットパターン０００として出力される。
【００１４】入力ビットパターンが１０１であるか０１
１であるか１１０であるかに応じて、評価回路８はその
つどの中間モジュール４に割当てられたアドレスとして
０１、１０または１１を求める。同じく、後段に接続さ
れている中間モジュール４に対する出力ビットパターン
として０１１、１１０または０００が出力される。すな
わちビットパターン１１０は終端ビットパターンであ
る。
【００１５】特に図２から明らかなように、能動化信号
は能動化線９を経てインタフェース３、５にも論理回路
１７にも供給されるので、これらの３つの要素は能動化
の際にのみ作動する。論理回路１７にはアドレス信号も
供給されるので、論理回路１７はそのアドレスを認識
し、このアドレスのもとに論理回路１７は中央ユニット
１から応答可能である。
【００１６】実際にはケーブル１５およびシステムバス
２の心線はもちろん共通のケーブルにまとめられてい
る。同じく、プラグインコネクタ１６を有するインタフ
ェース３の入力側の部分は１つの構造ユニットにまとめ
られている。同様のことがインタフェース３およびプラ
グインコネクタ１４の出力側の部分に対しても当てはま
る。
【００１７】すべての許容し得るビットパターンが等し
い数の論理１を有する、すなわち２つの１および１つの
０を有するという事実に基づいて、ケーブル短絡および
ケーブル断線も認識可能である。
【００１８】最後になお言及すべきこととして、２アウ
トオブ３ビットパターンの代わりにもちろん他のビット
パターン、たとえば２アウトオブ６ビットパターンまた
は４アウトオブ８ビットパターンも使用することができ
る。
【００１９】以上に説明した実施例では、中央ユニット
１のすぐ次に配置されている中間モジュール４に入力端
１１、１２を経て正しいアドレス指定の際に４つの１が
供給される。すなわち、この中間モジュール４はいまの
場合には本発明による方法によりアドレス指定されな
い。しかし、４つの入力端１１、１２をユニットとみな
し、すべての許容し得るビットパターンを２アウトオブ
４ビットパターンとして形成することも可能である。こ
の場合、図１中に破線で示されているように、中央ユニ
ット１のすぐ次に配置されている中間モジュール４にた
とえば入力端１２を経て、固定的に配線された入力端１
１の１と共に２つの１を有する入力ビットパターンとし
て補われるコード００１が供給され得る。
【図面の簡単な説明】
【図１】本発明を実施するための電気機器の接続図。
【図２】本発明を実施するための電気機器のアセンブリ
の接続図。
【符号の説明】
１ 中央ユニット ２ システムバス ３、５ インタフェース ４ 中間モジュール ６ ストランドバス ７ アセンブリ ８ 評価回路 ９ 能動化線 １０ アドレス線 １１、１２ 入力端 １３ 出力端 １４、１６ プラグインコネクタ １５ ケーブル １７ 論理回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電気機器のアセンブリ（４）に対するア
    ドレス割当て方法において、 アセンブリ（４）に前段に接続されているアセンブリ
    （４）から電子経路上で、ある数の論理１およびある数
    の論理０から成る入力ビットパターン（例えば１０１）
    が供給され、 入力ビットパターン（１０１）が許容し得るビットパタ
    ーン（１０１、１１０、０１１）と比較され、 入力ビットパターン（１０１）と許容し得るビットパタ
    ーン（１０１、１１０、０１１）の１つとの合致の際に
    入力ビットパターン（１０１）に割当てられるアドレス
    （０１）が求められ、このアドレスのもとにアセンブリ
    （４）が次いでバスシステム（２）から応答可能であ
    り、アセンブリ（４）が能動化され、 すべての許容し得るビットパターン（１０１、１１０、
    ０１１）の１の数が等しく、 アセンブリ（４）が入力ビットパターン（１０１）によ
    り、ある数の論理１およびある数の論理０から成る出力
    ビットパターン（０１１）を求め、この出力ビットパタ
    ーン（０１１）を後段に接続可能なアセンブリ（４）の
    ために用いることを特徴とするアドレス割当て方法。
  2. 【請求項２】 入力ビットパターン（例えば１００）が
    許容し得るビットパターン（１０１、１１０、０１１）
    のどれとも合致しないときに、出力ビットパターン（０
    ００）が許容し得るビットパターン（１０１、１１０、
    ０１１）のどれとも合致せず、特に出力ビットパターン
    （０００）の１の数が許容し得るビットパターン（１０
    １、１１０、０１１）の１の数と異なっていることを特
    徴とする請求項１記載のアドレス割当て方法。
  3. 【請求項３】 許容し得るビットパターン（１０１、１
    １０、０１１）の１つと合致する終端ビットパターン
    （１１０）が存在し、 入力ビットパターン（１１０）が終端ビットパターン
    （１１０）と合致するときに、出力ビットパターン（０
    ００）が許容し得るビットパターン（１０１、１１０、
    ０１１）のどれとも合致せず、特に出力ビットパターン
    （０００）の１の数が許容し得るビットパターン（１０
    １、１１０、０１１）の１の数と異なっており、 入力ビットパターン（１０１）が許容し得るビットパタ
    ーン（１０１、１１０、０１１）の１つと合致するが終
    端ビットパターン（１１０）と合致しないときに、出力
    ビットパターン（例えば０１１）が許容し得るビットパ
    ターン（１０１、１１０、０１１）の１つと合致するが
    入力ビットパターン（１０１）と合致しないことを特徴
    とする請求項１または２記載のアドレス割当て方法。
  4. 【請求項４】 電気機器のアセンブリにおいて、 電子経路上で、ある数の論理１およびある数の論理０か
    ら成る入力ビットパターン（例えば１０１）を供給され
    得る評価回路（８）を有し、 評価回路（８）が入力ビットパターン（１０１）を許容
    し得るビットパターン（１０１、１１０、０１１）と比
    較し、入力ビットパターン（１０１）と許容し得るビッ
    トパターン（１０１、１１０、０１１）の１つとの合致
    の際には入力ビットパターン（１０１）に割当てられて
    いるアドレス（０１）及び能動化信号を出力し、 アセンブリ（４）が能動化信号の存在の際にはバスシス
    テム（２）から割当てられているアドレス（０１）のも
    とに応答可能であり、 すべての許容し得るビットパターン（１０１、１１０、
    ０１１）の１の数が等しく、 評価回路（８）が入力ビットパターン（１０１）をもと
    にしてある数の論理１およびある数の論理０から成る出
    力ビットパターン（０１１）を求め、この出力ビットパ
    ターン（０１１）を他のアセンブリ（４）のために用い
    ることを特徴とする電気機器のアセンブリ。
  5. 【請求項５】 入力ビットパターン（例えば００１）が
    許容し得るビットパターン（１０１、１１０、０１１）
    のどれとも合致しないときに、出力ビットパターン（０
    ００）が許容し得るビットパターン（１０１、１１０、
    ０１１）のどれとも合致せず、特に出力ビットパターン
    （０００）の１の数が許容し得るビットパターン（１０
    １、１１０、０１１）の１の数と異なっていることを特
    徴とする請求項４記載のアセンブリ。
  6. 【請求項６】 評価回路（８）中に、許容し得るビット
    パターン（１０１、１１０、０１１）の１つと合致する
    終端ビットパターン（１１０）が記憶されており、 入力ビットパターン（１１０）が終端ビットパターン
    （１１０）と合致するときに、出力ビットパターン（０
    ００）が許容し得るビットパターン（１０１、１１０、
    ０１１）のどれとも合致せず、特に出力ビットパターン
    （０００）の１の数が許容し得るビットパターン（１０
    １、１１０、０１１）の１の数と異なっており、 入力ビットパターン（１０１）が許容し得るビットパタ
    ーン（１０１、１１０、０１１）の１つと合致するが終
    端ビットパターン（１１０）と合致しないときに、出力
    ビットパターン（例えば０１１）が許容し得るビットパ
    ターン（１０１、１１０、０１１）の１つと合致するが
    入力ビットパターン（例えば１０１）と合致しないこと
    を特徴とする請求項４または５記載のアセンブリ。
JP7229625A 1994-08-19 1995-08-16 アドレス割当て方法 Pending JPH0877095A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4429433.6 1994-08-19
DE4429433A DE4429433C1 (de) 1994-08-19 1994-08-19 Adreßzuordnungsverfahren

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JPH0877095A true JPH0877095A (ja) 1996-03-22

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ID=6526087

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JP7229625A Pending JPH0877095A (ja) 1994-08-19 1995-08-16 アドレス割当て方法

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