JPH0877037A - ジャミング装置 - Google Patents
ジャミング装置Info
- Publication number
- JPH0877037A JPH0877037A JP6208439A JP20843994A JPH0877037A JP H0877037 A JPH0877037 A JP H0877037A JP 6208439 A JP6208439 A JP 6208439A JP 20843994 A JP20843994 A JP 20843994A JP H0877037 A JPH0877037 A JP H0877037A
- Authority
- JP
- Japan
- Prior art keywords
- jamming
- instruction
- code
- breakpoint
- user program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 基本命令長より長いジャミングコードを設定
可能とすること及び複数の命令による柔軟なジャミング
処理を実現可能にすることである。 【構成】 インサーキットエミュレータでユーザプログ
ラムのブレークを実現するジャミング装置において、前
記ユーザプログラム中のブレークポイントを検出するブ
レークポイント検出手段１と、ジャミングで使用する命
令コードを少なくとも２個保持するジャミングコード保
持手段３と、前記ジャミングコード若しくはユーザプロ
グラムの命令コードを出力する出力選択手段５とを有
し、前記ブレークポイント検出手段によりブレークポイ
ントの検出がされた場合には、前記ジャミングコード保
持手段にて保持された全ての命令コードを順番に前記出
力選択手段に出力するジャミング制御手段７を備える。
可能とすること及び複数の命令による柔軟なジャミング
処理を実現可能にすることである。 【構成】 インサーキットエミュレータでユーザプログ
ラムのブレークを実現するジャミング装置において、前
記ユーザプログラム中のブレークポイントを検出するブ
レークポイント検出手段１と、ジャミングで使用する命
令コードを少なくとも２個保持するジャミングコード保
持手段３と、前記ジャミングコード若しくはユーザプロ
グラムの命令コードを出力する出力選択手段５とを有
し、前記ブレークポイント検出手段によりブレークポイ
ントの検出がされた場合には、前記ジャミングコード保
持手段にて保持された全ての命令コードを順番に前記出
力選択手段に出力するジャミング制御手段７を備える。
Description
【０００１】
【産業上の利用分野】本発明は、インサーキットエミュ
レータに関するもので、特にユーザプログラムのブレー
クを実現する際に有効なジャミング装置に関する。
レータに関するもので、特にユーザプログラムのブレー
クを実現する際に有効なジャミング装置に関する。
【０００２】
【従来の技術】インサーキットエミュレータにおいて
は、ユーザプログラムの実行のブレークを実現するため
のものとしてジャミングと呼ばれる手法が用いられてい
る。
は、ユーザプログラムの実行のブレークを実現するため
のものとしてジャミングと呼ばれる手法が用いられてい
る。
【０００３】以下従来のジャミング装置について説明す
る。従来のジャミング装置は図３に示すように、アドレ
ス比較回路９と、１個のジャミング命令を保持するジャ
ミングメモリ１１と、選択回路１３とを備える。
る。従来のジャミング装置は図３に示すように、アドレ
ス比較回路９と、１個のジャミング命令を保持するジャ
ミングメモリ１１と、選択回路１３とを備える。
【０００４】次に、従来のジャミング装置の動作につい
て説明する。従来のジャミング装置では、ブレークの対
象となるアドレスの命令を実行しようとした時に、 １．ブレークの対象となるアドレスの命令フェッチをア
ドレス比較回路９により検出する。 ２．検出した時には、ジャミングメモリ１１内に予め設
定したジャミング用の命令コードを選択回路１３に出力
する。 ３．選択回路１３は、ジャミング用の命令コードを入力
した場合には、ジャミング用の命令コードをデータバス
（図示せず）へ出力し、それ以外の場合には、ユーザプ
ログラムの命令コード（図示せず）を出力する。 ４．選択回路により出力された命令は、データバスを経
由してＣＰＵ（図示せず）に出力し、必要に応じて、デ
バッガプログラムへの制御の移行、その番地への分岐命
令の繰り返しを行なう。そして、デバッガで必要な制御
を行なうものである。
て説明する。従来のジャミング装置では、ブレークの対
象となるアドレスの命令を実行しようとした時に、 １．ブレークの対象となるアドレスの命令フェッチをア
ドレス比較回路９により検出する。 ２．検出した時には、ジャミングメモリ１１内に予め設
定したジャミング用の命令コードを選択回路１３に出力
する。 ３．選択回路１３は、ジャミング用の命令コードを入力
した場合には、ジャミング用の命令コードをデータバス
（図示せず）へ出力し、それ以外の場合には、ユーザプ
ログラムの命令コード（図示せず）を出力する。 ４．選択回路により出力された命令は、データバスを経
由してＣＰＵ（図示せず）に出力し、必要に応じて、デ
バッガプログラムへの制御の移行、その番地への分岐命
令の繰り返しを行なう。そして、デバッガで必要な制御
を行なうものである。
【０００５】このような方法であれば、ユーザプログラ
ムの命令コードをインサーキットエミュレータのハード
ウエアにより置き換えるため、ＣＰＵが命令のプリフェ
ッチや、パイプライン処理を行なっていても問題なく、
実行前ブレークを実現することが可能である。なお、こ
のジャミングは、命令コードの命令部をフェッチしたと
きのみ行われるものである。
ムの命令コードをインサーキットエミュレータのハード
ウエアにより置き換えるため、ＣＰＵが命令のプリフェ
ッチや、パイプライン処理を行なっていても問題なく、
実行前ブレークを実現することが可能である。なお、こ
のジャミングは、命令コードの命令部をフェッチしたと
きのみ行われるものである。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ジャミング装置による方法では、ブレークポイント設定
用の命令コードが２以上の命令長であって、命令の命令
長の間にブレークポイントを設定した場合には、処理が
分岐先から戻った際、命令の命令長の間から処理が開始
することととなってしまう。この場合、命令が途中から
始まるため、全く意味をなさない命令になるという不具
合を生じる。従って、上記不具合を回避するため、以下
に示すいずれの制限がある。
ジャミング装置による方法では、ブレークポイント設定
用の命令コードが２以上の命令長であって、命令の命令
長の間にブレークポイントを設定した場合には、処理が
分岐先から戻った際、命令の命令長の間から処理が開始
することととなってしまう。この場合、命令が途中から
始まるため、全く意味をなさない命令になるという不具
合を生じる。従って、上記不具合を回避するため、以下
に示すいずれの制限がある。
【０００７】１．ブレークポイント設定の命令コード
は、ＣＰＵの最小の命令長とする。 ２．やむを得ず、複数のブレークポイント設定命令コー
ドによりジャミングする場合は、ジャミングする命令の
命令長の間には、ブレークポイントを設定できない。
は、ＣＰＵの最小の命令長とする。 ２．やむを得ず、複数のブレークポイント設定命令コー
ドによりジャミングする場合は、ジャミングする命令の
命令長の間には、ブレークポイントを設定できない。
【０００８】上記の制限は、ＣＰＵの最小の命令長が１
６ビット以上あるＣＰＵでは、特に問題としない場合も
あるが、Ｚ８０等の様に基本命令長が８ビット（１バイ
ト）のものでは、十分な制御が行えない。即ち、基本命
令長が短ければ目的とする処理を実現することができな
い場合があるため、ジャミングで制御できる範囲に大き
な制限があった。
６ビット以上あるＣＰＵでは、特に問題としない場合も
あるが、Ｚ８０等の様に基本命令長が８ビット（１バイ
ト）のものでは、十分な制御が行えない。即ち、基本命
令長が短ければ目的とする処理を実現することができな
い場合があるため、ジャミングで制御できる範囲に大き
な制限があった。
【０００９】本発明は、前述の事情に鑑みてなされたも
ので、その目的とするところは、基本命令長より長いジ
ャミングコードを設定可能とすること及び複数の命令に
よる柔軟なジャミング処理を実現可能にすることであ
る。
ので、その目的とするところは、基本命令長より長いジ
ャミングコードを設定可能とすること及び複数の命令に
よる柔軟なジャミング処理を実現可能にすることであ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、インサーキットエミュレータでユーザプ
ログラムのブレークを実現するジャミング装置におい
て、前記ユーザプログラム中のブレークポイントを検出
するブレークポイント検出手段と、ジャミングで使用す
る命令コードを少なくとも２個保持するジャミングコー
ド保持手段と、前記ジャミングコード若しくはユーザプ
ログラムの命令コードを出力する出力選択手段とを有
し、前記ブレークポイント検出手段によりブレークポイ
ントの検出がされた場合には、前記ジャミングコード保
持手段にて保持された全ての命令コードを順番に前記出
力選択手段に出力するジャミング制御手段を有すること
である。
め、本発明は、インサーキットエミュレータでユーザプ
ログラムのブレークを実現するジャミング装置におい
て、前記ユーザプログラム中のブレークポイントを検出
するブレークポイント検出手段と、ジャミングで使用す
る命令コードを少なくとも２個保持するジャミングコー
ド保持手段と、前記ジャミングコード若しくはユーザプ
ログラムの命令コードを出力する出力選択手段とを有
し、前記ブレークポイント検出手段によりブレークポイ
ントの検出がされた場合には、前記ジャミングコード保
持手段にて保持された全ての命令コードを順番に前記出
力選択手段に出力するジャミング制御手段を有すること
である。
【００１１】ここで、前記ブレークポイント検出手段
は、前記出力選択手段が前記ジャミングコード保持手段
にて保持された命令コードを出力している場合には、ブ
レークポイントの検出を中断し、ＣＰＵが分岐命令を実
行した場合には、前記中断したブレークポイントの検出
を再開することが望ましい。
は、前記出力選択手段が前記ジャミングコード保持手段
にて保持された命令コードを出力している場合には、ブ
レークポイントの検出を中断し、ＣＰＵが分岐命令を実
行した場合には、前記中断したブレークポイントの検出
を再開することが望ましい。
【００１２】
【作用】本発明では、 １．前記ユーザプログラム中のブレークポイントを検出
するブレークポイント検出手段 ２．ジャミングで使用する命令コードを少なくとも２個
保持することができるジャミングコード保持手段 ３．前記ジャミングコード若しくはユーザプログラムの
命令コードを出力する出力選択手段 ４．前記ブレークポイント検出手段によりブレークポイ
ントの検出がされた場合には、前記ジャミングコード保
持手段にて保持された全ての命令コードを順番に前記出
力選択手段に出力するジャミング制御手段 を有し、ジャミングコード保持手段にて複数のジャミン
グ命令コードを保持し、ジャミング制御手段にて前記ジ
ャミングコード保持手段にて保持された全ての命令コー
ドを順番に前記出力選択手段に出力することにより、複
数命令コードによるジャミングを実現することができる
のである。
するブレークポイント検出手段 ２．ジャミングで使用する命令コードを少なくとも２個
保持することができるジャミングコード保持手段 ３．前記ジャミングコード若しくはユーザプログラムの
命令コードを出力する出力選択手段 ４．前記ブレークポイント検出手段によりブレークポイ
ントの検出がされた場合には、前記ジャミングコード保
持手段にて保持された全ての命令コードを順番に前記出
力選択手段に出力するジャミング制御手段 を有し、ジャミングコード保持手段にて複数のジャミン
グ命令コードを保持し、ジャミング制御手段にて前記ジ
ャミングコード保持手段にて保持された全ての命令コー
ドを順番に前記出力選択手段に出力することにより、複
数命令コードによるジャミングを実現することができる
のである。
【００１３】
【実施例】本発明に係る実施例のブロック図を図１に示
す。本発明に係るジャミング装置は、ＣＰＵ（図示しな
い）のアドレスバスの内容を比較することによりブレー
クするアドレスを検出するアドレス比較回路１と、ジャ
ミングのための命令コードをｎワード（ｎ個）保持する
ことができるジャミングメモリ３と、ジャミングメモリ
の内容とユーザの命令コードのいずれかを選択する選択
回路５と、アドレス比較回路で一致信号を検出した時に
は、ジャミングメモリの内容を１番地から選択して出力
し、選択回路にジャミングメモリの内容を選択出力する
制御回路７とを備えている。
す。本発明に係るジャミング装置は、ＣＰＵ（図示しな
い）のアドレスバスの内容を比較することによりブレー
クするアドレスを検出するアドレス比較回路１と、ジャ
ミングのための命令コードをｎワード（ｎ個）保持する
ことができるジャミングメモリ３と、ジャミングメモリ
の内容とユーザの命令コードのいずれかを選択する選択
回路５と、アドレス比較回路で一致信号を検出した時に
は、ジャミングメモリの内容を１番地から選択して出力
し、選択回路にジャミングメモリの内容を選択出力する
制御回路７とを備えている。
【００１４】以下、具体的に本発明に係るジャミング装
置の動作を説明し、ジャミングブレークが実現される様
子を図１及び図２を用いて説明する。なお図２は、ジャ
ミング命令コードが４ワード（個）の場合を示した。 １．アドレス比較回路１は、ＣＰＵ（図示しない）から
アドレスバス（図示しない）を経由して、ブレークを行
いたいアドレスを検出した場合に、制御回路７にこの旨
を出力する。 ２．制御回路７では、この旨を受けてＣＰＵの命令リー
ドの信号に同期して、ｎワード（ｎ＝２，３，４，・
・）のジャミングコートの第１ワードを選択する信号を
ジャミングメモリに出力する。 ３．ジャミングメモリ３では、この信号により、ジャミ
ングコートの第１ワードを選択回路へ出力する。 ４．制御回路７では、ＣＰＵの命令フェッチで得たデー
タが無効になることにより、ジャミングコードの第１ワ
ードがフェッチされたとして、第２ワードを選択する信
号をジャミングメモリに出力する。 ５．選択回路５は、ジャミングメモリ３からの出力があ
った場合には、このジャミングメモリ３の出力をＣＰＵ
のデータバスへ出力し、それ以外の場合には、ユーザプ
ログラムの命令コードの内容を出力する。 ６．以下、この手順を繰り返して、分岐命令等によりＣ
ＰＵのフェッチ（プリフェッチ）が無駄になった場合の
信号、即ち、命令キューがフラッシュされた信号を検出
するか、全てのジャミングコードを出力するまでこの手
順を繰り返す。なお、制御回路は、この間に、アドレス
比較回路から一致信号が送出されたとしても、命令キュ
ーがフラッシュされるかジャミングコードを全て出力す
るまで無視する。 以上の手順を行なうことにより、ＣＰＵはジャミングコ
ードの内容をフェッチし、その処理を行なう。
置の動作を説明し、ジャミングブレークが実現される様
子を図１及び図２を用いて説明する。なお図２は、ジャ
ミング命令コードが４ワード（個）の場合を示した。 １．アドレス比較回路１は、ＣＰＵ（図示しない）から
アドレスバス（図示しない）を経由して、ブレークを行
いたいアドレスを検出した場合に、制御回路７にこの旨
を出力する。 ２．制御回路７では、この旨を受けてＣＰＵの命令リー
ドの信号に同期して、ｎワード（ｎ＝２，３，４，・
・）のジャミングコートの第１ワードを選択する信号を
ジャミングメモリに出力する。 ３．ジャミングメモリ３では、この信号により、ジャミ
ングコートの第１ワードを選択回路へ出力する。 ４．制御回路７では、ＣＰＵの命令フェッチで得たデー
タが無効になることにより、ジャミングコードの第１ワ
ードがフェッチされたとして、第２ワードを選択する信
号をジャミングメモリに出力する。 ５．選択回路５は、ジャミングメモリ３からの出力があ
った場合には、このジャミングメモリ３の出力をＣＰＵ
のデータバスへ出力し、それ以外の場合には、ユーザプ
ログラムの命令コードの内容を出力する。 ６．以下、この手順を繰り返して、分岐命令等によりＣ
ＰＵのフェッチ（プリフェッチ）が無駄になった場合の
信号、即ち、命令キューがフラッシュされた信号を検出
するか、全てのジャミングコードを出力するまでこの手
順を繰り返す。なお、制御回路は、この間に、アドレス
比較回路から一致信号が送出されたとしても、命令キュ
ーがフラッシュされるかジャミングコードを全て出力す
るまで無視する。 以上の手順を行なうことにより、ＣＰＵはジャミングコ
ードの内容をフェッチし、その処理を行なう。
【００１５】次に、ブレークポイントの次の番地にある
命令から命令フェッチが始まった場合について説明す
る。この場合、アドレス比較回路は、上記検出信号を出
力しないため、一連のジャミング処理が行われない。従
って、ブレークポイントの次の番地への命令実行には一
切影響が現れない。また、この制御回路は分岐命令の実
行などにより、命令フェッチが途中で終了した場合に
は、再度アドレス比較を最初から始めるので、分岐命令
などより問題が現れない。このような構成により、ジャ
ミングで複数ワードの命令を必要とする時も容易に制御
可能となる。
命令から命令フェッチが始まった場合について説明す
る。この場合、アドレス比較回路は、上記検出信号を出
力しないため、一連のジャミング処理が行われない。従
って、ブレークポイントの次の番地への命令実行には一
切影響が現れない。また、この制御回路は分岐命令の実
行などにより、命令フェッチが途中で終了した場合に
は、再度アドレス比較を最初から始めるので、分岐命令
などより問題が現れない。このような構成により、ジャ
ミングで複数ワードの命令を必要とする時も容易に制御
可能となる。
【００１６】
【発明の効果】以上より、本発明に係るジャミング装置
によれば、複数のジャミング命令コードを保持する手段
を有しているため、複数ワードの命令によるジャミング
が可能となる。更に、デバッガプログラムで必要なさま
ざまな処理が、ジャミングで実現できるようになるた
め、より柔軟できめの細かい制御が可能となり、より優
れたデバッガを構築可能となる。
によれば、複数のジャミング命令コードを保持する手段
を有しているため、複数ワードの命令によるジャミング
が可能となる。更に、デバッガプログラムで必要なさま
ざまな処理が、ジャミングで実現できるようになるた
め、より柔軟できめの細かい制御が可能となり、より優
れたデバッガを構築可能となる。
【図１】本発明に係るジャミング装置の概要の構成を示
したブロック図である。
したブロック図である。
【図２】本発明に係るジャミング装置により、ジャミン
グが行われている時を説明するタイムチャートを示す図
である。
グが行われている時を説明するタイムチャートを示す図
である。
【図３】従来のジャミング装置の概要の構成を示したブ
ロック図である。
ロック図である。
１ アドレス比較回路 ３ ジャミングメモリ ５ 選択回路 ７ 制御回路 ９ アドレス比較回路 １１ ジャミングメモリ １３ 選択回路
Claims (2)
- 【請求項１】 インサーキットエミュレータでユーザプ
ログラムのブレークを実現するジャミング装置におい
て、 前記ユーザプログラム中のブレークポイントを検出する
ブレークポイント検出手段と、 ジャミングで使用する命令コードを少なくとも２個保持
するジャミングコード保持手段と、 前記ジャミングコード若しくはユーザプログラムの命令
コードを出力する出力選択手段とを有し、 前記ブレークポイント検出手段によりブレークポイント
の検出がされた場合には、前記ジャミングコード保持手
段にて保持された全ての命令コードを順番に前記出力選
択手段に出力するジャミング制御手段を有することを特
徴とするジャミング装置。 - 【請求項２】 前記ブレークポイント検出手段は、 前記出力選択手段が前記ジャミングコード保持手段にて
保持された命令コードを出力している場合には、ブレー
クポイントの検出を中断し、 ＣＰＵが分岐命令を実行した場合には、前記中断したブ
レークポイントの検出を再開することを特徴とする請求
項１記載のジャミング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208439A JPH0877037A (ja) | 1994-09-01 | 1994-09-01 | ジャミング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208439A JPH0877037A (ja) | 1994-09-01 | 1994-09-01 | ジャミング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877037A true JPH0877037A (ja) | 1996-03-22 |
Family
ID=16556235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6208439A Pending JPH0877037A (ja) | 1994-09-01 | 1994-09-01 | ジャミング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0877037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331201A (ja) * | 2005-05-27 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 命令実行装置、デバッグ方法、デバッグ装置及びデバッグプログラム |
| KR101967886B1 (ko) * | 2017-10-20 | 2019-04-10 | 국방과학연구소 | 재밍 신호 발생 장치 및 방법 |
-
1994
- 1994-09-01 JP JP6208439A patent/JPH0877037A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331201A (ja) * | 2005-05-27 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 命令実行装置、デバッグ方法、デバッグ装置及びデバッグプログラム |
| JP4718901B2 (ja) * | 2005-05-27 | 2011-07-06 | パナソニック株式会社 | 命令実行装置、デバッグ方法、デバッグ装置及びデバッグプログラム |
| KR101967886B1 (ko) * | 2017-10-20 | 2019-04-10 | 국방과학연구소 | 재밍 신호 발생 장치 및 방법 |
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