JPH087592A - 冗長メモリセルアクセス回路 - Google Patents

Abstract

(57)【要約】 【目的】冗長メモリセルに対するアクセスを、適正に動
作しない通常メモリセルを含む通常メモリセルの列とそ
れに代えて用いられるべき冗長メモリセルの列との置換
えのための状態設定がなされるに先立って行えるものと
なす。 【構成】アドレス信号のうちの特定のものがワードライ
ンアドレス信号の状態に従ってとる特定の状態に応じ
て、接続端子１１を通じて特定の冗長ワードラインに、
それに接続された冗長メモリセルに対するアクセス信号
が供給される状態がとられることになる状態設定が行わ
れ得る、アドレス信号が供給される複数のスイッチング
素子１３の夫々に接続されたヒューズ１４と、ヒューズ
１４における状態設定が行われていないもとで、所定の
制御信号に応じて、接続端子１１を通じて特定の冗長ワ
ードラインに、それに接続された冗長メモリセルに対す
るアクセス信号が供給される状態を生じさせる回路ブロ
ック２５とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数の通常メモリセル
に加えて冗長メモリセルが設けられたものとされるラン
ダムアクセスメモリ等の半導体メモリ装置に関連して設
けられ、半導体メモリ装置における冗長メモリセルに対
するアクセスを行う冗長メモリセルアクセス回路に関す
る。

【０００２】

【従来の技術】ランダムアクセスメモリ（ＲＡＭ）等の
半導体メモリ装置にあっては、通常、極めて多数のメモ
リセルが、夫々が多数のワードラインのうちのひとつと
多数のビットラインのうちのひとつとに接続されたもの
とされて配列配置され、これらのメモリセルの各々が、
それが接続されたワードライン及びビットラインに夫々
供給されるワードラインアドレス信号及びビットライン
アドレス信号に応じてアクセスされるようになされる。
斯かる半導体メモリ装置に備えられる多数のメモリセル
にあっては、その半導体メモリ装置に本来の役割を果た
させるべくデータの書込みあるいは読出しが行われるも
のとされる複数の通常メモリセルと、それに加えて、言
わば、余分に設けられた、複数の冗長メモリセルとが含
まれるのが一般的であり、各通常メモリセルは通常ワー
ドラインと通常ビットラインとに接続されており、ま
た、各冗長メモリセルは、冗長ワードラインと冗長ビッ
トラインとに接続されているか、もしくは、冗長ワード
ラインと通常ビットラインとに、あるいは、通常ワード
ラインと冗長ビットラインとに接続されている。

【０００３】冗長メモリセルは、例えば、複数の通常メ
モリセルが全て正常に動作するものである場合には使用
されず、複数の通常メモリセルのうちに正常に動作しな
いものがある場合に、その正常に動作しない通常メモリ
セルに代えて使用されるものとされる。ここで、１本の
通常ワードラインに接続されて配された通常メモリセル
の列を通常ワードラインメモリセル列，１本の通常ビッ
トラインに接続されて配された通常メモリセルの列を通
常ビットラインメモリセル列，１本の冗長ワードライン
に接続されて配された冗長メモリセルの列を冗長ワード
ラインメモリセル列，１本の冗長ビットラインに接続さ
れて配された冗長メモリセルの列を冗長ビットラインメ
モリセル列と夫々呼ぶこととすると、正常に動作しない
通常メモリセルに代えた冗長メモリセルの使用は、正常
に動作しない通常メモリセルが含まれる通常ワードライ
ンメモリセル列に代えて、特定の冗長ワードラインメモ
リセル列が用いられる態様、あるいは、正常に動作しな
い通常メモリセルが含まれる通常ビットラインメモリセ
ル列に代えて、特定の冗長ビットラインメモリセル列が
用いられる態様をもって行われる。

【０００４】図４は、半導体メモリ装置におけるメモリ
セルの配列配置状態及びワードラインとビットラインと
の設置状態の一例を示す。この例においては、ｎ＋１本
（ｎは正整数）の通常ワードラインＷＬ０〜ＷＬｎとｎ
＋１本の通常ビットラインＢＬ０〜ＢＬｎとが設けら
れ、さらにそれに加えて、２本の冗長ワードラインＲＷ
Ｌ０及びＲＷＬ１と２本の冗長ビットラインＲＢＬ０及
びＲＢＬ１とが設けられている。そして、各ワードライ
ンと各ビットラインとの交点に記された丸印によって、
その交差するワードライン、即ち、通常ワードラインも
しくは冗長ワードラインとビットライン、即ち、通常ビ
ットラインもしくは冗長ビットラインとに接続されたメ
モリセル、即ち、通常メモリセルもしくは冗長メモリセ
ルがあらわされている。さらに、丸印に重ねて記された
×印によって、正常に動作しない通常メモリセルがあら
わされている。

【０００５】このような図４に示される半導体メモリ装
置にあっては、正常に動作しない通常メモリセルは、通
常ワードラインＷＬ３に接続された通常ワードラインメ
モリセル列と通常ビットラインＢＬ０に接続された通常
ビットラインメモリセル列とに含まれている。従って、
正常に動作しない通常メモリセルに代えた冗長メモリセ
ルの使用は、通常ワードラインＷＬ３に接続された通常
ワードラインメモリセル列に代えて、例えば、冗長ワー
ドラインＲＷＬ０に接続された冗長ワードラインメモリ
セル列が用いられ、かつ、通常ビットラインＢＬ０に接
続された通常ビットラインメモリセル列に代えて、例え
ば、冗長ビットラインＲＢＬ０に接続された冗長ビット
ラインメモリセル列が用いられることによって行われ
る。

【０００６】通常ワードラインＷＬ３に接続された通常
ワードラインメモリセル列に代えて、冗長ワードライン
ＲＷＬ０に接続された冗長ワードラインメモリセル列が
用いられるワードラインの置換えは、通常ワードライン
ＷＬ０〜ＷＬｎの夫々に供給されるワードラインアドレ
ス信号により、通常ワードラインＷＬ３が選択されるも
のとなされるとき、実際には、通常ワードラインＷＬ３
に代えて冗長ワードラインＲＷＬ０が選択されることに
なる状態設定がなされて行われる。また、通常ビットラ
インＢＬ０に接続された通常ビットラインメモリセル列
に代えて、冗長ビットラインＲＢＬ０に接続された冗長
ビットラインメモリセル列が用いられるビットラインの
置換えも、通常ビットラインＢＬ０〜ＢＬｎの夫々に供
給されるビットラインアドレス信号により、通常ビット
ラインＢＬ０が選択されるものとなされるとき、実際に
は、通常ビットラインＢＬ０に代えて冗長ビットライン
ＲＢＬ０が選択されることになる状態設定がなされて行
われる。

【０００７】斯かる状態設定がなされるにあたっては、
例えば、以下の如くの手順がとられる。先ず、全ての通
常メモリセルについて、各々が適正に動作するか否かを
チェックするテストが、各通常メモリセルが順次アクセ
スされて行われる。その際、テストの結果適正に動作し
ない通常メモリセルが検出されると、その適正に動作し
ない通常メモリセルが接続された通常ワードライン及び
通常ビットラインが記憶される。続いて、記憶された通
常ワードライン及び通常ビットラインに基づき、例え
ば、図４の通常ワードラインＷＬ３に接続された通常ワ
ードラインメモリセル列の如くの、適正に動作しない通
常メモリセルが含まれる特定の通常ワードラインに接続
された通常ワードラインメモリセル列と、それに代えて
用いられるべき、例えば、図４の冗長ワードラインＲＷ
Ｌ０に接続された冗長ワードラインメモリセル列の如く
の、特定の冗長ワードラインに接続された冗長ワードラ
インメモリセル列との決定、もしくは、例えば、図４の
通常ビットラインＢＬ０に接続された通常ビットライン
メモリセル列の如くの、適正に動作しない通常メモリセ
ルが含まれる特定の通常ビットラインに接続された通常
ビットラインメモリセル列と、それに代えて用いられる
べき、例えば、図４の冗長ビットラインＲＢＬ０に接続
された冗長ビットラインメモリセル列の如くの、特定の
冗長ビットラインに接続された冗長ビットラインメモリ
セル列の決定がなされる。

【０００８】そして、上述の決定に従って、適正に動作
しない通常メモリセルが含まれる通常ワードラインメモ
リセル列とそれに代えて用いられるべき特定の冗長ワー
ドラインメモリセル列との置換えのための状態設定、あ
るいは、適正に動作しない通常メモリセルが含まれる通
常ビットラインメモリセル列とそれに代えて用いられる
べき特定の冗長ビットラインメモリセル列との置換えの
ための状態設定が行われる。斯かる状態設定は、例え
ば、適正に動作しない通常メモリセルが含まれる通常ワ
ードラインメモリセル列とそれに代えて用いられるべき
特定の冗長ワードラインメモリセル列との置換えのため
の状態設定の場合、図５に示される如くの、冗長メモリ
セルアクセス回路が用いられて行われる。

【０００９】図５に示される冗長メモリセルアクセス回
路は、例えば、図４の冗長ワードラインＲＷＬ０の如く
の特定の冗長ワードラインとの接続がなされる接続端子
１１を有している。そして、一端が電源（＋Ｂ）に接続
されたスイッチング素子１２の他端に、例えば、総数が
ｎ＋１個とされるスイッチング素子１３の夫々の一端が
接続されて、スイッチング素子１２に対してｎ＋１個の
スイッチング素子１３が並列接続された状態にされてお
り、これらスイッチング素子１３の各々の他端は、ヒュ
ーズ１４を介して接地されている。スイッチング素子１
２の他端とｎ＋１個のスイッチング素子１３の夫々の一
端との接続点は、ノードＮとされている。そして、ｎ＋
１個のスイッチング素子１３の各々の制御端には、アド
レス信号Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，・・・・・，
Ｘｎ−１，Ｘｎが夫々供給される。

【００１０】アドレス信号Ｘ０〜Ｘｎは、これらを一般
化してＸｉ（但し、ｉ＝０〜ｎ）とあらわすと、アドレ
ス信号Ｘｉは、図６に示される回路により形成される。
図６に示される回路は、ナンド回路１５とインバータ１
６とで構成され、ナンド回路１５には、例えば、図４の
通常ワードラインＷＬ０〜ＷＬｎの如くのｎ＋１本の通
常ワードラインの夫々に供給されるワードラインアドレ
ス信号ＡＸｉと制御信号ＸＤＰとが供給される。ワード
ラインアドレス信号ＡＸｉは、例えば、高レベル状態を
もってそれが供給されるｎ＋１本の通常ワードラインの
うちのひとつを選択するものとされ、また、制御信号Ｘ
ＤＰは、高レベル状態と低レベル状態とを選択的にとる
ものとされる。

【００１１】そして、図６に示される回路にあっては、
制御信号ＸＤＰが低レベル状態にあるときには、ワード
ラインアドレス信号ＡＸｉのレベル状態にかかわらず、
低レベル状態とされたアドレス信号Ｘｉが得られ、一
方、制御信号ＸＤＰが高レベル状態にあるときには、ワ
ードラインアドレス信号ＡＸｉが低レベル状態であると
き、低レベル状態とされたアドレス信号Ｘｉが得られ、
また、ワードラインアドレス信号ＡＸｉが高レベル状態
であるとき、高レベル状態とされたアドレス信号Ｘｉが
得られる。従って、制御信号ＸＤＰが高レベル状態にあ
るもとにおいては、アドレス信号Ｘｉは、ワードライン
アドレス信号ＡＸｉに基づいて得られて、ワードライン
アドレス信号ＡＸｉのレベル状態に従ったレベル状態を
とるものとされる。

【００１２】そして、図５に示される冗長メモリセルア
クセス回路にあっては、適正に動作しない通常メモリセ
ルが含まれる通常ワードラインメモリセル列と、接続端
子１１に接続された特定の冗長ワードラインに接続され
たものとされる、特定の冗長ワードラインメモリセル列
との置換えのための状態設定が、ｎ＋１個のスイッチン
グ素子１３の夫々の他端に接続されたヒューズ１４が溶
断されることにより行われる。即ち、適正に動作しない
通常メモリセルが含まれる通常ワードラインメモリセル
列が接続された通常ワードラインに供給されるワードラ
インアドレス信号ＡＸｉが、その通常ワードラインを選
択するものとされるとき、その通常ワードラインに代え
て、接続端子１１に接続された特定の冗長ワードライン
が選択されるようになす状態設定が、適正に動作しない
通常メモリセルが含まれる通常ワードラインメモリセル
列が接続された通常ワードラインに供給されるワードラ
インアドレス信号ＡＸｉに基づくアドレス信号Ｘｉ、即
ち、アドレス信号Ｘ０〜Ｘｎのうちのいずれか、例え
ば、アドレス信号Ｘ３、が供給されるスイッチング素子
１３に接続されたヒューズ１４が溶断されることにより
行われるのである。

【００１３】このような図５に示される冗長メモリセル
アクセス回路にあっては、上述の如くにして、例えば、
アドレス信号Ｘ３が供給されるスイッチング素子１３に
接続されたヒューズ１４が溶断されることによる状態設
定が行われたもとにおいては、例えば、図７に示される
タイムチャートにおける時点ｔ０の如く、スイッチング
素子１２の制御端に供給される制御信号ＸＤＰが低レベ
ル状態にあるとき、アドレス信号Ｘ０〜Ｘｎはそれらの
いずれもが低レベル状態に維持され、それにより、低レ
ベル状態をとるアドレス信号Ｘ０〜Ｘｎが各々の制御端
に夫々供給されるｎ＋１個のスイッチング素子１３は、
それらのいずれもがオフ状態に維持される。また、低レ
ベル状態をとる制御信号ＸＤＰが制御端に供給されるス
イッチング素子１２は、オン状態とされ、それにより、
電源（＋Ｂ）の電圧に基づきノードＮの電圧ＮＲＷが、
図７に示される如く高レベル状態とされる。

【００１４】その後、時点ｔ１において、制御信号ＸＤ
Ｐが高レベル状態に移行せしめられると、スイッチング
素子１２がオフ状態にされるが、ノードＮに接続された
インバータ１７とスイッチング素子１８とにより形成さ
れる状態維持回路部の作用により、ノードＮの電圧ＮＲ
Ｗが高レベル状態に維持される。続いて、図７に示され
る如く、時点ｔ２において、アドレス信号Ｘｉ、即ち、
アドレス信号Ｘ０〜Ｘｎのうちのひとつ、例えば、アド
レス信号Ｘ０が高レベル状態に移行せしめられると、ア
ドレス信号Ｘ０が制御端に供給されるスイッチング素子
１３がオン状態に移行せしめられ、それにより、ノード
Ｎがオン状態とされたスイッチング素子１３及びヒュー
ズ１４を通じて接地されることになり、図７に示される
如く、ノードＮの電圧ＮＲＷが時点ｔ３において低レベ
ル状態に移行せしめられる。また、それに伴って、イン
バータ１７の出力が供給されるインバータ１９の出力端
に得られる信号ＤＷが、図７に示される如く、高レベル
状態から低レベル状態に移行せしめられる。

【００１５】従って、その後、図７に示される如く、時
点ｔ４において、信号ＤＷが供給されるナンド回路２０
に供給される制御信号ＸＤＥが、低レベル状態から高レ
ベル状態に移行せしめられても、ナンド回路２０の出力
端にインバータ２１を介して接続された接続端子１１に
得られる冗長ラインアクセス信号ＤＲＷは、低レベルに
維持される。即ち、斯かる際には、アドレス信号Ｘｉで
あるアドレス信号Ｘ０に対応するワードラインアドレス
信号ＡＸｉ、例えば、ワードラインアドレス信号ＡＸ０
が高レベル状態とされて、それが供給される通常ワード
ライン、例えば、図４の通常ワードラインＷＬ０がアク
セスされるときには、接続端子１１に得られる冗長ライ
ンアクセス信号ＤＲＷが低レベル状態に維持されること
になり、接続端子１１に接続された特定の冗長ワードラ
インは選択されず、それに接続された冗長ワードライン
メモリセル列に対するアクセスはなされない。

【００１６】斯かる状態は、時点ｔ２において高レベル
状態に移行せしめられるアドレス信号Ｘｉが、アドレス
信号Ｘ０以外のものである場合において同様に生じる。
それにより、アドレス信号Ｘ０〜Ｘｎのうちのアドレス
信号Ｘ０以外のもののひとつに対応するワードラインア
ドレス信号ＡＸｉが高レベル状態とされて、それが供給
される通常ワードライン、例えば、図４の通常ワードラ
インＷＬ０〜ＷＬｎのうちの通常ワードラインＷＬ３以
外のものが選択されるときには、接続端子１１に得られ
る冗長ラインアクセス信号ＤＲＷが低レベル状態に維持
されることになり、接続端子１１に接続された特定の冗
長ワードラインは選択されず、それに接続された冗長ワ
ードラインメモリセル列に対するアクセスはなされない
ことになる。

【００１７】それに対して、時点ｔ１において制御信号
ＸＤＰが高レベル状態に移行せしめられた後、時点ｔ２
において、アドレス信号Ｘｉ、即ち、アドレス信号Ｘ０
〜Ｘｎのうちのひとつであるアドレス信号Ｘ３が高レベ
ル状態に移行せしめられると、アドレス信号Ｘ３が制御
端に供給されるスイッチング素子１３がオン状態に移行
せしめられる。このとき、アドレス信号Ｘ３が制御端に
供給されるスイッチング素子１３の他端に接続されたヒ
ューズ１４は溶断されているので、スイッチング素子１
３がオン状態とされても、ノードＮは接地されず、従っ
て、図７と同様なタイムチャートをあらわす図８に示さ
れる如く、ノードＮの電圧ＮＲＷが時点ｔ２以後におい
ても高レベル状態に維持される。そして、それに伴い、
インバータ１９の出力端に得られる信号ＤＷが、図８に
示される如く、時点ｔ２以後においても高レベル状態に
維持される。

【００１８】従って、その後、図８に示される如く、時
点ｔ４において、信号ＤＷが供給されるナンド回路２０
に供給される制御信号ＸＤＥが、低レベル状態から高レ
ベル状態に移行せしめられると、ナンド回路２０の出力
端にインバータ２１を介して接続された接続端子１１に
得られる冗長ラインアクセス信号ＤＲＷは、低レベル状
態から高レベル状態に移行せしめられ、それにより、接
続端子１１に接続された特定の冗長ワードラインが選択
されて、それに接続された冗長ワードラインメモリセル
列に対するアクセスが行われる。また、それとともに、
インバータ１９の出力端に得られる信号ＤＷがインバー
タ２２を通じて得られるアクセス状態表示信号ＤＷＢ
が、低レベル状態をとるものとされて、通常ワードライ
ンアクセス回路部に供給され、それにより、通常ワード
ラインアクセス回路部における、アドレス信号Ｘｉであ
るアドレス信号Ｘ３に対応するワードラインアドレス信
号ＡＸｉ、例えば、ワードラインアドレス信号ＡＸ３に
よって、それが供給される通常ワードライン、例えば、
図４の通常ワードラインＷＬ３が選択されることになる
動作が阻止される。

【００１９】即ち、斯かる際には、アドレス信号Ｘｉで
あるアドレス信号Ｘ３に対応するワードラインアドレス
信号ＡＸｉ、例えば、ワードラインアドレス信号ＡＸ３
が高レベル状態とされて、それが供給される通常ワード
ライン、例えば、図４の通常ワードラインＷＬ３が選択
されるようなされるときには、接続端子１１に得られる
冗長ラインアクセス信号ＤＲＷが高レベル状態をとるも
のとされるとともに、アクセス状態表示信号ＤＷＢが低
レベル状態をとるものとされて通常ワードラインアクセ
ス回路部に供給され、それにより、実際には、通常ワー
ドラインアクセス回路部によって通常ワードラインＷＬ
３が選択されるに代えて、接続端子１１に接続された特
定の冗長ワードラインが選択されることになる。

【００２０】上述の説明は、適正に動作しない通常メモ
リセルが含まれる通常ワードラインメモリセル列とそれ
に代えて用いられるべき特定の冗長ワードラインメモリ
セル列との置換えのための状態設定についてのものであ
るが、適正に動作しない通常メモリセルが含まれる通常
ビットラインメモリセル列とそれに代えて用いられるべ
き特定の冗長ビットラインメモリセル列との置換えのた
めの状態設定も、例えば、図５に示される冗長メモリセ
ルアクセス回路に対応するものとされる冗長メモリセル
アクセス回路が用いられて、適正に動作しない通常メモ
リセルが含まれる通常ワードラインメモリセル列とそれ
に代えて用いられるべき特定の冗長ワードラインメモリ
セル列との置換えのための状態設定の場合と同様に行わ
れる。

【００２１】このようにして、適正に動作しない通常メ
モリセルが含まれる通常ワードラインメモリセル列とそ
れに代えて用いられるべき特定の冗長ワードラインメモ
リセル列との置換えのための状態設定、あるいは、適正
に動作しない通常メモリセルが含まれる通常ビットライ
ンメモリセル列とそれに代えて用いられるべき特定の冗
長ビットラインメモリセル列との置換えのための状態設
定が行われた半導体メモリ装置は、適正に動作しない通
常メモリセルが含まれる通常ワードラインメモリセル列
とそれに代えて用いられるべき特定の冗長ワードライン
メモリセル列との置換え、あるいは、適正に動作しない
通常メモリセルが含まれる通常ビットラインメモリセル
列とそれに代えて用いられるべき特定の冗長ビットライ
ンメモリセル列との置換えを含めた動作が適正に行われ
るか否かを総合的にチェックする最終テストが行われる
ものとされる。そして、最終テストの結果、例えば、適
正に動作しない通常メモリセルが含まれる通常ワードラ
インメモリセル列に代えて用いられる特定の冗長ワード
ラインメモリセル列、もしくは、適正に動作しない通常
メモリセルが含まれる通常ビットラインメモリセル列に
代えて用いられる特定の冗長ビットラインメモリセル列
に、適正に動作しない冗長メモリセルが含まれているこ
とが判明した場合には、その半導体メモリ装置は、不良
品として処分される。

【００２２】

【発明が解決しようとする課題】上述の如くにして、適
正に動作しない通常メモリセルが含まれる通常ワードラ
インメモリセル列とそれに代えて用いられるべき特定の
冗長ワードラインメモリセル列との置換えのための状態
設定、あるいは、適正に動作しない通常メモリセルが含
まれる通常ビットラインメモリセル列とそれに代えて用
いられるべき特定の冗長ビットラインメモリセル列との
置換えのための状態設定が行われる半導体メモリ装置に
あっては、各冗長ワードラインメモリセル列あるいは各
冗長ビットラインメモリセル列に適正に動作しない冗長
メモリセルが含まれている場合、その適正に動作しない
冗長メモリセルの存在は、適正に動作しない通常メモリ
セルが含まれる通常ワードラインメモリセル列とそれに
代えて用いられるべき特定の冗長ワードラインメモリセ
ル列との置換えのための状態設定、あるいは、適正に動
作しない通常メモリセルが含まれる通常ビットラインメ
モリセル列とそれに代えて用いられるべき特定の冗長ビ
ットラインメモリセル列との置換えのための状態設定が
なされた後に行われる最終テストによって確認される。

【００２３】即ち、例えば、適正に動作しない通常メモ
リセルが含まれる通常ワードラインメモリセル列とそれ
に代えて用いられるべき特定の冗長ワードラインメモリ
セル列との置換えのための状態設定は、図５に示される
如くの冗長メモリセルアクセス回路が用いられて行われ
るのであるが、図５に示される冗長メモリセルアクセス
回路にあっては、ｎ＋１個のスイッチング素子１３の夫
々の他端に接続されたヒューズ１４が溶断されることに
よる、適正に動作しない通常メモリセルが含まれる通常
ワードラインメモリセル列と、接続端子１１に接続され
た特定の冗長ワードラインに接続されたものとされる、
特定の冗長ワードラインメモリセル列との置換えのため
の状態設定が行われない限り、換言すれば、ｎ＋１個の
スイッチング素子１３の夫々の他端に接続されたヒュー
ズ１４のうちのひとつが溶断されない限り、接続端子１
１に得られる冗長ラインアクセス信号ＤＲＷは、アドレ
ス信号Ｘ０〜Ｘｎの状態にかかわらず、低レベルに維持
されることになり、従って、接続端子１１に連なる特定
の冗長ワードラインに接続された冗長ビットラインメモ
リセル列に対するアクセスを行うことができないことに
なる。また、適正に動作しない通常メモリセルが含まれ
る通常ビットラインメモリセル列とそれに代えて用いら
れるべき特定の冗長ビットラインメモリセル列との置換
えのための状態設定についても同様であり、それが行わ
れない限り、各冗長ビットラインに接続された冗長ビッ
トラインメモリセル列に対するアクセスを行うことがで
きない。

【００２４】従って、各冗長メモリセルについてのそれ
が適正に動作するか否かのテストを、適正に動作しない
通常メモリセルが含まれる通常ワードラインメモリセル
列とそれに代えて用いられるべき特定の冗長ワードライ
ンメモリセル列との置換えのための状態設定、あるい
は、適正に動作しない通常メモリセルが含まれる通常ビ
ットラインメモリセル列とそれに代えて用いられるべき
特定の冗長ビットラインメモリセル列との置換えのため
の状態設定がなされる前に行うことができないことにな
ってしまう。

【００２５】それゆえ、適正に動作しない冗長メモリセ
ルの存在が最終テストによって確認される場合には、そ
の半導体メモリ装置は不良品として処分されることにな
るので、それに先立って行われた、適正に動作しない通
常メモリセルが含まれる通常ワードラインメモリセル列
とそれに代えて用いられるべき特定の冗長ワードライン
メモリセル列との置換えのための状態設定、あるいは、
適正に動作しない通常メモリセルが含まれる通常ビット
ラインメモリセル列とそれに代えて用いられるべき特定
の冗長ビットラインメモリセル列との置換えのための状
態設定が、無駄になされたものとされてしまい、半導体
メモリ装置の製造及びテストが、極めて効率の悪い状態
で行われていることになる。

【００２６】斯かる点に鑑み、本発明は、複数の通常メ
モリセルと、それに加えて、複数の冗長メモリセルとが
設けられた半導体メモリ装置における冗長ワードライン
メモリセル列もしくは冗長ビットラインメモリセル列に
対するアクセスを、適正に動作しない通常メモリセルが
含まれる通常ワードラインメモリセル列とそれに代えて
用いられるべき特定の冗長ワードラインメモリセル列と
の置換えのための状態設定、あるいは、適正に動作しな
い通常メモリセルが含まれる通常ビットラインメモリセ
ル列とそれに代えて用いられるべき特定の冗長ビットラ
インメモリセル列との置換えのための状態設定がなされ
ていないもとにあっても行うことができる冗長メモリセ
ルアクセス回路を提供することを目的とする。

【００２７】

【課題を解決するための手段】上述の目的を達成すべ
く、本発明に係る冗長メモリセルアクセス回路は、各々
が複数の通常ワードラインのひとつ及び複数の通常ビッ
トラインのひとつに接続されたものとされる複数の通常
メモリセルに加えて、各々が少なくとも冗長ワードライ
ン及び冗長ビットラインの一方に接続されたものとされ
る複数の冗長メモリセルが設けられた半導体メモリ装置
における特定の冗長ワードラインもしくは冗長ビットラ
インとの接続部と、通常ワードラインもしくは通常ビッ
トラインのひとつを選択するワードラインもしくはビッ
トラインアドレス信号に基づくアドレス信号が供給され
るアドレス信号受理部と、アドレス信号受理部に供給さ
れるアドレス信号のうちの特定のものがワードラインも
しくはビットラインアドレス信号の状態に従ってとる特
定の状態に応じて、接続部を通じて特定の冗長ワードラ
インもしくは冗長ビットラインに、それに接続された冗
長メモリセルに対するアクセス信号出力が供給される状
態がとられることになる状態設定が行われ得るものとさ
れる状態設定部と、状態設定部における状態設定が行わ
れていないもとで、所定の制御信号に応じて、接続部を
通じて特定の冗長ワードラインもしくは冗長ビットライ
ンに、それに接続された冗長メモリセルに対するアクセ
ス信号出力が供給される状態を生じさせるアクセス状態
形成部とを備えて構成される。

【００２８】

【作用】上述の如くに構成される本発明に係る冗長メモ
リセルアクセス回路にあっては、状態設定部における状
態設定、即ち、アドレス信号受理部に供給されるアドレ
ス信号のうちの特定のものがワードラインもしくはビッ
トラインアドレス信号の状態に従ってとる特定の状態に
応じて、接続部を通じて半導体メモリ装置に設けられた
特定の冗長ワードラインもしくは冗長ビットラインに、
それに接続された冗長メモリセルに対するアクセス信号
出力が供給される状態がとられることになる状態設定
が、半導体メモリ装置における適正に動作しない通常メ
モリセルが含まれる通常ワードラインメモリセル列とそ
れに代えて用いられるべき特定の冗長ワードラインメモ
リセル列との置換えのための状態設定、あるいは、適正
に動作しない通常メモリセルが含まれる通常ビットライ
ンメモリセル列とそれに代えて用いられるべき特定の冗
長ビットラインメモリセル列との置換えのための状態設
定とされることになる。そして、アクセス状態形成部
が、状態設定部における状態設定が行われていないもと
においても、例えば、所定の制御信号に応じて、アドレ
ス信号のうちの特定のものが特定の状態をもって供給さ
れるとき、接続部を通じて半導体メモリ装置に設けられ
た特定の冗長ワードラインもしくは冗長ビットライン
に、それに接続された冗長メモリセルに対するアクセス
信号出力が供給される状態を生じさせる。

【００２９】従って、本発明に係る冗長メモリセルアク
セス回路によれば、半導体メモリ装置における冗長ワー
ドラインメモリセル列もしくは冗長ビットラインメモリ
セル列に対するアクセスを、適正に動作しない通常メモ
リセルが含まれる通常ワードラインメモリセル列とそれ
に代えて用いられるべき特定の冗長ワードラインメモリ
セル列との置換えのための状態設定、あるいは、適正に
動作しない通常メモリセルが含まれる通常ビットライン
メモリセル列とそれに代えて用いられるべき特定の冗長
ビットラインメモリセル列との置換えのための状態設定
がなされていないもとにあっても行うことができること
になる。そして、それゆえ、本発明に係る冗長メモリセ
ルアクセス回路が用いられる場合には、半導体メモリ装
置における冗長メモリセルについてのそれが適正に動作
するか否かのテストが、状態設定部における状態設定、
即ち、適正に動作しない通常メモリセルが含まれる通常
ワードラインメモリセル列とそれに代えて用いられるべ
き特定の冗長ワードラインメモリセル列との置換えのた
めの状態設定、あるいは、適正に動作しない通常メモリ
セルが含まれる通常ビットラインメモリセル列とそれに
代えて用いられるべき特定の冗長ビットラインメモリセ
ル列との置換えのための状態設定がなされる前に行われ
得るものとされることになる。

【００３０】

【実施例】図１は、本発明に係る冗長メモリセルアクセ
ス回路の一例を示す。この図１に示される例は、半導体
メモリ装置における適正に動作しない通常メモリセルが
含まれる通常ワードラインメモリセル列とそれに代えて
用いられるべき特定の冗長ワードラインメモリセル列と
の置換えのための状態設定に用いられるものとされてお
り、前述の図５に示される冗長メモリセルアクセス回路
におけるインバータ１９とナンド回路２０との間に、ア
クセス状態形成部を形成する回路ブロック２５が挿入さ
れたものに相当する構成を有したものとされていて、図
５に示される冗長メモリセルアクセス回路における各部
及び各信号に対応する部分及び信号は、図５と共通の符
号が付されて示されている。図１に示される例における
図５と共通の符号が付されて示されるものについては、
それらについての重複説明が省略される。

【００３１】回路ブロック２５は、インバータ１９から
得られる信号ＤＥが供給されるとともに制御信号ＲＷＤ
Ｅがインバータ２６を通じて供給されるナンド回路２７
と、前述の図６に示される回路により得られるアドレス
信号Ｘｉが供給されるとともに制御信号ＲＷＤＥが供給
されるナンド回路２８と、ナンド回路２７の出力とナン
ド回路２８の出力とが供給されるナンド回路２９とを含
んで構成されている。そして、ナンド回路２９から得ら
れる信号ＤＷＲが、ナンド回路２０に供給されるととも
に、インバータ２２を通じ、アクセス状態表示信号ＤＷ
ＲＢとして、図示されていない通常ワードラインアクセ
ス回路部へと送出される。

【００３２】このような図１に示される例にあっては、
アドレス信号Ｘ０〜Ｘｎが夫々供給されるｎ＋１個のス
イッチング素子１３が、アドレス信号受理部を形成して
おり、また、これらｎ＋１個のスイッチング素子１３の
夫々に接続されたヒューズ１４が、アドレス信号受理部
に供給されるアドレス信号Ｘ０〜Ｘｎのうちの特定のも
のがワードラインアドレス信号の状態に従ってとる特定
の状態に応じて、接続続部１１を通じて特定の冗長ワー
ドラインに、それに接続された冗長メモリセルに対する
アクセス信号出力（冗長ラインアクセス信号）が供給さ
れる状態がとられることになる状態設定が行われ得るも
のとされる状態設定部を形成している。そして、ｎ＋１
個のスイッチング素子１３の夫々に接続されたヒューズ
１４のうちのひとつが溶断されることによりなされる、
適正に動作しない通常メモリセルが含まれる通常ワード
ラインメモリセル列と、接続端子１１に接続された特定
の冗長ワードラインに接続されたものとされる、特定の
冗長ワードラインメモリセル列との置換えのための状態
設定が行われていない状態、即ち、ｎ＋１個のスイッチ
ング素子１３の夫々に接続されたヒューズ１４が全て溶
断されることなく存在しているもとにおいて、接続端子
１１に接続された特定の冗長ワードラインが選択され
て、それに接続された冗長ワードラインメモリセル列に
対するアクセスが行われ、また、それとともに、通常ワ
ードラインアクセス回路部における通常ワードラインの
選択が阻止されることになる動作が行われる。

【００３３】斯かる動作にあたっては、ｎ＋１個のスイ
ッチング素子１３の夫々に接続されたヒューズ１４が全
て溶断されることなく存在しているもとにおいて、ナン
ド回路２８に直接供給されるとともにナンド回路２７に
インバータ２６を通じて供給される制御信号ＲＷＤＥ
が、例えば、図２に示されるタイムチャートに示される
如くに、高レベル状態に維持されるものとされる。そし
て、斯かるもとにおいて、図２における時点ｔ０の如
く、スイッチング素子１２の制御端に供給される制御信
号ＸＤＰが低レベル状態におかれる状態がとられる。こ
のように制御信号ＸＤＰが低レベル状態におかれるとき
には、アドレス信号Ｘ０〜Ｘｎはそれらのいずれもが低
レベル状態に維持され、それにより、低レベル状態をと
るアドレス信号Ｘ０〜Ｘｎが各々の制御端に夫々供給さ
れるｎ＋１個のスイッチング素子１３は、それらのいず
れもがオフ状態に維持される。また、低レベル状態をと
る制御信号ＸＤＰが制御端に供給されるスイッチング素
子１２は、オン状態とされ、それにより、電源（＋Ｂ）
の電圧に基づきノードＮの電圧ＮＲＷが、図２に示され
る如く高レベル状態とされる。

【００３４】その後、時点ｔ１において、図２に示され
る如く、制御信号ＸＤＰが高レベル状態に移行せしめら
れる。制御信号ＸＤＰが高レベル状態とされることによ
り、スイッチング素子１２がオフ状態にされるが、ノー
ドＮに接続されたインバータ１７とスイッチング素子１
８とにより形成される状態維持回路部の作用により、ノ
ードＮの電圧ＮＲＷが高レベル状態に維持される。続い
て、図２に示される如く、時点ｔ２において、アドレス
信号Ｘｉ、即ち、アドレス信号Ｘ０〜Ｘｎのうちのひと
つが高レベル状態に移行せしめられる。それにより、高
レベル状態に移行せしめられたアドレス信号Ｘ０〜Ｘｎ
のうちのひとつが制御端に供給される、ｎ＋１個のスイ
ッチング素子１３のうちのひとつがオン状態に移行せし
められ、それにより、ノードＮがオン状態とされたスイ
ッチング素子１３及びそれに接続されたヒューズ１４を
通じて接地されることになり、図２に示される如く、ノ
ードＮの電圧ＮＲＷが時点ｔ３において低レベル状態に
移行せしめられる。また、それに伴って、インバータ１
７の出力が供給されるインバータ１９の出力端に得られ
る信号ＤＷが、図２に示される如く、高レベル状態から
低レベル状態に移行せしめられる。

【００３５】斯かる際において、回路ブロック２５にお
いては、制御信号ＲＷＤＥが高レベル状態をとるものと
されることにより、その高レベル状態をとる制御信号Ｒ
ＷＤＥが、インバータ２６により低レベル状態をとるも
のとされて供給されるナンド回路２７にあっては、その
出力端に得られる信号ＤＷＤが、図２に示される如く、
インバータ１９からの信号ＤＷのレベル状態にかかわら
ず、高レベル状態をとるものとされる。また、高レベル
状態をとる制御信号ＲＷＤＥが供給されるナンド回路２
８にあっては、その出力端に得られる信号ＸＩＤが、図
２に示される如く、時点ｔ２において高レベル状態に移
行せしめられるアドレス信号Ｘｉが高レベル状態にある
とき低レベル状態をとるものとされ、時点ｔ２において
低レベル状態に移行せしめられる。

【００３６】そして、ナンド回路２９の出力端に得られ
る信号ＤＷＲは、ナンド回路２８の出力端に得られる信
号ＸＩＤが低レベル状態にあるとき高レベル状態をとる
ものとされ、従って、時点ｔ２において高レベル状態に
移行せしめられるアドレス信号Ｘｉと同じレベル状態に
おかれる。その結果、図２に示される如く、時点ｔ４に
おいて、ナンド回路２９からの信号ＤＷＲが供給される
ナンド回路２０に供給される制御信号ＸＤＥが、低レベ
ル状態から高レベル状態に移行せしめられると、ナンド
回路２０の出力端にインバータ２１を介して接続された
接続端子１１に得られる冗長ラインアクセス信号ＤＲＷ
は、低レベル状態から高レベル状態に移行せしめられ、
それにより、接続端子１１に接続された特定の冗長ワー
ドラインが選択されて、それに接続された冗長ワードラ
インメモリセル列に対するアクセスが行われる。

【００３７】また、それとともに、インバータ２９の出
力端に得られる信号ＤＷＲがインバータ２２を通じて得
られるアクセス状態表示信号ＤＷＲＢが、低レベル状態
をとるものとされて、通常ワードラインアクセス回路部
に供給され、それにより、通常ワードラインアクセス回
路部における、アドレス信号Ｘｉに対応するワードライ
ンアドレス信号ＡＸｉによって、それが供給される通常
ワードラインが選択されることになる動作が阻止され
る。

【００３８】このようにして、アドレス信号Ｘ０〜Ｘｎ
が夫々供給されるｎ＋１個のスイッチング素子１３の夫
々に接続されたヒューズ１４のうちのひとつが溶断され
ることによりなされる、適正に動作しない通常メモリセ
ルが含まれる通常ワードラインメモリセル列と、接続端
子１１に接続された特定の冗長ワードラインに接続され
たものとされる、特定の冗長ワードラインメモリセル列
との置換えのための状態設定が行われていない状態のも
とにあっても、高レベル状態をとる制御信号ＲＷＤＥと
アドレス信号Ｘｉとに応じて、接続端子１１に連なる特
定の冗長ワードラインに接続された冗長メモリセルに対
するアクセスが行われることになる。そして、それによ
り、適正に動作しない通常メモリセルが含まれる通常ワ
ードラインメモリセル列と特定の冗長ワードラインメモ
リセル列との置換えのための状態設定が行われるに先立
って、特定の冗長ワードラインメモリセル列を成す冗長
メモリセルの夫々についてのそれが適正に動作するか否
かをチェックするためのテストを行えることになる。

【００３９】なお、上述の如くにして、ｎ＋１個のスイ
ッチング素子１３の夫々に接続されたヒューズ１４が全
て溶断されることなく存在しているもとにおいて、接続
端子１１に接続された特定の冗長ワードラインが選択さ
れて、それに接続された冗長ワードラインメモリセル列
に対するアクセスが行われ、また、それとともに、通常
ワードラインアクセス回路部における通常ワードライン
の選択が阻止されることになる動作が行われるとき以外
のときにおいては、回路ブロック２５において制御信号
ＲＷＤＥが低レベル状態に維持される。制御信号ＲＷＤ
Ｅが低レベル状態をとるもとにあっては、回路ブロック
２５におけるナンド回路２９から得られる信号ＤＷＲ
は、インバータ１９から得られる信号ＤＷと同じものと
されるので、図１に示される例は、図５に示される冗長
メモリセルアクセス回路と同等の動作を行うものとされ
る。

【００４０】図３は、図１に示される接続端子１１に対
応する２個の接続端子に夫々接続された２本の冗長ワー
ドラインが在る場合における、図１に示される回路ブロ
ック２５に対応する、アクセス状態形成部を形成するも
のとされた回路ブロックの例を示す。この図３に示され
る回路ブロックの例にあっては、各々が図１に示される
回路ブロック２５におけるインバータ２６に対応するも
のとされたインバータ２６Ａ及び２６Ｂ，各々が図１に
示される回路ブロック２５におけるナンド回路２７に対
応するものとされたナンド回路２７Ａ及び２７Ｂ，各々
が図１に示される回路ブロック２５におけるナンド回路
２８に対応するものとされたナンド回路２８Ａ及び２８
Ｂ、及び、各々が図１に示される回路ブロック２５にお
けるナンド回路２９に対応するものとされたナンド回路
２９Ａ及び２９Ｂを含んで構成されている。

【００４１】そして、図１に示されるインバータ１９か
ら得られる信号ＤＷに相当する信号ＤＷＡＡがナンド回
路２７Ａにインバータ２６Ａを通じた制御信号ＲＷＤＥ
と共に供給され、また、同じく図１に示されるインバー
タ１９から得られる信号ＤＷに相当する信号ＤＷＢＢが
ナンド回路２７Ｂにインバータ２６Ｂを通じた制御信号
ＲＷＤＥと共に供給される。また、ナンド回路２８Ａ及
び２８Ｂには、制御信号ＲＷＤＥと共に、アドレス信号
Ｘ０〜Ｘｎのうちのふたつ、例えば、Ｘ０とＸ１とが夫
々供給されている。それにより、ナンド回路２９Ａ及び
２９Ｂから、各々が図１に示される回路ブロック２５に
おけるインバータ２９から得られる信号ＤＷＲに相当す
るものとされる信号ＤＷＲＡＡ及びＤＷＲＢＢが夫々得
られ、それにより、制御信号ＲＷＤＥが高レベル状態に
維持されたもとで、アドレス信号Ｘ０の高レベル状態に
応じて、２個の接続端子に夫々接続された２本の冗長ワ
ードラインのうちの一方に接続された冗長ワードライン
メモリセル列に対するアクセスが行われるとともに、ア
ドレス信号Ｘ１の高レベル状態に応じて、２個の接続端
子に夫々接続された２本の冗長ワードラインのうちの他
方に接続された冗長ワードラインメモリセル列に対する
アクセスが行われる。さらに、ナンド回路２９Ａ及び２
９Ｂから夫々得られる信号ＤＷＲＡＡ及びＤＷＲＢＢ
が、ノア回路３０に供給されて、ノア回路３０からアク
セス状態表示信号ＤＷＲＢが得られて、通常ワードライ
ンアクセス回路部へと送出される。

【００４２】上述の図１に示される本発明に係る冗長メ
モリセルアクセス回路の例は、適正に動作しない通常メ
モリセルが含まれる通常ワードラインメモリセル列と、
特定の冗長ワードラインメモリセル列との置換えのため
の状態設定が行われていない状態のもとにおいて、その
特定の冗長ワードラインが選択されて、それに接続され
た冗長ワードラインメモリセル列に対するアクセスが行
われ、また、それとともに、通常ワードラインアクセス
回路部における通常ワードラインの選択が阻止されるこ
とになる動作が行われるものとされているが、本発明に
係る冗長メモリセルアクセス回路の他の例は、適正に動
作しない通常メモリセルが含まれる通常ビットラインメ
モリセル列と、特定の冗長ビットラインメモリセル列と
の置換えのための状態設定が行われていない状態のもと
において、その特定の冗長ビットラインメモリセル列に
対するアクセスが行われ、また、それとともに、通常ビ
ットラインアクセス回路部における通常ビットラインの
選択が阻止されることになる動作が行われるものとされ
る。このような本発明に係る冗長メモリセルアクセス回
路の他の例は、図１に示される例に関わる通常ワードラ
イン及び冗長ワードラインが夫々通常ビットライン及び
冗長ビットラインに置き換えられたものとして得られ、
図１に示される例と同様に構成されて、図１に示される
例と同様の動作を行う。

【００４３】

【発明の効果】以上の説明から明らかな如くに、本発明
に係る冗長メモリセルアクセス回路にあっては、状態設
定部において行われる、アドレス信号受理部に供給され
るアドレス信号のうちの特定のものがワードラインもし
くはビットラインアドレス信号の状態に従ってとる特定
の状態に応じて、接続部を通じて半導体メモリ装置に設
けられた特定の冗長ワードラインもしくは冗長ビットラ
インに、それに接続された冗長メモリセルに対するアク
セス信号出力が供給される状態がとられることになる状
態設定が、半導体メモリ装置における適正に動作しない
通常メモリセルが含まれる通常ワードラインメモリセル
列とそれに代えて用いられるべき特定の冗長ワードライ
ンメモリセル列との置換えのための状態設定、あるい
は、適正に動作しない通常メモリセルが含まれる通常ビ
ットラインメモリセル列とそれに代えて用いられるべき
特定の冗長ビットラインメモリセル列との置換えのため
の状態設定とされることになり、また、アクセス状態形
成部が、状態設定部における状態設定が行われていない
もとにおいても、所定の制御信号に応じて、接続部を通
じて半導体メモリ装置に設けられた特定の冗長ワードラ
インもしくは冗長ビットラインに、それに接続された冗
長メモリセルに対するアクセス信号出力が供給される状
態を生じさせる。

【００４４】従って、本発明に係る冗長メモリセルアク
セス回路によれば、半導体メモリ装置における冗長ワー
ドラインメモリセル列もしくは冗長ビットラインメモリ
セル列に対するアクセスを、適正に動作しない通常メモ
リセルが含まれる通常ワードラインメモリセル列とそれ
に代えて用いられるべき特定の冗長ワードラインメモリ
セル列との置換えのための状態設定、あるいは、適正に
動作しない通常メモリセルが含まれる通常ビットライン
メモリセル列とそれに代えて用いられるべき特定の冗長
ビットラインメモリセル列との置換えのための状態設定
がなされていないもとにあっても行うことができること
になる。そして、本発明に係る冗長メモリセルアクセス
回路が用いられる場合には、半導体メモリ装置における
冗長メモリセルについてのそれが適正に動作するか否か
のテストが、状態設定部における状態設定、即ち、適正
に動作しない通常メモリセルが含まれる通常ワードライ
ンメモリセル列とそれに代えて用いられるべき特定の冗
長ワードラインメモリセル列との置換えのための状態設
定、あるいは、適正に動作しない通常メモリセルが含ま
れる通常ビットラインメモリセル列とそれに代えて用い
られるべき特定の冗長ビットラインメモリセル列との置
換えのための状態設定がなされる前に行われ得るものと
されることになり、それにより、半導体メモリ装置の製
造及びテストにおける効率の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る冗長メモリセルアクセス回路の一
例を示す回路図である。

【図２】図１に示される例の動作説明に供されるタイム
チャートである。

【図３】本発明に係る冗長メモリセルアクセス回路を構
成する回路ブロックの例を示す回路図である。

【図４】半導体メモリ装置におけるメモリセルの配列配
置状態及びワードラインとビットラインとの設置状態の
一例を示す概念図である。

【図５】従来の冗長メモリセルアクセス回路の例を示す
回路図である。

【図６】図１に示される例及び図５に示される冗長メモ
リセルアクセス回路の例に用いられるアドレス信号を形
成する回路の例を示す回路図である。

【図７】図５に示される冗長メモリセルアクセス回路の
例の動作説明に供されるタイムチャートである。

【図８】図５に示される冗長メモリセルアクセス回路の
例の動作説明に供されるタイムチャートである。

【符号の説明】

１１ 接続端子 １２，１３，１８ スイッチング素子 １４ ヒューズ １５，２０，２７，２７Ａ，２７Ｂ，２８，２８Ａ，２
８Ｂ，２９，２９Ａ，２９Ｂ ナンド回路 １６，１７，１９，２１，２２，２６，２６Ａ，２６Ｂ
インバータ ２５ 回路ブロック ３０ ノア回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】各々が複数の通常ワードラインのひとつ及
   び複数の通常ビットラインのひとつに接続されたものと
   される複数の通常メモリセルに加えて、各々が少なくと
   も冗長ワードライン及び冗長ビットラインの一方に接続
   されたものとされる複数の冗長メモリセルが設けられた
   半導体メモリ装置における特定の冗長ワードラインもし
   くは冗長ビットラインとの接続部と、 上記複数の通常ワードラインもしくは通常ビットライン
   のひとつを選択するワードラインもしくはビットライン
   アドレス信号に基づくアドレス信号が供給されるアドレ
   ス信号受理部と、 該アドレス信号受理部に供給される上記アドレス信号の
   うちの特定のものが上記ワードラインもしくはビットラ
   インアドレス信号の状態に従ってとる特定の状態に応じ
   て、上記接続部を通じて上記特定の冗長ワードラインも
   しくは冗長ビットラインに、該特定の冗長ワードライン
   もしくは冗長ビットラインに接続された冗長メモリセル
   に対するアクセス信号出力が供給される状態がとられる
   ことになる状態設定が行われ得るものとされる状態設定
   部と、 該状態設定部における上記状態設定が行われていないも
   とで、所定の制御信号に応じて、上記接続部を通じて上
   記特定の冗長ワードラインもしくは冗長ビットライン
   に、該特定の冗長ワードラインもしくは冗長ビットライ
   ンに接続された冗長メモリセルに対するアクセス信号出
   力が供給される状態を生じさせるアクセス状態形成部
   と、を備えて構成される冗長メモリセルアクセス回路。
2. 【請求項２】状態設定部が、状態設定が行われたもとに
   あって、アドレス信号のうちの特定のものが特定の状態
   をもってアドレス信号受理部に供給され、それにより、
   接続部を通じて特定の冗長ワードラインもしくは冗長ビ
   ットラインに、該特定の冗長ワードラインもしくは冗長
   ビットラインに接続された冗長メモリセルに対するアク
   セス信号出力が供給される状態がとられるとき、上記ア
   ドレス信号のうちの特定のものに応じて、特定の通常ワ
   ードラインもしくは通常ビットラインに接続された通常
   メモリセルに対するアクセス信号出力を供給する動作を
   行う通常メモリセルアクセス回路部に、該アクセス信号
   出力を供給する動作を阻止する制御信号を送出するもの
   とされることを特徴とする請求項１記載の冗長メモリセ
   ルアクセス回路。
3. 【請求項３】アクセス状態形成部が、所定の制御信号に
   応じて、アドレス信号のうちの特定のものが特定の状態
   をもって供給されるとき、接続部を通じて特定の冗長ワ
   ードラインもしくは冗長ビットラインに、該特定の冗長
   ワードラインもしくは冗長ビットラインに接続された冗
   長メモリセルに対するアクセス信号出力が供給される状
   態を生じさせることを特徴とする請求項１または２記載
   の冗長メモリセルアクセス回路。
4. 【請求項４】アクセス状態形成部が、所定の制御信号に
   応じ、アドレス信号のうちの特定のものが特定の状態を
   もって供給されるとき、接続部を通じて特定の冗長ワー
   ドラインもしくは冗長ビットラインに、該特定の冗長ワ
   ードラインもしくは冗長ビットラインに接続された冗長
   メモリセルに対するアクセス信号出力が供給される状態
   を生じさせる際に、上記アドレス信号のうちの特定のも
   のに応じて、特定の通常ワードラインもしくは通常ビッ
   トラインに接続された通常メモリセルに対するアクセス
   信号出力を供給する動作を行う通常メモリセルアクセス
   回路部に、該アクセス信号出力を供給する動作を阻止す
   る制御信号を送出するものとされることを特徴とする請
   求項３記載の冗長メモリセルアクセス回路。