JPH0870394A - Ａｌｃ／クランプ制御回路 - Google Patents
Ａｌｃ／クランプ制御回路Info
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- JPH0870394A JPH0870394A JP6203852A JP20385294A JPH0870394A JP H0870394 A JPH0870394 A JP H0870394A JP 6203852 A JP6203852 A JP 6203852A JP 20385294 A JP20385294 A JP 20385294A JP H0870394 A JPH0870394 A JP H0870394A
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Abstract
(57)【要約】
【目的】 ＭＵＳＥデコーダのＡＬＣおよびクランプ制
御回路の共用を図る。 【構成】 ＭＵＳＥデコーダのＡＬＣおよびクランプ制
御回路において，ＡＬＣ及びクランプの基準レベルを切
り換えるスイッチ５３と、映像信号と基準レベルとの差
を検出する加算器５１と、データ処理回路５４と、ルー
プフィルタを構成する加算器５５、ＡＬＣおよびクラン
プの処理データをそれぞれ保持するラッチ回路５６、５
７、上記２つのラッチ出力を切り換えるスイッチ５８、
定数倍回路５９と、前記２つのラッチ回路の出力をそれ
ぞれＤ／Ａ変換器６０、６１で制御電圧を発生し、ＡＬ
Ｃ回路１及びクランプ回路２を制御する。さらに制御回
路６２で前記各回路の切り換え、ラッチタイミング等を
制御する。
御回路の共用を図る。 【構成】 ＭＵＳＥデコーダのＡＬＣおよびクランプ制
御回路において，ＡＬＣ及びクランプの基準レベルを切
り換えるスイッチ５３と、映像信号と基準レベルとの差
を検出する加算器５１と、データ処理回路５４と、ルー
プフィルタを構成する加算器５５、ＡＬＣおよびクラン
プの処理データをそれぞれ保持するラッチ回路５６、５
７、上記２つのラッチ出力を切り換えるスイッチ５８、
定数倍回路５９と、前記２つのラッチ回路の出力をそれ
ぞれＤ／Ａ変換器６０、６１で制御電圧を発生し、ＡＬ
Ｃ回路１及びクランプ回路２を制御する。さらに制御回
路６２で前記各回路の切り換え、ラッチタイミング等を
制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ハイビジョンを伝送す
るＭＵＳＥ(Multiple Sub-Nyquist SamplingEncoding：
多重サブサンプル伝送)方式のデコーダで用いられ，入
力映像信号のＡＬＣ及びクランプ回路を制御する回路に
関する。
るＭＵＳＥ(Multiple Sub-Nyquist SamplingEncoding：
多重サブサンプル伝送)方式のデコーダで用いられ，入
力映像信号のＡＬＣ及びクランプ回路を制御する回路に
関する。
【０００２】
【従来の技術】近年、ハイビジョン放送が実用化され、
衛星を使ったＭＵＳＥ方式による放送が開始された。Ｍ
ＵＳＥ方式の詳細については、二宮「ＭＵＳＥ−ハイビ
ジョン伝送方式」電子情報通信学会編に記載されてい
る。
衛星を使ったＭＵＳＥ方式による放送が開始された。Ｍ
ＵＳＥ方式の詳細については、二宮「ＭＵＳＥ−ハイビ
ジョン伝送方式」電子情報通信学会編に記載されてい
る。
【０００３】以下、図面を参照しながら従来のＡＬＣ及
びクランプ制御回路の例について説明する。
びクランプ制御回路の例について説明する。
【０００４】図３は従来ＭＵＳＥデコーダで用いられて
いるＡＬＣ及びクランプ制御の一例を示すブロック図で
ある。
いるＡＬＣ及びクランプ制御の一例を示すブロック図で
ある。
【０００５】図３において，１はＡＬＣ(Auto Level
Control)回路であり，後述するＡＬＣ制御回路７の出力
に応じて入力映像信号の振幅を制御する。２はクランプ
回路であり，後述するクランプ制御回路８の出力に応じ
て対応する一定値にクランプする。３はＡ／Ｄ変換器で
あり、アナログ信号をディジタル信号に変換する。４は
フレームパルス検出回路であり、ＡＬＣ制御回路７およ
びクランプ制御回路８の処理タイミングを制御する。７
はＡＬＣ制御回路であり、映像信号の振幅を検出しＡＬ
Ｃ回路１のゲインを制御する。８はクランプ制御回路で
あり、映像信号のクランプレベルを検出しクランプ回路
２のクランプレベルを制御する。６は信号処理回路であ
り、内挿処理等を行い、圧縮された映像信号を復元す
る。
Control)回路であり，後述するＡＬＣ制御回路７の出力
に応じて入力映像信号の振幅を制御する。２はクランプ
回路であり，後述するクランプ制御回路８の出力に応じ
て対応する一定値にクランプする。３はＡ／Ｄ変換器で
あり、アナログ信号をディジタル信号に変換する。４は
フレームパルス検出回路であり、ＡＬＣ制御回路７およ
びクランプ制御回路８の処理タイミングを制御する。７
はＡＬＣ制御回路であり、映像信号の振幅を検出しＡＬ
Ｃ回路１のゲインを制御する。８はクランプ制御回路で
あり、映像信号のクランプレベルを検出しクランプ回路
２のクランプレベルを制御する。６は信号処理回路であ
り、内挿処理等を行い、圧縮された映像信号を復元す
る。
【０００６】以上のように構成された従来のＡＬＣおよ
びクランプ制御回路は、それぞれ独立に制御を行う。Ａ
ＬＣ制御回路７では、映像信号の振幅を検出する。ＭＵ
ＳＥ方式では、信号のダイナミックレンジを２５６階調
（８ビットの分解能）とした場合、フレームパルスの上
側レベルが２３９、下側レベルが１６と規定されている
（図４（ａ））。そのため、フレームパルスの上側レベ
ルと下側レベルとの差から振幅を検出してＡＬＣ回路１
のゲインを調整する。
びクランプ制御回路は、それぞれ独立に制御を行う。Ａ
ＬＣ制御回路７では、映像信号の振幅を検出する。ＭＵ
ＳＥ方式では、信号のダイナミックレンジを２５６階調
（８ビットの分解能）とした場合、フレームパルスの上
側レベルが２３９、下側レベルが１６と規定されている
（図４（ａ））。そのため、フレームパルスの上側レベ
ルと下側レベルとの差から振幅を検出してＡＬＣ回路１
のゲインを調整する。
【０００７】クランプ制御回路８では、映像信号のクラ
ンプ期間のレベルを検出する。ＭＵＳＥ方式では、映像
信号のダイナミックレンジを２５６階調（８ビットの分
解能）とした場合、クランプレベルは１２８と規定され
ている（図４（ｂ））。そのため、検出したクランプ期
間のレベルと基準レベルとの差を検出して、クランプ回
路２のレベル制御を行う。フレームパルス検出回路４
は、タイミング制御の基準となるフレームパルスを検出
しＡＬＣ制御回路７およびクランプ制御回路８を制御す
る。
ンプ期間のレベルを検出する。ＭＵＳＥ方式では、映像
信号のダイナミックレンジを２５６階調（８ビットの分
解能）とした場合、クランプレベルは１２８と規定され
ている（図４（ｂ））。そのため、検出したクランプ期
間のレベルと基準レベルとの差を検出して、クランプ回
路２のレベル制御を行う。フレームパルス検出回路４
は、タイミング制御の基準となるフレームパルスを検出
しＡＬＣ制御回路７およびクランプ制御回路８を制御す
る。
【０００８】
【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、ＡＬＣ制御回路とクランプ制御回路はそ
れぞれ独立に制御を行う構成のため、回路規模が大きく
なるという課題を有していた。
うな構成では、ＡＬＣ制御回路とクランプ制御回路はそ
れぞれ独立に制御を行う構成のため、回路規模が大きく
なるという課題を有していた。
【０００９】本発明は上記課題に鑑み、ＡＬＣ制御とク
ランプ制御を同一のアルゴリズムで実現し、また時分割
で処理を行うことにより、制御回路を共用化し、さらに
制御ループのゲインを独立に設定できるＡＬＣ／クラン
プ制御回路を提供することを目的とする。
ランプ制御を同一のアルゴリズムで実現し、また時分割
で処理を行うことにより、制御回路を共用化し、さらに
制御ループのゲインを独立に設定できるＡＬＣ／クラン
プ制御回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明は、ＡＬＣ及びクランプの基準レベルを切り換
えて出力する第１のスイッチと、上記第１のスイッチの
出力と入力信号との差を検出する第１の加算器と、上記
第１の加算器の出力からＡＬＣ及びクランプ制御用のデ
ータを処理する回路と、上記処理回路の出力と後述の定
数倍回路の出力を加算する第２の加算器と、上記第２の
加算器の出力に接続された第１、２のラッチ回路と、上
記２つのラッチ回路の出力を切り換える第２のスイッチ
と、上記第２のスイッチの出力を定数倍して前記第２の
加算器に入力する回路と、前記２つのラッチ回路のそれ
ぞれの出力に接続されたＤ／Ａ変換器と、前記各回路を
制御する回路からなる。
に本発明は、ＡＬＣ及びクランプの基準レベルを切り換
えて出力する第１のスイッチと、上記第１のスイッチの
出力と入力信号との差を検出する第１の加算器と、上記
第１の加算器の出力からＡＬＣ及びクランプ制御用のデ
ータを処理する回路と、上記処理回路の出力と後述の定
数倍回路の出力を加算する第２の加算器と、上記第２の
加算器の出力に接続された第１、２のラッチ回路と、上
記２つのラッチ回路の出力を切り換える第２のスイッチ
と、上記第２のスイッチの出力を定数倍して前記第２の
加算器に入力する回路と、前記２つのラッチ回路のそれ
ぞれの出力に接続されたＤ／Ａ変換器と、前記各回路を
制御する回路からなる。
【００１１】
【作用】本発明は上記構成により、ＡＬＣ制御とクラン
プ制御を時分割で処理し、従来の約半分の回路規模でＡ
ＬＣ及びクランプの制御回路が構成できる。さらに、Ａ
ＬＣ回路、クランプ回路を含めた全体ループのゲインを
各々独立に設定ができる。
プ制御を時分割で処理し、従来の約半分の回路規模でＡ
ＬＣ及びクランプの制御回路が構成できる。さらに、Ａ
ＬＣ回路、クランプ回路を含めた全体ループのゲインを
各々独立に設定ができる。
【００１２】
【実施例】以下，図面を参照して本発明の一実施例を説
明する。図２はＭＵＳＥ方式のテレビジョン受像器の要
部ブロック図であり、図１はＡＬＣ／クランプ制御回路
５のブロック図である。
明する。図２はＭＵＳＥ方式のテレビジョン受像器の要
部ブロック図であり、図１はＡＬＣ／クランプ制御回路
５のブロック図である。
【００１３】図２において、１はＡＬＣ回路、２はクラ
ンプ回路、３はＡ／Ｄ変換器、４はフレームパルス検出
回路、６は信号処理回路であり、従来例と同様である。
５はＡＬＣ／クランプ制御回路であり、図１にその具体
的構成例を示す。
ンプ回路、３はＡ／Ｄ変換器、４はフレームパルス検出
回路、６は信号処理回路であり、従来例と同様である。
５はＡＬＣ／クランプ制御回路であり、図１にその具体
的構成例を示す。
【００１４】図１において、５１は第１の加算器であ
り、映像信号と基準レベルとの差を検出する。５２Ａは
ＡＬＣの基準レベル、５３（Ｂ）はクランプの基準レベ
ル、５３は第１のスイッチであり、タイミング制御回路
６２の出力によりＡＬＣ基準レベル５２（Ａ）とクラン
プ基準レベル５３（Ｂ）を切り換えて第１の加算器５１
に出力する。５４はデータ処理回路であり、映像信号の
振幅およびクランプレベルの状態を検出し、数値化す
る。
り、映像信号と基準レベルとの差を検出する。５２Ａは
ＡＬＣの基準レベル、５３（Ｂ）はクランプの基準レベ
ル、５３は第１のスイッチであり、タイミング制御回路
６２の出力によりＡＬＣ基準レベル５２（Ａ）とクラン
プ基準レベル５３（Ｂ）を切り換えて第１の加算器５１
に出力する。５４はデータ処理回路であり、映像信号の
振幅およびクランプレベルの状態を検出し、数値化す
る。
【００１５】５５は第２の加算器、５６、５７はそれぞ
れラッチ回路、５８は第２のスイッチ、５９は定数倍回
路で、ループフィルタを形成する。６０、６１はＤ／Ａ
変換器で、それぞれの出力を基準にＡＬＣ回路１、クラ
ンプ回路２を制御する。６２はタイミング制御回路であ
り、各回路の処理タイミングや切り換え等の制御を行
う。
れラッチ回路、５８は第２のスイッチ、５９は定数倍回
路で、ループフィルタを形成する。６０、６１はＤ／Ａ
変換器で、それぞれの出力を基準にＡＬＣ回路１、クラ
ンプ回路２を制御する。６２はタイミング制御回路であ
り、各回路の処理タイミングや切り換え等の制御を行
う。
【００１６】以上のように構成されたこの実施例につい
て、以下その動作を説明する。ＡＬＣ制御は従来例でも
説明したように、ＭＵＳＥ方式の信号の１ライン目と２
ライン目にあるフレームパルスの上側レベルと下側レベ
ルの差を検出し、基準レベルの２２３（上側レベル２３
９から下側レベル１６を減算したもの）に対して大きい
か小さいかを検出し、その結果が大きい場合は、ＡＬＣ
回路１のゲインを小さくし、逆に小さい場合は、ゲイン
を大きくするようにする。ここでは、振幅の大きさをフ
レームパルスから検出したが、ＶＩＴ信号の１ライン目
と２ライン目の平坦期間のレベルからも検出できる。
て、以下その動作を説明する。ＡＬＣ制御は従来例でも
説明したように、ＭＵＳＥ方式の信号の１ライン目と２
ライン目にあるフレームパルスの上側レベルと下側レベ
ルの差を検出し、基準レベルの２２３（上側レベル２３
９から下側レベル１６を減算したもの）に対して大きい
か小さいかを検出し、その結果が大きい場合は、ＡＬＣ
回路１のゲインを小さくし、逆に小さい場合は、ゲイン
を大きくするようにする。ここでは、振幅の大きさをフ
レームパルスから検出したが、ＶＩＴ信号の１ライン目
と２ライン目の平坦期間のレベルからも検出できる。
【００１７】クランプ制御は５６３ライン目と１１２５
ライン目にあるクランプ期間のレベルを検出し、基準レ
ベル１２８との差を検出する。検出結果が基準レベルよ
り大きい場合は、クランプ回路２のクランプレベルを下
げ、逆に小さい場合は、クランプレベルを上げるように
する。
ライン目にあるクランプ期間のレベルを検出し、基準レ
ベル１２８との差を検出する。検出結果が基準レベルよ
り大きい場合は、クランプ回路２のクランプレベルを下
げ、逆に小さい場合は、クランプレベルを上げるように
する。
【００１８】データ処理回路５４は検出結果が基準レベ
ル１２８より大きく異なる場合は、早くその基準レベル
に収束させるために大きな値とし、逆に基準レベル付近
の場合は、ノイズ等による変動を抑制するために小さな
値となるように非線形処理を行う。ループフィルタで
は，ＡＬＣおよびクランプ制御を独立に平滑化する必要
があるため、ラッチ回路５６、５７でそれぞれのデータ
を保持し、タイミング制御回路６２の出力によりこれら
２つのデータを切り換えて定数倍回路５９に出力する。
ル１２８より大きく異なる場合は、早くその基準レベル
に収束させるために大きな値とし、逆に基準レベル付近
の場合は、ノイズ等による変動を抑制するために小さな
値となるように非線形処理を行う。ループフィルタで
は，ＡＬＣおよびクランプ制御を独立に平滑化する必要
があるため、ラッチ回路５６、５７でそれぞれのデータ
を保持し、タイミング制御回路６２の出力によりこれら
２つのデータを切り換えて定数倍回路５９に出力する。
【００１９】定数倍回路５９は、ループフィルタの時定
数を決めるが、タイミング制御回路６２の出力によりＡ
ＬＣ制御とクランプ制御のときの定数値を切り替えるこ
とで，各々独立に設定が可能である。Ｄ／Ａ変換器６
０、６１は、ＡＬＣおよびクランプ制御のための検出結
果を制御電圧に変えて出力し、それぞれＡＬＣ回路１、
クランプ回路２を制御する。
数を決めるが、タイミング制御回路６２の出力によりＡ
ＬＣ制御とクランプ制御のときの定数値を切り替えるこ
とで，各々独立に設定が可能である。Ｄ／Ａ変換器６
０、６１は、ＡＬＣおよびクランプ制御のための検出結
果を制御電圧に変えて出力し、それぞれＡＬＣ回路１、
クランプ回路２を制御する。
【００２０】以上のように本発明の一実施例により、Ａ
ＬＣ制御とクランプ制御を第１のスイッチ５３により切
換え、データ処理回路５４をはじめ、各種の回路を共用
化することにより同一のアルゴリズムで実現することが
出来る。
ＬＣ制御とクランプ制御を第１のスイッチ５３により切
換え、データ処理回路５４をはじめ、各種の回路を共用
化することにより同一のアルゴリズムで実現することが
出来る。
【００２１】
【発明の効果】以上説明したように、本発明は、ＡＬＣ
及びクランプの制御を同一のアルゴリズムで、かつ時分
割処理により回路の共用化が可能になり従来の約半分の
回路規模で実現できる。さらに、全体ループのゲインを
各々独立に設定できる。
及びクランプの制御を同一のアルゴリズムで、かつ時分
割処理により回路の共用化が可能になり従来の約半分の
回路規模で実現できる。さらに、全体ループのゲインを
各々独立に設定できる。
【図１】本発明の一実施例におけるＡＬＣ／クランプ制
御回路のブロック図
御回路のブロック図
【図２】同制御回路を用いたＭＵＳＥ方式のテレビジョ
ン受像器の要部の一例を示すブロック図
ン受像器の要部の一例を示すブロック図
【図３】従来のＡＬＣおよびクランプ制御回路を示すブ
ロック図
ロック図
【図４】（ａ） フレームパルスの波形を示す図 （ｂ） ＭＵＳＥ方式の信号構成を示す図
５１、５５ 加算器 ５２（Ａ） ＡＬＣの基準レベル ５２（Ｂ） クランプの基準レベル ５３、５８ スイッチ ５４ データ処理回路 ５６、５７ ラッチ回路 ５９ 定数倍回路 ６０、６１ Ｄ／Ａ変換器 ６２ タイミング制御回路
Claims (1)
- 【請求項１】 ＡＬＣまたはクランプの基準レベルを切
り換えて出力する第１のスイッチと、上記第１のスイッ
チの出力と映像信号とのレベルの差を検出する第１の加
算器と、上記第１の加算器の出力からＡＬＣまたはクラ
ンプ制御用のデータを処理するデータ処理回路と、上記
データ処理回路の出力と定数倍回路の出力を加算する第
２の加算器と、上記第２の加算器の出力に接続された第
１、２のラッチ回路と、上記第１、第２のラッチ回路の
出力を切り換える第２のスイッチと、上記第２のスイッ
チの出力を定数倍して上記第２の加算器に入力する定数
倍回路と、上記第１、第２のラッチ回路のそれぞれの出
力に接続されたＤ／Ａ変換器を備えたことを特徴とする
ＡＬＣ／クランプ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203852A JPH0870394A (ja) | 1994-08-29 | 1994-08-29 | Ａｌｃ／クランプ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203852A JPH0870394A (ja) | 1994-08-29 | 1994-08-29 | Ａｌｃ／クランプ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870394A true JPH0870394A (ja) | 1996-03-12 |
Family
ID=16480769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203852A Pending JPH0870394A (ja) | 1994-08-29 | 1994-08-29 | Ａｌｃ／クランプ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870394A (ja) |
-
1994
- 1994-08-29 JP JP6203852A patent/JPH0870394A/ja active Pending
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