JPH06113230A - 自動レベル制御装置 - Google Patents
自動レベル制御装置Info
- Publication number
- JPH06113230A JPH06113230A JP4257814A JP25781492A JPH06113230A JP H06113230 A JPH06113230 A JP H06113230A JP 4257814 A JP4257814 A JP 4257814A JP 25781492 A JP25781492 A JP 25781492A JP H06113230 A JPH06113230 A JP H06113230A
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- JP
- Japan
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- level
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- Pending
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- Television Receiver Circuits (AREA)
- Television Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 本発明はフレームパルスラインから検出し、
この積分されたフレーム周期の誤差データを水平周期の
データにデータ補正することにより、等化的にＤ／Ａ変
換のビット精度を向上し、基準レベル信号の変動を低減
する自動レベル制御装置に関する。 【構成】 入力ＭＵＳＥ信号を利得制御増幅器を介し
て、Ａ／Ｄ変換するＡ／Ｄ変換器と、このディジタルデ
ータからフレームパルスラインのレベルを検出する回路
と、この検出レベルと基準レベルと比較し誤差データを
得るレベル比較回路と、このフレーム周期の誤差データ
を積分する積分回路と、この積分したデータをＮ水平走
査線周期でデータ変換するデータ補正回路と、このデー
タ補正後の上位ＭビットをＤ／Ａ変換し、アナログ制御
電圧を発生し、この制御電圧により前記可変制御増幅器
を制御する。
この積分されたフレーム周期の誤差データを水平周期の
データにデータ補正することにより、等化的にＤ／Ａ変
換のビット精度を向上し、基準レベル信号の変動を低減
する自動レベル制御装置に関する。 【構成】 入力ＭＵＳＥ信号を利得制御増幅器を介し
て、Ａ／Ｄ変換するＡ／Ｄ変換器と、このディジタルデ
ータからフレームパルスラインのレベルを検出する回路
と、この検出レベルと基準レベルと比較し誤差データを
得るレベル比較回路と、このフレーム周期の誤差データ
を積分する積分回路と、この積分したデータをＮ水平走
査線周期でデータ変換するデータ補正回路と、このデー
タ補正後の上位ＭビットをＤ／Ａ変換し、アナログ制御
電圧を発生し、この制御電圧により前記可変制御増幅器
を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＵＳＥ方式のデコー
ド処理に関し、特にＭＵＳＥ信号をディジタル信号に変
換する場合の自動レベル制御装置に関するものである。
ド処理に関し、特にＭＵＳＥ信号をディジタル信号に変
換する場合の自動レベル制御装置に関するものである。
【０００２】
【従来の技術】高精細度テレビジョンの衛星放送の標準
方式として企画化されたＭＵＳＥは、広帯域な高精細度
テレビジョン信号を帯域圧縮して１２ＧＨｚ帯の１チャ
ンネルで放送できる方式である。
方式として企画化されたＭＵＳＥは、広帯域な高精細度
テレビジョン信号を帯域圧縮して１２ＧＨｚ帯の１チャ
ンネルで放送できる方式である。
【０００３】このＭＵＳＥ方式の伝送信号の割当を図５
に、ラインＮｏ．１、およびラインＮｏ．２のフレーム
パルスラインの信号波形を図６に示す。
に、ラインＮｏ．１、およびラインＮｏ．２のフレーム
パルスラインの信号波形を図６に示す。
【０００４】ＭＵＳＥ方式はディジタル信号での非線形
処理が行われており、ＭＵＳＥ信号をデコードする際、
Ａ／Ｄ変換する前にＭＵＳＥ信号を一定のレベルに維持
する必要がある。
処理が行われており、ＭＵＳＥ信号をデコードする際、
Ａ／Ｄ変換する前にＭＵＳＥ信号を一定のレベルに維持
する必要がある。
【０００５】フレームパルスラインのハイレベルは２３
９／２５６、ローレベルは１６／２５６に規定されてい
る。
９／２５６、ローレベルは１６／２５６に規定されてい
る。
【０００６】図４は従来の自動レベル制御装置のブロッ
クを示すものであり、１はＭＵＳＥ信号の振幅を制御す
る利得制御増幅回路、２はＭＵＳＥ信号をディジタル信
号に変換するＡ／Ｄ変換器は、３はディジタルデータよ
り、フレームパルスラインのハイレベル、およびローレ
ベルを検出するレベル検出回路、４はレベル検出したデ
ータと基準レベルデータ（２３９／２５６、１６／２５
６）を比較して、誤差データを検出するレベル比較回
路、５はこの誤差データをフレーム周期で積分する積分
回路、６はこの積分されたデータをアナログ電圧に変換
するＤ／Ａ変換器、このアナログ制御電圧を利得制御回
路に帰還させて、自動レベル制御ループを構成してい
る。１０はディジタルのＭＵＳＥ信号をデコードするＭ
ＵＳＥ信号処理部である。
クを示すものであり、１はＭＵＳＥ信号の振幅を制御す
る利得制御増幅回路、２はＭＵＳＥ信号をディジタル信
号に変換するＡ／Ｄ変換器は、３はディジタルデータよ
り、フレームパルスラインのハイレベル、およびローレ
ベルを検出するレベル検出回路、４はレベル検出したデ
ータと基準レベルデータ（２３９／２５６、１６／２５
６）を比較して、誤差データを検出するレベル比較回
路、５はこの誤差データをフレーム周期で積分する積分
回路、６はこの積分されたデータをアナログ電圧に変換
するＤ／Ａ変換器、このアナログ制御電圧を利得制御回
路に帰還させて、自動レベル制御ループを構成してい
る。１０はディジタルのＭＵＳＥ信号をデコードするＭ
ＵＳＥ信号処理部である。
【０００７】以上のように構成された従来の自動レベル
制御装置では、ＭＵＳＥ信号は振幅制御する利得制御増
幅回路１を介して、Ａ／Ｄ変換器２に供給され、ディジ
タル化される。このディジタル化されたＭＵＳＥ信号は
レベル検出回路３に供給される。このレベル検出回路３
で、ラインＮｏ．１のＶＩＴパルスの前後のハイレベル
期間のデータを検出し、またラインＮｏ．２のＶＩＴパ
ルスの前後のローレベル期間のデータを検出する。この
検出されたデータはレベル比較回路４で、このハイレベ
ルのデータと基準レベル（２３９／２５６）、およびロ
ーレベルのデータと基準レベル（１６／２５６）を比較
して、誤差データを検出する。この誤差データはフレー
ム周期のデータであり、積分回路５でこの誤差データを
積分する。この積分された誤差データはＤ／Ａ変換器６
に供給して、アナログ制御電圧を発生して利得制御増幅
器１を制御する。この自動レベル制御ループにより、フ
レームパルスラインのハイレベルが２３９／２５６、ロ
ーレベルが１６／２５６に収束するように、ＭＵＳＥ信
号のレベルが制御される。
制御装置では、ＭＵＳＥ信号は振幅制御する利得制御増
幅回路１を介して、Ａ／Ｄ変換器２に供給され、ディジ
タル化される。このディジタル化されたＭＵＳＥ信号は
レベル検出回路３に供給される。このレベル検出回路３
で、ラインＮｏ．１のＶＩＴパルスの前後のハイレベル
期間のデータを検出し、またラインＮｏ．２のＶＩＴパ
ルスの前後のローレベル期間のデータを検出する。この
検出されたデータはレベル比較回路４で、このハイレベ
ルのデータと基準レベル（２３９／２５６）、およびロ
ーレベルのデータと基準レベル（１６／２５６）を比較
して、誤差データを検出する。この誤差データはフレー
ム周期のデータであり、積分回路５でこの誤差データを
積分する。この積分された誤差データはＤ／Ａ変換器６
に供給して、アナログ制御電圧を発生して利得制御増幅
器１を制御する。この自動レベル制御ループにより、フ
レームパルスラインのハイレベルが２３９／２５６、ロ
ーレベルが１６／２５６に収束するように、ＭＵＳＥ信
号のレベルが制御される。
【０００８】
【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、自動レベル制御ループの中で、レベル比
較回路４で基準レベルとの比較を行うときの精度はＤ／
Ａ変換器６の精度で決まり、Ｄ／Ａ変換器６の精度によ
るアナログ制御電圧の変動によりＭＵＳＥ信号の振幅変
動が生じ、Ａ／Ｄ変換後のディジタルデータも変動が大
きい場合があり、結果として、デコード処理されて出力
されるＲ，Ｇ，Ｂ出力信号のレベル変動も大きいという
問題点を有していた。また、誤差データがフレーム周期
（３０Ｈｚ）であり、Ｄ／Ａ変換器６の補間フィルタと
なるＬＰＦの帯域も狭くなり、結果的にループの時定数
が大きくて、応答特性が遅いという問題点を有してい
た。
うな構成では、自動レベル制御ループの中で、レベル比
較回路４で基準レベルとの比較を行うときの精度はＤ／
Ａ変換器６の精度で決まり、Ｄ／Ａ変換器６の精度によ
るアナログ制御電圧の変動によりＭＵＳＥ信号の振幅変
動が生じ、Ａ／Ｄ変換後のディジタルデータも変動が大
きい場合があり、結果として、デコード処理されて出力
されるＲ，Ｇ，Ｂ出力信号のレベル変動も大きいという
問題点を有していた。また、誤差データがフレーム周期
（３０Ｈｚ）であり、Ｄ／Ａ変換器６の補間フィルタと
なるＬＰＦの帯域も狭くなり、結果的にループの時定数
が大きくて、応答特性が遅いという問題点を有してい
た。
【０００９】本発明はかかる点に鑑み、積分されたフレ
ーム周期の誤差データを水平周期のデータにデータ補正
することにより、等化的にＤ／Ａ変換のビット精度を向
上し、基準レベル信号の変動を低減する自動レベル制御
装置を提供することを目的とする。
ーム周期の誤差データを水平周期のデータにデータ補正
することにより、等化的にＤ／Ａ変換のビット精度を向
上し、基準レベル信号の変動を低減する自動レベル制御
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明では、入力ＭＵＳ
Ｅ信号を利得制御増幅器を介して、Ａ／Ｄ変換する手段
と、このディジタルデータから垂直帰線帰還に多重され
たフレームパルスラインのレベルを検出する手段と、こ
の検出レベルと基準レベルと比較し誤差データを得る手
段と、このフレーム周期の誤差データを積分する手段
と、この積分したデータをＮ水平走査線周期でデータ補
正をする手段と、このデータ補正後の上位ＭビットをＤ
／Ａ変換し、アナログ制御電圧を発生する手段と、この
制御電圧により前記可変制御増幅器を制御することを特
徴とする自動レベル制御装置である。
Ｅ信号を利得制御増幅器を介して、Ａ／Ｄ変換する手段
と、このディジタルデータから垂直帰線帰還に多重され
たフレームパルスラインのレベルを検出する手段と、こ
の検出レベルと基準レベルと比較し誤差データを得る手
段と、このフレーム周期の誤差データを積分する手段
と、この積分したデータをＮ水平走査線周期でデータ補
正をする手段と、このデータ補正後の上位ＭビットをＤ
／Ａ変換し、アナログ制御電圧を発生する手段と、この
制御電圧により前記可変制御増幅器を制御することを特
徴とする自動レベル制御装置である。
【００１１】
【作用】本発明は前記した構成により、フレームパルス
ラインより検出し、積分した誤差データに、適切な水平
走査線周期でデータ補正行い、等化的にＤ／Ａ変換器の
ビット精度を向上し、自動レベル制御ループによるＭＵ
ＳＥ信号の変動を低減することができる。
ラインより検出し、積分した誤差データに、適切な水平
走査線周期でデータ補正行い、等化的にＤ／Ａ変換器の
ビット精度を向上し、自動レベル制御ループによるＭＵ
ＳＥ信号の変動を低減することができる。
【００１２】
【実施例】図１は本発明の一実施例における自動レベル
制御装置のブロック図を示すものである。図１におい
て、従来例と同一回路については同一符号を付けてい
る。７はフレーム周期の誤差データを水平周期のデータ
に変換するデータ補正回路である。
制御装置のブロック図を示すものである。図１におい
て、従来例と同一回路については同一符号を付けてい
る。７はフレーム周期の誤差データを水平周期のデータ
に変換するデータ補正回路である。
【００１３】以上のように構成されたこの実施例の自動
レベル制御装置において、図２のデータ補正回路の具体
回路例、図３のレベル検出回路４の出力を補正処理回路
８にも入力し、直接Ｄ／Ａ出力されない下位のビットを
加算し、繰上がりがあれば、Ｄ／Ａ出力されている上位
ビットに１を足したものをＤ／Ａ出力する。
レベル制御装置において、図２のデータ補正回路の具体
回路例、図３のレベル検出回路４の出力を補正処理回路
８にも入力し、直接Ｄ／Ａ出力されない下位のビットを
加算し、繰上がりがあれば、Ｄ／Ａ出力されている上位
ビットに１を足したものをＤ／Ａ出力する。
【００１４】Ａ／Ｄ変換器２を通してＡ／Ｄ変換されて
入ってきた信号を、レベル検出回路４において積分し、
上位ビットを基準レベル信号としてＤ／Ａ変換器６に出
力し、下位ビットについては、補正処理回路８におい
て、Ｎ水平走査線周期単位（Ｎは整数）ごとに加算して
行き、繰上がりが出れば、上位ビットに１を加えたもの
をＤ／Ａ変換器６に出力する。
入ってきた信号を、レベル検出回路４において積分し、
上位ビットを基準レベル信号としてＤ／Ａ変換器６に出
力し、下位ビットについては、補正処理回路８におい
て、Ｎ水平走査線周期単位（Ｎは整数）ごとに加算して
行き、繰上がりが出れば、上位ビットに１を加えたもの
をＤ／Ａ変換器６に出力する。
【００１５】以上のようにこの実施例によれば、データ
補正回路７を設けることにより、Ｄ／Ａ変換器の出力の
ビット精度の向上をはかることができる。
補正回路７を設けることにより、Ｄ／Ａ変換器の出力の
ビット精度の向上をはかることができる。
【００１６】なお、実施例において、下位ビットの有効
ビット数については明記していないが、例えば、下位ビ
ットのうちの最上位ビット以外をマスクすれば、ビット
精度は２倍に向上し、下位ビットのうちの上位２ビット
以外をマスクすれば、ビット精度は４倍に向上する。
ビット数については明記していないが、例えば、下位ビ
ットのうちの最上位ビット以外をマスクすれば、ビット
精度は２倍に向上し、下位ビットのうちの上位２ビット
以外をマスクすれば、ビット精度は４倍に向上する。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
自動レベル制御装置において、簡単なデータ補正回路の
追加により、Ｄ／Ａ変換器のビット精度を等化的に向上
させることができ、ＭＵＳＥ信号の変動を低減すること
ができる。その実用的効果は大きい。
自動レベル制御装置において、簡単なデータ補正回路の
追加により、Ｄ／Ａ変換器のビット精度を等化的に向上
させることができ、ＭＵＳＥ信号の変動を低減すること
ができる。その実用的効果は大きい。
【図１】本発明の一実施例における自動レベル制御装置
のブロック図
のブロック図
【図２】同実施例におけるデータ補正回路の具体回路例
【図３】同実施例におけるデータ補正回路の具体回路例
の動作説明図
の動作説明図
【図４】従来の自動レベル制御装置のブロック図
【図５】ＭＵＳＥ方式の伝送信号の割当を示す図
【図６】フレームパルスラインの信号波形を示す図
１ 利得制御増幅器 ２ Ａ／Ｄ変換器 ３ レベル検出回路 ４ レベル比較回路 ５ 積分回路 ６ Ｄ／Ａ変換器 ７ データ補正回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/20 8943−5Ｃ
Claims (1)
- 【請求項１】 入力ＭＵＳＥ信号を利得制御増幅器を介
して、Ａ／Ｄ変換する手段と、このディジタルデータか
ら垂直帰線期間に多重されたフレームパルスラインのレ
ベルを検出する手段と、この検出レベルと基準レベルと
比較し誤差データを得る手段と、このフレーム周期の誤
差データを積分する手段と、この積分したデータをＮ水
平走査線周期でデータ補正をする手段と、このデータ補
正後の上位ＭビットをＤ／Ａ変換し、アナログ制御電圧
を発生する手段と、この制御電圧により前記可変制御増
幅器を制御することを特徴とする自動レベル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257814A JPH06113230A (ja) | 1992-09-28 | 1992-09-28 | 自動レベル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257814A JPH06113230A (ja) | 1992-09-28 | 1992-09-28 | 自動レベル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06113230A true JPH06113230A (ja) | 1994-04-22 |
Family
ID=17311496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257814A Pending JPH06113230A (ja) | 1992-09-28 | 1992-09-28 | 自動レベル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06113230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009273045A (ja) * | 2008-05-09 | 2009-11-19 | Oki Semiconductor Co Ltd | 信号処理装置 |
-
1992
- 1992-09-28 JP JP4257814A patent/JPH06113230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009273045A (ja) * | 2008-05-09 | 2009-11-19 | Oki Semiconductor Co Ltd | 信号処理装置 |
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