JPH08512179A - セルスイッチ及びこれを通してセルを経路選択する方法 - Google Patents

Abstract

(57)【要約】 複数のスイッチポート（２．ｎ）は、各１つがいくつかのユーザ端末に接続されて、ユーザ端末のセルを送信し及び受信するために供せられ、セルはペイロード及びアドレス指定情報を含む。スイッチコア（４）は、スイッチポート間に通信を可能とするためにスイッチポートを相互接続する。タグ発生手段は、ユーザ端末から受信されたセル（１７）のアドレス指定情報に基づいて、セルに属しかつスイッチコアを通してのセルの経路選定を可能とする経路選定情報を含むタグ（１４）を発生するためにスイッチポート内に備えられる。手段が、各セル毎に１つのタグずつ、対応するセルに対して前以てスイッチコアへタグを送信するために備えられる。スイッチコア内のスケジューリング手段が、前以て送信されたタグを受信し、及びスイッチポートからのそれぞれのセルの送信時間中に他のセルとの衝突を起こすことなく宛先ポートへセルを送信することができるようなスケジューリングのために、タグに含まれた経路選定情報に基づいて、これらの送信時間に関するスケジューリング情報を発生する。スケジューリング情報は、セルの起源のスイッチポートへ送信され、及びセルはそれらのそれぞれのスケジュールされた送信時間が現れるまでスイッチポート内に拘束される。

Description

【発明の詳細な説明】 セルスイッチ及びこれを通してセルを経路選択する方法 発明の技術分野 発明は、ペイロード及びアドレス指定情報を含むユーザ端末のセルを送信しか つ受信するために、各々がいくつかの前記ユーザ端末に接続された複数のスイッ チポート、前記スイッチポート間の通信を可能とするためにそれらを相互接続す るスイッチコア、セルに属しかつスイッチコアを通してそのセルの経路選定を可 能とする経路選定情報を含むタグを、ユーザ端末から受信したセルの前記アドレ ス指定情報に基づいて、発生するスイッチポート内のタグ発生（ｔａｇｇｉｎｇ ）手段を含むセルスイッチに関する。 発明は、更に、ペイロード及びアドレス指定情報を含むユーザ端末へセルを送 信しかつ受信するために、各々がいくつかの前記ユーザ端末に接続された複数の スイッチポート、前記スイッチポート間の通信を可能とするためにそれらを相互 接続するスイッチコアを含むセルスイッチを通してセルを経路選択する方法に関 する。 関連技術の説明 上に指示された種類のスイッチにおいては、セルバッファが、スイッチに同時 に到着しかつこれらのセルに共通の資源、例えば、出力を通過することになるセ ルの損失を回避するように構成されることがある。既知のシステムにおいては、 セルバッファは、この目的を達成するためにスイッチコア内に設置される必要が ある。したがって、高性能を達成するために、スイッチコア内に多数のセルバッ ファが要求される。 スイッチポート内にのみセルバッファを設置することによって、コアの大きさ 、かつそれゆえそのコストを低減させることができるであろう。これは、スイッ チコアに対する低コストが少数のポートのみを備える形態になっているスケーリ アブル（ｓｃａｌｅａｂｌｅ）システムに対する総コストを下げると云うことに おいて利点があるであろう。それゆえ、そのスイッチコストは、よりモジューラ （ｍｏｄｕｌａｒ）であるであろう。 しかしながら、１つの問題は、スイッチコア内のセルバッファの必要性が除去 されるようにいかにスイッチコア内の衝突を回避するかと云うことである。 ＥＰ ２６８，２５９に、スイッチ入力と出力との間の多段パケット転送を伴 うスイッチが説明されている。タグは、適当な出力へパケットを経路選定するた めにパケット宛先を識別する一方、伝送衝突を回避する。衝突に起因してすぐ転 送されないかもしれないパケットに対してはバッファリングが施され、上限がパ ケット転送ネットワーク内にそれらのパケットを滞在させるようにセットされる 。 パケットはいくつかのステップで取り扱われ、かつタグがこれらのステップ間 で修正されるが、しかし入力ポートからのパケットの送信時間についてのスケジ ューリングのためにタグが前以て送信されることはない。 ＵＳ ４，６３０，２５８に、いくつかの入力及び出力ポートを備えるパケッ ト転送ノードが説明されている。パケットを記憶しかつ全ての出力ポートへ転送 するために、単一待ち行列が各入力ポートに接続されている。異なるポートへ向 けられたパケット間で衝突が起こることがある。多数のポートメモリが、入力ポ ートと出力ポートとの間に接続されている。制御論理が、なかでも、メモリから 所定優先権方式に基づいて対応する経路選定タグ内に識別された出力ポートへパ ケットを転送するように構成されている。バッファ論理が、同じ入力ポートへ到 着しかつ同じ出力ポートに対して競合するタグを調停する。更に、同じ出力ポー トへ向けられたパケットのランダム選択が、パケットを不定時間にわたって待機 させる必要を伴わずに、実施される。 入力ポート内では、タグ発生は実施されない。存在するタグが転送されたパケ ットに続き、かつ、それゆえ、前以て送信されることはない。 ＵＳ ４，６２１，３５９にパケット転送が説明されており、ここではパケッ ト転送ノードが出力ポート宛先を指示する経路選定タグを含むパケットを取り扱 う。その目的は、出力ポートの各々に対してアドレス指定されたパケットの数の 平衡を取ることである。したがって、新タグが出力ポートロードを再分配するた めに発生される。新タグは、所定出力優先権方式を得るために修正される。 後続パケットに対する時間制御送信方式を提供するためにタグを前以て送信す ることは、ない。 ＵＳ ４，６２３，９９６に、出力ポート宛先を指示する経路選定タグを含む パケットを取り扱うパケット転送ノードが説明されている。複数の待ち行列スイ ッチが複数の入力ポートと複数の待ち行列集合と間に接続され、これらの集合は 出力ポート宛先の関数として適用パケットを記憶しかつ転送する複数の待ち行列 を含む。各待ち行列集合の待ち行列は異なる出力調停器に接続され、これらの調 停器は特定出力ポートへの経路選定を制御する。 後続パケットに対する時間制御送信方式を得るためにタグが前以て送信される ことは、ない。 発明の要約 発明の１つの目的は、序論によって確認された種類のスイッチにおいて、コア 内のセルバッファの必要性を除去するようにコア内の衝突に関する問題を解決す ることである。 発明によるスイッチは、各セル毎に１つのタグずつ、対応するセルに対して前 以てタグをスイッチコアへ送信する手段、前以て送信された前記タグを受信する 、及び、送信時間中に他のセルとの衝突を起こすことなくセルを宛先ポートへ送 信することができるようなスケジューリングのために、タグに含まれた経路選定 情報に基づいて、スイッチポートからのそれぞれのセルの送信時間に関するスケ ジューリング情報を発生するスイッチコア内のスケジューリング手段、セルの起 源のスイッチポートへ前記スケジュール情報を送信する手段、セルのそれぞれの スケジュールされた送信時間が現れるまでスイッチポート内にセルを拘束する遅 延手段、及びセルのそれぞれのスケジュールされた送信時間にスイッチコア内へ セルを送信する手段を含む。 発明による方法は、受信セルの前記アドレス指定情報に基づいて、スイッチコ アを通して所望宛先ポートへセルの経路選定を可能とする経路選定情報を含む各 受信セルに対するそれぞれのタグを発生するステップ、 対応するセルに対して前記タグを前以てスイッチコアへ送信する手段、 ポートからのそれぞれのセルの送信時間中に他のセルとの衝突を起こすことな くセルを宛先ポートへ送信することができるように、前以て送信された前記タグ 内に含まれた前記経路選定情報に基づいて、これらの送信時間に関するスケジュ ーリングのためのスケジューリング情報を発生するステップ、 セルの起源のポートへ前記スケジューリング情報を送信するステップ、 セルのそれぞれのスケジュールされた送信時間が現れるまでセルをポート内に 拘束するステップ、及び セルのそれぞれの送信時間にセルをコア内へ送信するステップ、を含む。 発明によれば、それゆえ、スイッチポートが前以てコアへ経路選定情報を提供 することによって、衝突が回避される。それによって、共通資源の同時通過を回 避するためにセルが前以て送信されるようにポートへの適当なフィードバックが 得られると云える。 セルは、タグによってコアを通して指向させられる。タグは、各セルに先行す る経路選定情報である。各タグはすぐ到着するセルにではなく、その後続の或る セルに関連した経路選定情報を含み、それゆえ、セルはポート内で遅延させられ る。経路選定情報の処理はコア内で実施され、その後、適当なスケジューリング 情報がポートへフィードバックされる。 セルは伝送サイクルと呼ばれる隣接固定長間隔内に転送されかつコアを通して 送信されると共に、内部セル宛先を含むタグを使用する。セル宛先は、ビットマ ップ内のビットとして、自明のやり方で、提供されてよく、それによってセルは いくつかの宛先を持つことができる（群アドレス指定）。タグ発生はポート内で 実施される。各セルはタグによって先行される。タグはセル伝送サイクル中ポー トからコアヘ転送される。反対方向へ、すなわち、コアからポートへ、スケジュ ーリング情報が転送されかつ妥当セルに対するフラグが伝送サイクル中タグの代 わりに転送される。 ポートからコアへの伝送サイクル中のセルがコアを通過する時間を持ちかつな んらの余分（ｅｘｔｒａ）遅延を伴わずにコアからポートへの伝送サイクル内に 位置するように、入伝送サイクルと出伝送サイクルとの間で位相位置はいくらか 異なる。 衝突を回避する処理のために時間を確保するように、セルは、対応するタグが コアへ送信された後に所定最少数の伝送サイクルだけポート内で遅延させられる 。 衝突は、セルの時間に合わせた分配によって回避される。ポートが或る伝送サ イクルにセルを伝送することを強制されるように、コアは全てのセルをスケジュ ールしかつポートに通知する。共同資源に対して競合するセルは、異なる伝送サ イクルに転送される。経路選定情報を伴わないタグは、待機している新セルがス ケジュールされていないことをコアに指示する。本発明による解決は小形コアを 結果的に生じ、この小形セルは良好なコスト効率で以て特定の制約内でシステム の大きさに無関係に使用されると云える。更に、最初から小形であるシステムは 、最初の投資を無駄にすることなく容易に品質改善されると云える。 図面の簡単な説明 発明を、付図を参照して下により厳密にいまから説明する。これらの図面にお いて、 第１図は本発明を使用する例証セルのトポロジーであり、 第２図はそのセルの経路選定ビットマップを備えるタグを示し、 第３図はスケジューリング情報の書式を示し、 第４図はラベル及び有効ロードからなるセルを示し、 第５図はポートからコアへの伝送サイクルとコアからポートへの伝送サイクル との間の移相及びタグに関係したスケジューリング情報を示し、 第６図はタグ及び２伝送サイクルだけ遅延させられたその対応するセルの局在 化を示し、 第７図はスケジューラの部分を形成し、かつスケジューリング順序と時間優先 権を制御するブロックを示し、 第８図はスケジューラの部分を形成し、かつ制御ブロックに含まれている状態 機械を示し、 第９図はスケジューラの部分を形成し、かつデータスケジューリング用メモリ に対するロックパルスを発生するブロックを示し、 第１０図は到着タグ用メモリを示し、 第１１図は到着タグ用メモリからの行の１つ間を選択しかつそれを出力上に提 示するデータスイッチを示し、 第１２図はスケジューリングデータ用メモリ内のいくつかの場所内に含まれた 回路を示し、 第１３図はスケジュールされたデータ用メモリの実例を示し、 第１４図は衝突制御ブロックの実例を示し、 第１５図は第７〜１４図に示されたいくつかのブロックを含むスケジューラを 示し、 第１６図はポート内にセルを拘束しかつそれらをスケジュールされた伝送サイ クルにコアへ送信する遅延手段を示し、 第１７図は遅延手段内のいくつかの事例に含まれるブロックを示し、 第１８図はそれぞれのポート内の遅延手段についての第１７図によるブロック の部分を形成する状態機械を示し、及び 第１９図は本発明の使用で以て提案された型式のスイッチを通してセルを接続 するシナリオを示す。 好適実施例の詳細な説明 第１図は、本発明を使用することのできるセルスイッチの１型式を概略的に示 す。 スイッチは、いくつかのポート２．ｎ、及びいくつかの入力６．ｎと出力８． ｎを備えるスイッチコア４を含む。簡単のために、第１図には、４つのポート２ ．１〜２．４、４つの入力６．１〜６．４、及び４つの出力８．１〜８．４だけ が示されている。ポート２．ｎは、スイッチの外側インタフェースを形成する。 複数のユーザ端末が、各ポートに接続されてよい。 ２つの反対方向への伝送チャンネル１０．ｎ及び１２．ｎを、それぞれ、通し て、各ポート２．ｎが、スイッチコアの、それぞれ、対応する入力６．ｎ及び出 力８．ｎに接続されている。 例として、スイッチは座標スイッチ型かつ非ブロッキングである、すなわち、 入力と出力の任意の組合わせを同時に接続することができるものとする。しかし ながら、本発明は、スイッチのなにか特定内部構造に限定されない。 出力内の衝突に起因して、すなわち、同じ出力ポートへ宛てられたいくつかの セルが時間を重ね合わせてスイッチヘ送信されるとき、セルの損失を回避するた めに、セルバッファが要求される。 本発明の重要な特徴によれば、全てのバッファセルは、ポートへ局在化される 。コアがセルバッファを欠いているから、セルの衝突を回避するために特殊な対 策を講じなければならない。これは、下により厳密に説明されるように、コアの 出力における衝突を回避するようにセルの到着をスケジュールしかつそれらのセ ルを嵌め込む（ｌｅｔｔｉｎｇ ｉｎ）ことによって、遂行される。 全てのポートはセル同期して働き、かつセルは伝送サイクルと呼ばれる隣接固 定長間隔内に転送される。セルはメモリ素子に記憶されると共に、それぞれの送 信時間を待機する。例として与えられたシステムにおいては、セルはビットの位 置が異なる出力を表現するビットマップの形をした内部経路選定情報に関する表 を調べることによって収集されかつ翻訳された或る形のアドレス指定情報を有す ると、仮定する。転送表から得られたこれらのマップはタグと呼ばれ、これが採 用された構想である。既知のシステムにおいてはタグがそれらの対応するセルへ 送信されるのに対して、本発明によるシステムにおいてはタグ及び対応するセル は分離されている。 第２図は、セル宛先ビットマップを備えるタグ１４を概略的に図解し、このタ グは４つのフィールド１４．１〜１４．４を含み、これらのフィールドは、与え られた例では、極めて簡単にスイッチコアの４つの列の各１つに対応するものと して想像されている。各フィールドは、１つのビットを含んでよく、このビット は、例えば、それが１にセットされた場合にかぎり、対応するセルが問題の列に 宛てられていることを指示する。 下により詳しく説明されるように、各伝送サイクル中、各ポート２．ｎから１ つのタグ及び１つのセルが送信され、これらは互いに対応していない。タグはス イッチコア４に経路選定情報を提供すること及び対応するセルに対する伝送サイ イクルを要請することの二重機能を有する。コア４は、この要求を処理しかつポ ート２．ｎに対するセル伝送時間を指示する伝送サイクルを指定する。ポートは 、この時点を待機しかつ指定伝送サイクルにセルを送信する。待機期間中に、他 の要求及びセルが取り扱われてよい。 伝送サイクル内にタグが受信されると、全ての要求されたセルをスケジュール する処理が開始される。セルが送信されてしまうまで全てのタグ及び対応するス ケジューリング情報が蓄えられる。スケジューリングプロセスの結果であるスケ ジューリング情報（指定伝送サイクル）は、すぐ続く伝送サイクル中にコア４か ら問題のポート２．ｎへ送信される。 第３図は、全体的に１５で指定されているスケジューリング情報の書式を概略 的に図解する。その表現は２進である。示された４つのフィールドのうちの最後 の３つは、３ビット語の、それぞれ、第１、第２、第３ビットに、それぞれ、対 応するビットｂ０、ｂ１、及びｂ２に対応する。零（全てのビットが零にセット されている）は、伝送サイクルの所定最少数の遅延の後、コアへのアクセスが許 されることを指示する。全ての他の数は、更なる待機サイクルを指示する。５は 、例えば、セルが更に５伝送サイクルだけ待機させられることを指示する。この 時間中、他の出力へ向けられたセルが伝送されてよい。示された４つのフィール ドのうちの最初のものは、妥当セルに対するフラグ１６を含む。このフラグは、 コア４からポート２．ｎへ送信されたセルが妥当でありかつ遊びセルでないとき 活性化される。 第４図は、ラベル１８及び有効ロード２０からなるセル１７を示す。ラベルは 、翻訳されるだけでありかつスイッチポート内の高レベルプロトコルによってお そらくマニピュレートされる。ラベルに基づいて内部経路選定が直接遂行される ことはない。 第５図は、ポートからコアへの方向の、セル１７に属さないタグ１４を伴うセ ル１７に対する伝送サイクルと、コアからポートへの方向の、第３図による、こ のタグに対応するスケジューリング情報１５及び妥当セルに対するフラグ１６を 、それぞれ、伴う同じセル１７に対する伝送サイクルとの間の移相ｄｔを示す。 第６図は、セルが２伝送サイクルだけ遅延させられたときのタグ１４及び対応 するセル１７の局在化を示す。本発明の実施例においては、これは所定最少遅延 である。 セルがスケジューリング情報１５に従って到着するとき、蓄えられたタグ１４ 及びスケジューリング情報はセルと出力ポート宛先との間の対応性を確立するた めに使用される。 スケジューラは、構造的に、第７〜１４図に示されたいくつかのブロックから なり、これらのブロックは第１５図に従って相互接続されている。 スケジューラは、第５図に２１で指示されたその出力に、ポートから到着する タグを、各ポートから１ずつ、受信する。これらのタグは、経路選定情報及び伝 送サイクルに対する要求を含む。 スケジューラは、伝送サイクル中、ポートからの全てのこのような要求を、１ 回に１つずつ、処理する。これらの要求を次々に処理するに従って、衝突が起こ り得ない出伝送サイクルを見つけることが、伝送サイクル中、逐次可能性が少な くなってくる。この理由のために、要求の処理の順位が、ポート間の公平を達成 するために各伝送サイクル毎に変えられる。 スケジューラは、入第３〜第６伝送サイクルに対応する全てのタグに注意を払 う。全てのタグは、それぞれの相対送信時間を表現するメモリ位置に記憶される 。各伝送サイクルが進行するに従って、全てのタグがより隣接のスケジューリン グ時間を表現する記憶場所内へ偏移させられる。スケジューラの外へ偏移させら れたタグは、図示されていないＦＩＦＯ内へ偏移させられ、このＦＩＦＯは出第 １及び第２伝送サイクルを含む２つの更なる伝送サイクルだけタグを遅延させる 。それゆえ、記憶場所は常に時間経過に従い現行状態を反映し、かつそれゆえ相 対伝送時間が変化させられる。 最遠伝送サイクルに属するタグを含む、記憶場所の「直列ローディング」に対 する入力は、「スケジュールされていない」（零）で以て供給される。前記ＦＩ ＦＯからの出力は、各伝送サイクルに活性化させられる交差点にわたるマップで ある。 各到着タグは、衝突の危険に関して早期にスケジュールされたタグに対して検 査される。到着タグの全ての処理は、同時に遂行される。衝突が起こらない少な くとも１つの出伝送サイクルが見つかっていることを条件として、タグは最早期 のこのような伝送サイクルを表現する記憶場所に記憶される。 入伝送サイクルの全てのタグの処理の完全な順序の後には、これらのタグに対 応するセルの或るもの又は全てがスケジュールされている。それらのそれぞれの 伝送時間は処理中に確立されており、かつポートへのスケジューリング情報（セ ル伝送時間）を組織する。 セルのスケジューリングにおける失敗は、例えば、正しい伝送時間の代わりに 、記憶場所に利用可能な数より大きい相対伝送時間で開始することによって、指 示される。 スケジューラの入力回路として働き、かつ全体的に２２で指示された制御回路 が第７図及び第１５図に示されている。制御回路２２は状態機械２４を含み、こ の機械は付属状態表２６及び状態グラフ２８と一緒により詳細に第８図に示され ている。 制御回路２２は、下により厳密に説明されるように、スケジューリング順序及 び時間優先権を制御する。 状態表２６を参照すると、状態機械２４は４つのリセット状態Ｓ０５、Ｓ１５ 、Ｓ２５、及びＳ３５を有し、これらの状態においてこの機械は入力ＳＴＡＲＴ 上の到着開始信号に対して感応性である。開始信号は、到着タグが利用可能なと き各伝送サイクル毎に１回到着する。それで、状態機械２４が計数動作（モジュ ロ４）を遂行し、その後、（偏移に対する）出力ＳＨが活性である状態が現れる 。その後、次のリセット状態が現れる。計数状態中、（スケジュールに対する） 出力ＳＣが活性である。４つの計数順序の各々は、状態表から明らかなように異 なる開始値を有する。 Ｄフリップフロップ３０は、状態機械２４へ予定された開始信号を受信しかつ 、これが状態機械２４の入力ＳＴＡＲＴへ送信される前に、これをクロック信号 Ｋと同期させる。クロック信号はまたインバータ３２へ供給され、このインバー タは状態機械２４のクロック入力ＣＬＫに対する逆相クロックを発生する。クロ ック信号は、また、ＡＮＤゲート３４の１つの入力へ供給され、これの他の入力 は開始信号を受信するように接続され、それであるからゲート３４はその出力３ ５上へ到着タグに対する同期ロッキング信号を供給する。 信号ＳＨは、インバータ３６（１ビットデコーダ）によってデコードされる。 デコードされた信号は、信号ＳＨ及びインバータ３６からの出力からなる。図示 のように状態機械２４に接続されたデコーダ３８は、活性化信号がその使用可能 入力ＥＮに現れるときその出力Ｙ０〜Ｙ３の１つを活性化し、これは、それゆえ 、計数順序中に遂行される。 優先権エンコーダ４０は、その入力Ｐ０〜Ｐ３の１つ上で活性化される最高順 位入力信号をコード化する。このエンコーダの使用可能出力ＥＮ上の出力信号は 、その入力がどれもが活性化されないとき零にセットされる。図示のようにエン コーダ４０に接続されたデコーダ４２は、デコーダ３８と同等である。優先権エ ンコーダ４０及びデコーダ４２は、一緒に、活性化されている最高順序入力に対 応する、出力Ｙ０−Ｙ３の１つだけを活性化するブロックを形成する。 第７図に示された制御回路の機能は、第９〜１５図に関連したスケジューラ及 びその機能についての次の説明から明らかになる。 入力４３上をスケジューラに到着するタグは、第１０図に従ってメモリ４４に 記憶される。このメモリ内の各行は特定ポート２．ｎに対するタグを表現し、及 び各列は出力ポート８．ｎうちの１つに対するアドレスを表現する。タグはＤフ リップフロップ４５内のメモリの行に記憶され、かつロッキング信号によってロ ックされ、この信号は上述に従って制御ブロック２２内のＡＮＤゲート３４の出 力３５上に現れる。メモリ４４の出力は、データスイッチの入力に接続され、デ ータスイッチは第１１図を参照して下に説明される。 デコーダ３８及び４２の出力信号は、第９図に示されたアドレス指定ブロック ５０の、それぞれ、行導体４６及び列導体４８に供給され、このブロックはスケ ジューリングデータ用メモリに対するロッキングパルスを発生し、このメモリに ついては第１２及び１３図を参照して下により厳密に説明される。行及び列導体 ３８及び４２へ、それぞれ、ＡＮＤゲート５２のそれぞれの入力が接続されてお り、かつしたがって、信号の組合わせ−それぞれ、各デコーダ３８及び４２に対 する１つの活性化信号−がそれゆえこれらのＡＮＤゲートの１つの出力を活性化 する。ブロック５０は、また、ＯＲゲート５４を含み、このゲートの１つの入力 は対応するＡＮＤゲート５２の出力に接続されており、他の出力は制御ブロック ２２の偏移出力ＳＨに接続されている。 ＯＲゲート５４の出力は、制御ブロック２２の偏移出力ＳＨが活性化されると き全て活性化される。ＡＮＤゲート５２への偏移信号ＳＨ又はデコーダ信号のう ちのどちらかが活性化されるときは必ず、この特定のＡＮＤゲート５２に接続さ れたＯＲゲート５４の出力は、それゆえ、活性化されることになる。ＯＲゲート ５４の出力は、それぞれのＡＮＤゲート５６の入力に接続されている。各ＡＮＤ ゲート５６の他の入力はクロック信号Kを受信するように接続されており、かつ その出力はアドレス指定ブロック５０の出力５８の１つを形成し、したがって、 後者上に現れる信号はクロックと同期させられる。 アドレス指定ブロック５０は、スケジュールされた要求に対する、下により厳 密に説明される、タグメモリ６０（第１３図）の特定入力ポートと出伝送サイク ルとを表現する記憶場所、又は全ての記憶場所のどちらかをクロックする。 第１１図に示されたデータスイッチ６２は、上述されたように、メモリ４４の 出力に接続された入力６４、及びデコーダ３８の出力に接続された制御入力６６ 、６８、７０、及び７２を有する。データスイッチ６２は、付属制御入力６６〜 ７２が活性化されるとき、その出力７３の１つ上にメモリ４４からのタグの１つ を発射する。 第１２図はブロック７４を示し、このブロックはフリップフロップ７２、及び ＡＮＤゲート７６、７７とＯＲゲート７８からなる入力スイッチを備える。制御 入力８０及び８２が、ゲート７６、７７の、それぞれ１つのゲートの１つの入力 に接続されている。制御入力８０、８２の１つが活性化されかつフリップフロッ プ７５がクロックされるとき、活性化入力に対応するデータ入力上のデータがロ ックされかつフリップフロップ７５の制御出力８４上に現れる。 第１２図に示された種類のブロック７４の群が、スケジュールされた要求に対 して、第１３図に示されたメモリ６０内に含まれている。この群の各行は、１つ のタグを受信することができる。 第１４図は、衝突制御ブロックの実例を示す。衝突制御ブロックは、到着する タグのメモリから１回に１つのタグを、スケジュールされたタグ用メモリの対応 する実例に対して、検査する。 第１１図に示されたデータスイッチ６２からの出力は、第１４図による４つの 衝突検査ブロック８６の各々の入力８５に接続されている。選抜されたタグのビ ットが、各衝突検査ブロック内のＮＡＮＤゲート８８、９０、９２、及び９４の １つの入力へ供給される。各衝突検査ブロック８６は、また、第１３図によるス ケジュールされた要求用４つのタグメモリ６０の対応する１つに接続されている 。 メモリ６０の全ての行及び列に対する出力９６は、行に関してＮＯＲゲート９８ 、１００、１０２、及び１０４に、及び、列に関してＯＲゲート１０６、１０８ 、１１０、及び１１２に接続されている。ＮＯＲゲート８９〜１０４はそれらの 出力を、それらそれぞれの行上の任意のビットが１にセットされるとき、１にセ ットされる。これらの行の１つがＡＮＤゲート１１４、１１６、１１８、１２０ 、及びＯＲゲート１２２によって指摘され、ゲート１２２の出力がａｎｄＡＮＤ ゲート１２４の５つの入力の１つに接続されている。ＯＲゲート１０６〜１１２ からの出力は、それらのそれぞれの列上の任意のビットが１にセットされるとき 、１にセットされる。ＮＡＮＤゲート８８〜９４のそれぞれ他の入力は、それぞ れ、ＯＲゲート１０６、１０８、１１０、及び１１２のそれぞれ１つの出力に接 続されている。したがって、ＮＡＮＤゲート８８〜９４は、それらの出力を、入 力８５上に受信されたそれらのそれぞれのタグビット及び対応するＯＲゲート１ ０６〜１１２から受信された列内のビットの任意の１つが１にセットされるとき 、零にセットする。ＮＡＮＤゲート８８〜９４の出力は、ＮＡＮＤゲート１２４ の更なる入力のそれぞれ１つを形成する。したがって、ＡＮＤゲート１２４の出 力は、指摘された行内に１にセットされたビットがなく、かつ入力８５上で１に セットされたタグビットがタグメモリ内で１にセットされたビットと同じ列上に 存在しないとき、１にセットされる。そこで、到着するタグをスケジュールされ た要求用メモリ６０内へ置くことができ、これは次から明らかである。 全てのＡＮＤゲート１２４の出力は制御ブロック２２の優先権エンコーダ４０ に接続されており、かつしたがって優先権エンコーダの入力Ｐ０−Ｐ３であるこ れらは１にセットされることになり、これは伝送サイクルに対応し、これらのサ イクル中にセルを逐次スケジュールすることができる。優先権エンコーダ４０は 、最高順位入力を２進（２ビット）語及び使用可能信号ＥＮにコード化する。優 先権エンコーダ４０の出力は、（もし１があるならば）最早期出伝送サイクルを 形成し、このサイクルはスケジュールされるべきセルに対するセル衝突を起こさ せない。優先権エンコーダ４０の全ての出力は、エンコーダ４２の入力、図示さ れていないフリップフロップ、及びポートへスケジューリング情報を送信するよ うに構成されたデバイスに接続されている。エンコーダ４２の出力は、アドレス 指 定ブロック５０の入力を選択する列に、各列毎に１つの出力ずつ、接続されてい る。それゆえ、アドレス指定ブロックの列は、出伝送サイクルを表現する。 処理された行の到着するタグは、スケジュールされた要求用タグメモリ６０全 ての入力へ供給されるが、しかし、アドレス指定ブロック５０からのロッキング パルスは、処理された要求がどのポートから到着するかを及び衝突が起こらない であろう出伝送サイクルを表現するタグメモリ内の記憶場所だけに到着し、それ ゆえ、タグはこの記憶場所内へだけクロックされる。 偏移が活性化されている状態の出現で、インバータ３６を含むデコーダが第１ ２図に含まれた入力セアレクに他のデータ入力を選択させる。これらの入力及び 出力８４は、フリップフロップがクロックされるときデータ偏移が遂行されるよ うに接続されている。 ポート２．ｎの各々内に、第１６図に示された種類の遅延手段がある。スケジ ューラからのスケジューリング情報を待機している間、システムの外から到着す るセルは、このポート内の図示されていないセルバッファに中間的に記憶される 。このセルはセルの更に遅延のためにこの遅延手段に含まれた全てのブロック１ ３０内の入力「ＣＥＬＬ ＩＮ」上に提出され、このブロックの入力「ＳＴＯＲ Ｅ」は１にセットされる。コアから到着するスケジューリング情報に基づいて、 かつ入力「ＳＣＨＥＤＵＬＩＮＧ ＩＮＦＯ」に対して提出されて、セルは、更 に下に厳密に説明されるように、セルがポートへ送信される時点に出力「ＣＥＬ Ｌ ＯＵＴ」上に提出される。 上述の種類のブロックは、また、第１７図に更に詳細に示されており、これに 含まれた状態機械１３２は対応する状態グラフ１３０、及び状態変化条件に関す る表１３４及び状態表１３５と一緒に第１８図に示されている。 ブロック１３０の各々は出力「ＦＲＥＥ」を有し、この出力は、１にセットさ れたとき、対応するバッファが新セルを記憶してよいことを指示する。ブロック １３０からのこれらの出力は、優先権エンコーダ１３６の、それぞれ、入力Ｐ０ 、Ｐ１、及びＰ２に供給される。優先権エンコーダ１３６は出力ＥＮ（使用可能 用）をＡＮＤゲート１３８の入力に接続され、このゲートは、第１６図に示され たように、他の入力によってフラグ「ＶＡＬＩＤ ＳＯＵＲＣＥ ＣＥＬＬ ＦＬＡＧ」を受信するように接続されている。１にセットされるときこのフラグ は、システムの外から到着するセルが遊びセルでないことを指示する。ＡＮＤゲ ート１３８の出力は、デコーダ１４０の入力ＥＮ（使用可能用）に接続されてい る。このＡＮＤゲートの２つの入力が１にセットされるとき、これはフラグ「Ｖ ＡＬＩＤ ＳＯＵＲＣＥ ＣＥＬＬ ＦＬＡＧ」及び入力Ｐ０、Ｐ１、又はＰ２ の少なくとも１つが１にセットされるとき起こるが、ＡＮＤゲート１３８上の出 力が１にセットされる。これによって、優先権エンコーダ１３６の入力Ｐ０、Ｐ １、及びＰ２によって活性化されている最高順位入力に対応する、出力Ｙ０、Ｙ １、又はＹ２のうちの或るものが、また、１にセットされる。これは、その入力 「ＳＴＯＲＥ」を１にセットされたブロック１３０のうちの１つのブロックのセ ルバッファ１４１がセルをロードされると云う、及び同じブロックに受信された スケジューリング情報によって案内されたこのセルが、このセルがポートへ送信 される伝送サイクルに、このセルバッファの出力「ＣＥＬＬ ＯＵＴ」上に提出 されると云う結果を持たらす。１つのバッファのみが出力を１にセットされ得る から、ＯＲゲート１４２を通して、このセルは遅延手段の出力１４４上に提出さ れる。 正しい伝送サイクルにセルバッファ１４１からセルを提出するためにブロック １３０の各々に含まれた手段が、状態機械１３２を含み、この機械は出力「ＬＡ ＴＣＨ」上にロッキング信号を提供し、入力「ＳＣＨＥＤＵＬＩＮＧ ＩＮＦＯ 」上に受信されるスケジューリング情報によって指示される伝送サイクルの数を 降計し、かつ降計が遂行されてしまったとき出力「ＤＩＳＰＡＴＣＨ」上に読出 し信号を提供する。 第１８図内の状態グラフは、状態機械が時間を降計するとき現れる状態及び状 態遷移を示す。状態Ｓ００は、セルが送信されてしまいかつ新セルがセルバッフ ァ内に記憶されていないとき状態機械が取るリセット状態である。状態Ｓ１０は 、すぐ続く伝送サイクルにおけるセルの読出しに関連するのに対して、Ｓ２０、 Ｓ３０、及びＳ４０は降計後の読出しに関連する。 状態変化条件に関する表１３４は、状態遷移の休止を示す。休止状態Ｓ００へ 、状態機械は、Ｓ００（同じ状態）、Ｓ１０、Ｓ２０、Ｓ３０、又はＳ４０から 到 着する。Ｓ１０、Ｓ２１、Ｓ３２、及びＳ４３へ、状態機械は、休止状態から又 は状態Ｓ１０（同じ状態）、Ｓ２０、Ｓ３０、又はＳ４０のいずれかから到着す る。もしセルが直ぐ続く伝送サイクルに送信されるものとするならば、Ｓ１０へ 状態機械は到着するのに対して、もしセルが更に後の伝送サイクルへと遅延させ られるものとするならば、Ｓ２１、Ｓ３２、及びＳ４３への到着が起こる。 状態表１３５内で、出力の状態は、様々な状態において示されている。 「ＦＲＥＥ」は、状態Ｓ００においてのみ１にセットされる。「ＬＡＴＣＨ」は 、状態Ｓ１０、Ｓ２１、Ｓ３２、及びＳ４３において１にセットされる。 「ＤＩＳＰＡＴＣＨ」は、状態Ｓ１０、Ｓ２０、Ｓ３０、及びＳ４０において１ にセットされる。 状態機械１３２に対する逆相クロックを得るために、クロック信号は、インバ ータ１４６を経由して「ＣＬＯＣＫ」へ送信される。 ＡＮＤゲート１４８及びＤフリップフロップ１５０は、状態機械１３２の、そ れぞれ、出力「ＬＡＴＣＨ」及び「ＤＩＳＰＡＴＣＨ」に接続されている。クロ ック信号は、また、ＡＮＤゲート１４８の他の入力及びＤフリップフロップ１５ ０のクロック入力に接続されており、これによって信号「ＬＡＴＣＨ」及び「Ｄ ＩＳＰＡＴＣＨ」のクロックとの同期が起こる。ＡＮＤゲート１４８からの出力 はＤフリップフロップのクロック入力１５２．１〜１５２．ｎに接続されており 、これらは一緒にセルバッファ１４１を形成し、このバッファのデータ入力Ｄは ブロック１３０の入力「ＣＥＬＬ ＩＮ」に接続されている。 Ｄフリップフロップ１５０からの出力は、ＡＮＤゲートの入力１５４．１〜１ ５１．ｎに接続されており、これらのゲートの第２入力はＤフリップフロップの それぞれ出力１５２．１〜１５２．ｎに接続されている。セルバッファ１２９の それゆえクロックは信号「ＬＡＴＣＨ」によってＡＮＤゲート１４８を経由して 制御され、及びブロック１３０の「ＣＥＬＬ ＯＵＴ」上のセルの表現は信号「 ＤＩＳＰＡＴＣＨ」によってＤフリップフロップ１５０を経由して制御される。 クロックパルスは、出伝送サイクルに同期してかつこれと同相で到着する。セ ルに対するスケジューリング情報が到着するのと同じ伝送サイクルに、それ及び 「ＳＴＯＲＥ」は、状態機械がクロックされる時点で安定でなければならない。 システムの可能な振舞いを証示するために例証の結合シナリオが示されている 。ポートからコアへ及びコアからポートへに対する５つの完全連続伝送サイクル が示されかつこの図中下に指示されている。 第１９図中でタグ、セル、及びスケジューリング情報を指示するために、第２ 〜６図を参照して説明されかつ示されたのと同じ構想及び参照文字が使用されて いる。この図中、一方でそれぞれの参照文字の後に、タグ、セル、及びスケジュ ーリング情報に共通であるが異なる小文字を添えることによって、他方で異なる 線マーキングによって、相互接続タグ、セル、及びスケジューリング情報の集合 が区別されている。 各タグは、第２図におけるフィールド１４．１〜１４．ｎに対応しかつそこに おけるように１ビットを指示する４つの等しい寸法の方形フィールドの順序によ って指示される。同じことが、第３図中のフィールド１６、ｂ２、ｂ１、ｂ０に 対応するフィールドを備えるスケジューリング情報についても云える。各セルは 、第５図におけるように、横たわりかつ斜めに切られた方形で以て指示される。 行Ａ１及びＡ２は、第１図中のポート２．１に対応すると想像してよい、第１ ポートに関する、それぞれ、ポートからコアへ及びコアからポートへに対する伝 送サイクルを指定する。同じことが、それぞれ、ポート２．２、２．３、及び２ ．４に関する行Ｂ１及びＢ２、Ｃ１及びＣ２、Ｄ１及びＤ２についても云える。 第１伝送サイクル中、線Ａ１から明らかなように、タグ１４ａがコアからポー ト１へ供給される。タグ１４ａと共にまたセル１７が供給され、これは、先に云 われているように、タグ１４ａに属していない。タグ１４ａは、問題のフィール ドの線マーキングによって指示された、その第３ビット（１４．３）を１にセッ トされていることによって、セルをポート３へ送信する要求を指示する。セルを ポート３へ送信する他の要求が現れないから、線Ａ２上で明らかなように、タグ １４ａに属するセル１７ａは、伝送サイクル２にコアからポート１へのスケジュ ーリング情報１５ａ（全てのビットｂ２、ｂ１、及びｂ０が零にセット）によっ て所定最少遅延だけスケジュールされる。例証のシステムにおいて決定された最 少遅延は、２伝送サイクルである。ポート１は、スケジューリング情報１５ａを 受信し、したがって、線Ａ１に示されたように、セル１７ａを伝送サイクル３に コアへ送信する。コアは、線Ｃ２で、コアからポート３への方向の伝送サイクル ３に、フラグ１６ａから明らかなように、セル１７ａが妥当であることを指示す る。同じ伝送サイクルに、コアは、最少ｄｔの更なる遅延を伴ってかつ実際上バ ッファリングなしでセル１７ａをポート３へ送信する。 それぞれの第１フィールド（第２図における１４．１）から明らかなように、 ポート１への衝突するセル宛先を伴う、それぞれ、線Ｂ１、Ｃ１、及びＣ３内の ３つタグ１４ｂ、１４ｃ、及び１４ｄは、伝送サイクル１中にコアへ転送される 。ポート３のタグ１４ｃは、これに属するセルがいくつかの宛先、すなわち、ポ ート１の他にポート４（第２図のフィールド１４．１及び１４．４）を有するこ とを指示する。 コアに常駐する衝突処理アルゴリズムが、ポート１への共通宛先を備えるタグ １４ｂ、１４ｃ、及び１４ｄに対応するポート２、３、及び４からのセルに異な る送信時間を指定してある。この例における状態機械２４の状態に依存して、ポ ート３からのタグ１４ｂはコア内で最初に処理されることになる、これを線Ｃ２ 内のスケジューリング情報１５ｃと比較されたい、それによって最早期送信時間 を得、その後ポート４及びポート２が続く。ポート３からのセル１７ｃはそれゆ え伝送サイクル３にポート１及び４へ送信される、これをコアへの方向の線Ｃ１ 及びそれぞれのポートへ向かう方向に対する線Ａ２及びＤ２と比較されたい。セ ル１７ｄはこれに属さないタグと一緒にポート４からコアへ送信される、これを 線Ｄ１と比較されたい、及び伝送サイクル４にここからポート１へ送信される、 これを線Ａ２と比較されたい。セル１４ｂはこれに属さないタグと一緒にポート ２からコアへ送信される、これを線Ｂ１と比較されたい、及び伝送サイクル５に ここからポート１へ送信される。 宛先ポート１を備える、ポート４のスケジュールされたセル１７ｄが更に送信 されるのを待機する際、宛先ポート３を備えるポート４からの新セル１７ｅがス ケジュールされる。ポート４からの早期スケジュールされたセルが伝送サイクル ４に更に送信されるものとなっているから、セル１７ｅに伝送サイクル５が指定 される、これを線Ｄ１及びＤ２と比較されたい。宛先ポート１を備えるポート２ 内のスケジュールされたセル１７ｂが更に送信されるのを待機する際、ポート２ からポート３への他のセル１７ｆがスケジュールされかつ更に送信される、線Ｂ １及びＣ２と比較されたい。

───────────────────────────────────────────────────── 【要約の続き】 ッチポートへ送信され、及びセルはそれらのそれぞれの スケジュールされた送信時間が現れるまでスイッチポー ト内に拘束される。

Claims (1)

1. 【特許請求の範囲】 １． 複数のスイッチポート（２．ｎ）であって、各１つがいくつかのユーザ 端末に接続されて、前記ユーザ端末のセルを送信し及び受信するために供せられ 、前記セルがペイロード及びアドレス指定情報を含む、前記複数のスイッチポー ト、 前記スイッチポート間に通信を可能とするために前記ポートを相互接続するス イッチコア（４）、 ユーザ端末から受信されたセル（１７）の前記アドレス指定情報に基づいて、 セルに属しかつスイッチコアを通しての前記セルの経路選定を可能とする経路選 定情報を含むタグ（１４）を発生するためのスイッチポート内のタグ発生手段、 を含むスィッチであって、かつ更に 各セル毎に１つのタグずつ、対応するセルに対して前以てスイッチコアへタグ を送信する手段、 前以て送信された前記タグを受信する、及びスイッチポートからのそれぞれの セルの送信時間中に他のセルとの衝突を起こすことなく宛先ポートへセルを送信 することができるようなスケジューリングのために、前記タグに含まれた前記経 路選定情報に基づいて、前記送信時間に関するスケジューリング情報を発生する スイッチコア内のスケジューリング手段、 セルの起源のスイッチポートへ前記スケジューリング情報を送信する手段、 セルのそれぞれのスケジュールされた送信時間が現れるまでスイッチポート内 にセルを拘束する遅延手段、及び セルのそれぞれのスケジュールされた送信時間にスイッチコア内へセルを送信 する手段 を含むセルスイッチ。 ２． 請求の範囲第１項によるスイッチにおいて、タグと対応するセルとが対 応するポート（２．ｎ）からコア（４）へ異なる伝送サイクル中に転送される、 スイッチ。 ３． 請求の範囲第２項によるスイッチにおいて、タグの伝送用伝送サイクル と対応するセルの伝送用伝送サイクルとの間に、衝突を回避する処理を可能とす るために要求された、最少数の伝送サイクルの時間遅延がある、スイッチ。 ４． 請求の範囲第２又は３項によるスイッチにおいて、各伝送サイクル中、 スケジュールされたセルがまだスケジュールされていないセルのタグと一緒に、 ポートからコアの方向に、転送可能である、スイッチ。 ５． 請求の範囲第１〜４項のうちいずれか１つによるスイッチにおいて、セ ルが後のセルのスケジューリング情報とコアからポートへの妥当セルに対するフ ラグと一緒に送信される、スイッチ。 ６． 請求の範囲第１〜５項のうちいずれか１つによるスイッチにおいて、不 当タグが、スケジュールされるのを待機する新セルがないことをコアに指示する 、スイッチ。 ７． 請求の範囲第１〜６項のうちいずれか１つによるスイッチにおいて、ポ ートから送信されたかつ経路選定情報を含むタグが、各々、伝送サイクルの割当 てに対する暗黙要求を含む、スイッチ。 ８． 請求の範囲第７項によるスイッチにおいて、前記スケジューリング手段 が、伝送サイクル中、１回に１つずつ、全てのこのような要求を処理し、処理順 位がポート間の公平を達成するために各伝送サイクル毎に入れ換えられる、スイ ッチ。 ９． 請求の範囲第７又は８項によるスイッチにおいて、前記スケジューリン グ手段がスケジュールされたセルに属する全てのタグを記憶する、スイッチ。 10． 請求の範囲第７〜９項のうちいずれか１つによるスイッチにおいて、全 てのタグがそれらの対応するセルに対する相対送信時間を暗黙に指示する記憶場 所に記憶され、全てのタグが相対送信時間を反映する記憶場所に常に記憶されて いるようにタグが各新伝送サイクル中により近い相対送信時間を表現する新記憶 場所へ偏移させられる、スイッチ。 11． 請求の範囲第７〜１０項のうちいずれか１つによるスイッチにおいて、 コアに到着する各タグが、衝突の危険に関して、早期にスケジュールされたセル のタグに対して並列に検査される、スイッチ。 12． 請求の範囲第７〜１１項のうちいずれか１つによるスイッチにおいて、 セルの故障スケジューリングが、記憶場所の利用可能な数より大きい相対伝送時 間をセルに対して表明することによって指示される、スイッチ。 13． セルスイッチを通してセルを経路選定する方法であって、 複数のスイッチポートであって、各１つがいくつかのユーザ端末に接続されて 、前記ユーザ端末のセルを送信し及び受信するために供せられ、前記セルがペイ ロード及びアドレス指定情報を含む、前記複数のスイッチポート、 前記スイッチポート間に通信を可能とするために前記ポートを相互接続するス イッチコア を含み、前記方法であって、 スイッチコアを通して所望宛先ポートへのセルの経路選定を可能とする経路選 定情報を含む各受信セルに対するそれぞれのタグを、受信セルの前記アドレス指 定情報に基づいて、発生するステップ、 対応するセルに対して前以てスイッチコアへ前記タグを送信する手段、 ポートからのそれぞれのセルの送信時間中に他のセルとの衝突を起こすことな く宛先ポートへセルを送信することができるようなスケジューリングのために、 前以て送信された前記タグに含まれた前記経路選定情報に基づいて、前記送信時 間に関するスケジューリング情報を発生するステップ、 セルの送信源のポートへ前記スケジューリング情報を送信するステップ、 セルのぞれぞれのスケジュールされた送信時間が現れるまでポート内にセルを 拘束するステップ、及び セルのそれぞれのスケジュールされた送信時間にコア内へセルを送信するステ ップ、を含む、方法。 14． 請求の範囲第１３項による方法であって、異なるタグと対応するセルと を伝送サイクル中対応するポートからコアへ転送するステップを含む、方法。 15． 請求の範囲第１４項による方法であって、タグの伝送用伝送サイクルと 対応するセルの伝送用伝送サイクルとの間に、衝突を回避する処理を可能とする ために要求された、最少数の伝送サイクルの時間遅延を提供するステップを含む 方法。 16． 請求の範囲第１４又は１５項による方法であって、ポートからコアの方 向に、各伝送サイクル中、まだスケジュールされていないセルのタグと一緒にス ケジュールされたセルを転送するステップを含む方法。 17． 請求の範囲第１３〜１６項のうちいずれか１による方法であって、後の セルのスケジューリング情報とコアからポートへの妥当セルに対するフラグと一 緒にセルを送信するステップを含む方法。 18． 請求の範囲第１３〜１７項のうちいずれか１による方法であって、スケ ジュールされるのを待機する新セルがないことを不当タグによってコアに指示す るステップを含む方法。 19． 請求の範囲第１３〜１８項のうちいずれか１による方法であって、ポー トから送信されたかつ伝送サイクルの割当てに対する暗黙要求を伴う経路選定情 報を含むタグの各々を提供するステップを含む方法。 20． 請求の範囲第１９項による方法であって、伝送サイクル中、１回に１つ ずつ、全てのこのような要求を処理し、かつポート間の公平を達成するために各 伝送サイクル中にこのような処理の順位を変化させるステップを含む方法。 21． 請求の範囲第１９又は２０項による方法であって、スケジュールされた セルに属する全てのタグを記憶するステップを含む方法。 22． 請求の範囲第２１項による方法であって、記憶場所が全てのタグの対応 するセルに対する相対送信時間を暗黙に指示するように全てのタグを記憶し、か つ全てのタグが相対送信時間を反映する記憶場所に常に記憶されているように各 新伝送サイクル中により近い送信時間を表現する新記憶場所へタグを偏移させる ステップを含む方法。 23． 請求の範囲第１３〜２２項のうちいずれか１による方法であって、衝突 の危険に関して、早期にスケジュールされたセルのタグに対して並列にコアに到 着する各タグを検査するステップを含む方法。 24． 請求の範囲第１３〜２３項のうちいずれか１による方法であって、記憶 場所の利用可能な数より大きい相対時間をセルに対して表明することによってセ ルの故障スケジューリングを指示するステップを含む方法。