JPH08509336A - 誤差の測定と補正を交互の期間に行う位相ロックループ - Google Patents

Abstract

(57)【要約】 位相ロック・ループ回路において周波数検出器が、発振信号と同期信号の周波数誤差を、一つ置きの水平ライン期間中に測定して、周波数誤差を表わす信号を発生する。この周波数誤差を表わす信号は発信器に加えられ、この周波数誤差を、周波数誤差の測定と補正が同一の水平ライン期間中に起こらないように、他の一つ置きの水平ライン期間中に補正する。

Description

【発明の詳細な説明】 誤差の測定と補正を交互の 期間に行う位相ロックループ 産業上の利用分野 本発明はクロック信号を発生する装置に関する。 発明の背景 テレビジョン受像機およびビデオテープレコーダの信号源のための、文字のオ ン・スクリーン表示およびピクチャ・イン・ピクチャのような特徴を有するディ ジタル・ビデオ信号処理システムは、水平同期信号に位相が固定されるクロック 信号（ライン・ロック・クロックと称す）を必要とする。大規模のＣＭＯＳビデ オ信号処理集積回路における基本要素として使用するためにライン・ロック・ク ロック信号発生用の位相ロックループ（ＰＬＬ）システムを形成するのが有利で ある。このようなＰＬＬでは、例えば、ジッタが２ｎＳ以下で、２５ＭＨｚ〜４ ０ＭＨｚのクロック周波数を有することが望ましい。このようなＰＬＬの場合、 チップ外の構成部品に対しピンを１個だけ使用するのが望ましい。また、ＮＴＳ Ｃ、ＰＡＬおよびＳＥＣＡＭの各方式にＰＬＬシステムを使用するのが望ましい 。 また、時間軸補正の無い低コストの消費者用ビデオテープ・レコーダで発生さ れる入力同期信号でＰＬＬを動作させるのが望ましく、この場合、水平同期信号 は周期的に大きな位相変化を起こし、クロック信号はこのよう な同期信号に追従する。また、ＰＬＬが位相ロックに落ちつく際に、位相と周波 数の誤差を素早く減少させ、オーバシュートおよびジッタを最小限度に抑えるこ とが望ましい。また、出力クロックの位相／周波数の真正の誤差と、ノイズ・バ ーストあるいは時折失われるパルスによる入力水平同期信号の劣化から生じる誤 差とをＰＬＬに見分けをさせることが望ましい。 発明的特徴を実施するＰＬＬシステムは、入力水平同期信号に対する出力クロ ックの位相ロックを獲得し維持するために、Ｒ−Ｃ電圧制御発振器を使用する。 出力クロックの位相と周波数の誤差の大きさと安定性に依り、このＰＬＬシステ ムは、感度の異なる、例えば５つの制御動作モードの中から一つを自動的に選択 する。この制御動作モードでは、大きな誤差は、大きな粗い補正動作を生じ、小 さい誤差は、小さい細かい補正動作を生じる。周波数誤差が第１の値を超えると 、周波数検出器は、ＰＬＬを周波数誤差制御モードで動作させるために、発振器 の出力と水平同期信号との周波数誤差を測定する。周波数誤差が第１の値を超え なければ、ＰＬＬは位相誤差制御モードで動作する。 もう一つの発明的特徴に従い、周波数誤差制御モードにおいて、周波数誤差の 測定は、一つ置きの水平ライン期間に行われ、この周波数誤差を補正するための 発振周波数の変更は他の一つ置きの水平ライン期間に行われる。有利なことに、 周波数誤差の測定と補正は重なり合わな い水平ライン期間に行われる。その結果、より安定した、より良い、制御可能な 帰還ループが形成される。他方、位相誤差補正モードでは、位相誤差の補正と位 相誤差の測定は同一の水平ライン期間中に行われる。 発明の概要 発明的特徴を具体化する、発振信号を発生するための装置は、水平走査周波数 と関連する周波数の同期信号源を含んでいる。発振信号を発生するための、制御 可能な発振器が設けられる。発振信号と同期信号に応答する検出器を使用して、 サイクルに関連する両信号間の誤差を測定し、誤差を表わす信号を発生する。誤 差を表わす信号は発振器に結合され、誤差が第１の値を超えると、発振信号のサ イクルを変更する。発振信号のサイクルの変更と誤差の測定は、交互に、重なり 合わない期間中に行われる。 図面の簡単な説明 第１図は本発明の特徴を具えた位相ロックループ（ＰＬＬ）を示すブロック図 である。 第２Ａ図、第２Ｂ図および第２Ｃ図は第１図のＰＬＬの順次切換えＲ−Ｃ電圧 制御発振器の詳細な構成を示す図である。 第３図は第２Ａ図乃至第２Ｃ図の発振器の切換えキャパシタ装置を示す図であ る。 第４図は第２Ａ図乃至第２Ｃ図の構成を説明するのに有効な波形を示す図であ る。 第５図は第１図のＰＬＬの動作を説明するのに有効なフローチャートを示す図 である。 第６図、第７Ａ図および第７Ｂ図は第１図のＰＬＬの部分をさらに詳細に示し た図である。 第８図は第１図のデコーダの動作を説明するのに有効なテーブルを示す図であ る。 第９ａ図乃至第９ｃ図は第１図のＰＬＬの動作を説明するのに有効な波形を示 す図である。 第１０図は第１図のＰＬＬのチャージポンプ段を概略的に示す図である。 第１１図は第１図のＰＬＬの位相検出器の構成を詳細に示す図である。 第１２Ａ図乃至第１２Ｇ図は第１１図の位相検出器の動作を説明するのに有効 な波形を示す図である。 第１３Ａ図乃至第１３Ｄ図は第１図のＰＬＬのチャージポンプ段の動作を説明 するのに有効な波形を示す図である。 図面の詳細な説明 第１図は本発明の特徴を具えた位相ロックループ（ＰＬＬ）回路１００の構成 を示すブロック図である。同図において、テレビジョン受像機の例えばビデオ検 波器（図示せず）から得られるベースバンドビデオ信号ＶＩＤＥＯ−ＩＮが通常 の同期分離器５０に供給され、該同期分離器５０は例えばＮＴＳＣ方式の場合、 １５，７３４Ｈｚの水平偏向周波数ｆ_Hで、周期Ｈの水平同期信号 ＨＳｒｅｆのパルスを発生する。 プログラム可能、抵抗−キャパシタ（Ｒ−Ｃ）形式の電圧制御発振器（ＲＣＶ ＣＯ）５３で生成されたＰＬＬ１００の出力信号Ｃｌｋを分周することによって プログラム可能÷Ｎカウンタ５２の出力に発振信号ＣｌｋＤｉｖが発生する。出 力信号Ｃｌｋはビデオ信号を処理するためにテレビジョン受像機のそれぞれの段 で使用される。定常動作状態では、信号Ｃｌｋの周波数はＮ×ｆ_Hに等しい。こ こで、値Ｎは信号Ｃｌｋの周波数と信号Ｃｌｋ１Ｄｉｖの周波数との比を表わす 。７５０乃至２６００の範囲で選択可能な値Ｎは、信号ＣｌｋＤｉｖの各周期毎 に１回づつカウンタ５２をプリセットするするために該カウンタ５２に供給され る一定のデジタルワード信号Ｎｓｅｔによって与えられる。 第２Ａ図、第２Ｂ図、第２Ｃ図は第１図のＲＣＶＣＯ５３の回路図を示す。第 １図および第２Ａ図乃至第２Ｃ図で、同じ記号あるいは同じ番号は同じ構成素子 、同じ機能を表わすものとする。第２Ｂ図のＲＣＶＣＯ５３は１対のトランジス タＭＰ９とＭＰ１０とによって構成された差動増幅器５３１を具備している。電 流源トランジスタＭＰ８はトランジスタＭＰ９、ＭＰ１０にそれぞれ対応するソ ース電極電流を供給する。増幅器５３１はトランジスタＭＰ９、ＭＰ１０の各々 の負荷抵抗Ｒ５、Ｒ６を含んでいる。同様に第２Ｃ図の差動増幅器５３２はトラ ンジスタＭ１１、Ｍ１２およびＭ１３と、負荷抵抗 Ｒ７およびＲ８とによって構成されている。差動増幅器５３１の負荷抵抗Ｒ５と Ｒ６に発生する１対の信号Ｘ２ａとＸ１ａは、各々名目上同じ位相シフトを与え る１対のＲ−Ｃ遅延回路網５３３ａおよび５３３ｂを経てトランジスタＭＰ１２ およびＭＰ１３のゲート電極に供給される。遅延回路網５３３ａ、５３３ｂによ って与えられる位相シフトは、後程説明するように、粗周波数補正動作モードで 制御可能である。位相シフトによりある程度発振信号Ｃｌｋの周波数を決定する 。 遅延回路網５３３ａは抵抗Ｒ１Ａと非切換えキャパシタＣ１Ａとを具備してい る。キャパシタＣ１Ａには切換えキャパシタ列ＳＷＡ（０）が結合されている。 キャパシタＣ１Ａと抵抗Ｒ１Ａとの接続端子ＴＡ（０）ａに遅延信号ＴＡ（０） が発生する。信号ＴＡ（０）は抵抗Ｒ２Ａを経てキャパシタＣ２Ａに供給される 。キャパシタＣ２Ａには切換えキャパシタ列ＳＷＡ（１）も結合されている。遅 延信号ＴＡ（１）がキャパシタＣ２Ａに発生する。遅延信号ＴＡ（１）は信号Ｔ Ａ（０）に対して遅延されている。同様に、遅延回路網５３３ｂは抵抗Ｒ１Ｂ、 キャパシタＣ１Ｂおよび切換えキャパシタ列ＳＷＢ（０）を有しており、遅延信 号ＴＢ（０）を発生する。遅延回路網５３３ｂはさらに抵抗Ｒ２Ｂ、キャパシタ Ｃ２Ｂおよび切換えキャパシタ列ＳＷＢ（１）を有しており、信号ＴＢ（１）を 発生する。 第２Ｃ図の差動増幅器５３２の負荷抵抗Ｒ７とＲ８に それぞれ発生する１対の信号Ｙ１、Ｙ２は、名目上同じ位相シフトを与えるＲ− Ｃ遅延回路網５３４ｂ、５３４ａを経てそれぞれ供給される。遅延回路網５３４ ａおよび５３４ｂは遅延回路網５３３ａ、５３３ｂと同じ態様で動作する。遅延 回路網５３４ａは抵抗Ｒ３Ａ、キャパシタＣ３Ａおよび切換えキャパシタ列ＳＷ Ａ（２）を有し、遅延信号ＴＡ（２）を発生する。信号ＴＡ（２）は抵抗Ｒ４Ａ を経てキャパシタＣ４Ａおよび切換えキャパシタ列ＳＷＡ（３）に供給されて遅 延信号ＴＡ（３）が発生する。信号ＴＡ（３）は抵抗Ｒ５ＡおよびキャパシタＣ ５Ａを経てさらに遅延されて、さらに遅延された信号ＴＡ（４）が生成される。 同様に、遅延回路網５３４ｂは抵抗Ｒ３Ａ、Ｒ４Ａ、Ｒ５Ａにそれぞれ等価な抵 抗Ｒ３Ｂ、Ｒ４Ｂ、Ｒ５Ｂと、キャパシタＣ３Ａ、Ｃ４Ａ、Ｃ５Ａにそれぞれ等 価なキャパシタＣ３Ｂ、Ｃ４Ｂ、Ｃ５Ｂを有している。遅延回路網５３４ｂは信 号ＴＡ（２）、ＴＡ（３）、ＴＡ（４）にそれぞれ相似な遅延された信号ＴＢ（ ２）、ＴＢ（３）、ＴＢ（４）を生成する。 信号ＴＢ（３）およびＴＡ（３）は、第２Ａ図のアナログ乗算器５３５の１対 のトランジスタＭＰ３、ＭＰ２の各ゲートにそれぞれ供給される。同様に、信号 ＴＢ（３）、ＴＡ（３）に関して遅延された信号ＴＢ（４）、ＴＡ（４）は第２ Ａ図の乗算器５３５の１対のトランジスタＭＰ７、ＭＰ６の各ゲートにそれぞれ 供給される。 乗算器５３５において、トランジスタＭＰ２、ＭＰ３ は制御可能な利得をもった差動増幅器５３５ａを構成している。同様に、トラン ジスタＭＰ６、ＭＰ７は制御可能な利得をもった差動増幅器５３５ｂを構成して いる。差動増幅器５３５ａおよび５３５ｂの利得は、差動増幅器５３５ｃを構成 する１対のトランジスタＭＰ１およびＭＰ５によって生成されるドレン電流の変 化に従って反対方向に変化する。トランジスタＭＰ１およびＭＰ５のドレン電流 は、これらのトランジスタＭＰ１、ＭＰ５のゲート電極間の電圧差に従って反対 方向に変化する。 トランジスタＭＰ１のゲートには一定のＤＣ基準電圧ＶＲＥＦが供給されてい る。第１図のチャージポンプ制御段５４中で発生された制御出力信号ＶＣＯＣＶ は第２Ａ図のトランジスタＭＰ５のゲートに供給され、後程説明するように、微 誤差補正動作モードで信号Ｃｌｋの周波数／位相を制御する。 トランジスタＭＰ２のドレン電極はトランジスタＭＰ６のドレン電極に結合さ れていて、和信号Ｘ１が生成される。信号Ｘ１は１対の並列接続された負荷抵抗 器Ｒ１０、Ｒ１２に発生し、この信号Ｘ１は第２Ｂ図の増幅器５３１のトランジ スタＭＰ１０のゲート電極に供給される。同様に、第２Ａ図のトランジスタＭＰ ３のドレン電極はトランジスタＭＰ７のドレン電極に結合されていて、和信号Ｘ ２が生成される。信号Ｘ２は１対の並列接続された負荷抵抗器Ｒ１１、Ｒ１３に 発生し、この信号Ｘ１は第２Ｂ図の増幅器５３１のトランジスタＭＰ９のゲー ト電極に供給される。 例えばトランジスタＭＰ２を経由する信号利得はトランジスタＭＰ６を経由す る信号利得と反対方向に変化する。信号Ｘ１の位相シフトは、トランジスタＭＰ 2およびＭＰ６中のドレン電流から生成された位相差をもった１対の信号のベク トル和によって決定される。従って、信号Ｘ１の位相シフトは、増幅器５３５ｃ に供給されるアナログ信号ＶＣＯＣＶがゆるやかに変化すると、微細に、すなわ ちゆるやかに変化する。同様に、信号Ｘ２の位相シフトは、信号ＶＣＯＣＶに従 って微細に、すなわちゆるやかに変化する。信号Ｘ１は名目上は信号Ｘ２に対し て反対の位相関係にある。信号Ｘ１あるいはＸ２の位相シフトを変化させること により、後程説明するように、ＲＣＶＣＯ５３の発振周波数すなわち信号Ｃｌｋ の周波数を変化させることができる。 信号Ｃｌｋについて、例えば２５〜４０ＭＨｚの広い周波数範囲を実現して、 ＲＣ遅延回路網の公差、温度変化およびＲＣ遅延回路網の径年変化に対して補償 することが好ましい。ＲＣ遅延回路網はＲＣＶＣＯ５３中に集積回路構成技術を 使用して形成することができる。 粗周波数誤差補正動作モードでは、ＲＣＶＣＯ５３の周波数をステップアップ あるいはステップダウンさせることができる。粗周波数誤差補正動作モードは例 えば電源を供給した直後に生ずる。粗周波数誤差補正動作モードを与えるために 上述の４個のスイッチ−キャパシタ列 ＳＷＡ（ｉ）が設けられている。スイッチ−キャパシタ列を表わすパラメータ“ ｉ”は４個の数値０乃至３を表わすものと仮定する。スイッチ−キャパシタ列Ｓ ＷＡ（ｉ）は対応する４個の端子に結合されており、ここに前に示した信号ＴＡ （ｉ）が発生する。従って、所定の列ＳＷＡ（ｉ）は、信号ＴＡ（ｉ）が同じ数 値“ｉ”によって表わされる対応する端子に結合されている。同様に、上述の４ 個のスイッチ−キャパシタ列ＳＷＢ（ｉ）は前に示した信号ＴＢ（ｉ）が発生す る対応する４個の端子に結合されている。ここでもパラメータ“ｉ”は異なる数 値０乃至３と仮定する。 第２Ｂ図の各列ＳＷＡ（ｉ）、例えばＳＷＡ（０）は並列接続された８個のス イッチ−キャパシタ構成からなる。所定の列ＳＷＡ（ｉ）の所定のスイッチ−キ ャパシタ構成は、第３図に示す対応するキャパシタＣＡ（４ｊ＋ｉ）と直列に接 続されたトランジスタスイッチＳＡ（４ｊ＋ｉ）によって構成されている。第１ 図、第２Ａ図〜第２Ｃ図および第３図において、同じ記号、番号は同じ構成素子 あるいは同じ機能を表わす。第２Ｂ図および第２Ｃ図の所定の列ＳＷＡ（ｉ）に ついて、パラメータｊは８個の数値０乃至７の１つを選択的に仮定する。 第３図の所定のトランジスタスイッチＳＡ（４ｊ＋ｉ）は、対応するキャパシ タＣＡ（４ｊ＋ｉ）と直列に結合されており、“ｉ”の数値はスイッチＳＡ（４ ｊ＋ｉ）とキャパシタＣＡ（４ｊ＋ｉ）の両方に共通しており、 また“ｊ”の数値も両方に共通している。同様に、第２Ｂ図および第２Ｃ図の各 列ＳＷＢ（ｉ）は、例えば列ＳＷＡのように並列接続された８個のトランジスタ スイッチ−キャパシタ構成を有している。このような８個のトランジスタスイッ チ−キャパシタ構成は第３図のキャパシタＣＢ（４ｊ＋ｉ）と直列に接続された トランジスタスイッチＳＢ（４ｊ＋ｉ）によって構成されている。 共通の数値“ｉ”によって表わされる第２Ｂ図および第２Ｃ図の各列ＳＷＡ（ ｉ）とＳＷＢ（ｉ）の対、例えば列ＳＷＡ（０）とＳＷＢ（０）において、８個 の制御信号ＣＦ（４ｊ＋ｉ）は、共通の数値“ｉ”と共通の数値“ｊ”によって 表わされる対応する８個のトランジスタスイッチＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ ＋ｉ）の対を制御する。信号ＣＦ（４ｊ＋ｉ）は後程説明するようにして発生さ れる。従って、全部で３２対のスイッチＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ＋ｉ）が ３２個の制御信号ＣＦ（４ｊ＋ｉ）によってそれぞれ制御される。第３図の所定 のスイッチ対ＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ＋ｉ）、およびこれらのスイッチ対 を制御する制御信号ＣＦ（４ｊ＋ｉ）に対する数値“ｉ”は同じである。同様に 、数値“ｊ”は所定のスイッチ対ＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ＋ｉ）に対して 、およびこれらのスイッチ対を制御する制御信号ＣＦ（４ｊ＋ｉ）に対して共通 である。 所定の制御信号ＣＦ（４ｊ＋ｉ）が真（ＴＲＵＥ）状態であると仮定すると、 対応する列ＳＷＡ（ｉ）の対応 するキャパシタＣＡ（４ｊ＋ｉ）、および対応する列ＳＷＢ（ｉ）の対応するキ ャパシタＣＢ（４ｊ＋ｉ）はスイッチインされ、すなわちスイッチ対ＳＡ（４ｊ ＋ｉ）およびＳＢ（４ｊ＋ｉ）を経て信号ＴＡ（ｉ）、ＴＢ（ｉ）が発生する端 子にそれぞれ結合される。それによって位相遅れが増大し、それに対応して第２ Ｃ図の信号Ｃｌｋの発振周波数が低下する。これに対して、第３図の所定の制御 信号ＣＦ（４ｊ＋ｉ）が偽（ＦＡＬＳＥ）であれば、対応するキャパシタ対はス イッチアウトされ、すなわち切り離され、第２Ｃ図の信号Ｃｌｋの発振周波数を 高くする。 第２Ａ図の電流ミラー基準回路５３７には例えば１μＡの小さな起動電流を供 給するＰＭＯＳトランジスタＭＰ２０が設けられている。起動電流は初期におい て端子ＮＢの電圧レベルをトランジスタＭＮ１０の閾値電圧、通常０．８Ｖにま で上昇させる。端子ＮＲの電圧と端子ＮＢの電圧は、トランジスタＭＰ２３、Ｍ Ｐ２４、ＭＮ１３およびＭＮ１４によって構成された平衡ＰＭＯＳ電流ミラー増 幅器で比較される。 端子ＮＦからの負帰還信号はトランジスタＭＮ１２のゲートに供給され、端子 ＮＲとＮＢの電圧を強制的に等しくする。従って、抵抗Ｒ１を流れる電流は端子 ＮＢにおける電圧に比例する。一旦電流が抵抗Ｒ１、トランジスタＭＮ１２およ びトランジスタＭＰ２２を通って流れ始めると、付加電流が端子ＮＢに供給され 、端子ＮＢの 電圧を約１．５Ｖのレベルに上昇させる。従って、トランジスタＭＰ２２を流れ る基準電流は名目上０．２５ｍＡになる。 トランジスタＭＰ２２のドレンに発生する電流ミラー基準回路５３７の出力電 圧ＣＳ１は第２Ａ図のトランジスタＭＰ４と第２Ｂ図のトランジスタＭＰ８、お よび第２Ｃ図のトランジスタ１１のゲートに供給される。その結果、第２Ａ図の トランジスタＭＰ４を流れる電流は公称３ｍＡになり、トランジスタＭＰ８およ びＭＰ１１によって給電される各増幅器を流れる電流は１．５ｍＡになる。第２ Ａ図の回路３５７は電源電圧の変動に対して発振器の周波数を安定に維持する。 シミュレーションの結果、電源電圧の変化に対する感度は０．９％／Ｖ、温度変 化に対する感度は−０．０１２％／℃を示した。 第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３は差動対称形態で構成されている。第１ の正帰還信号路によって設定される信号Ｘ２、Ｙ１、ＴＡ（０）、ＴＡ（１）、 ＴＢ（２）、ＴＢ（３）、ＴＢ（４）は、第２の正帰還信号路によって設定され る信号Ｘ１、Ｙ２、ＴＢ（０）、ＴＢ（１）、ＴＡ（２）、ＴＡ（３）、ＴＡ（ ４）に対してそれぞれ差動的に対称になっている。従って、例えば信号Ｙ１とＹ ２のような１対の差動対称信号間の位相差は、例えば第２Ａ図の増幅器５３５ａ および５３５ｂの利得が変化しても、あるいは温度変化が生じても変化しない。 ＲＣＶＣＯ５３は、その正帰還路対の全位相シフ トによって決定される周波数で発振する。 上に述べた本発明の特徴によれば、第２Ａ図〜第２Ｃ図の対をなすキャパシタ ＣＡ（４ｊ＋ｉ）とＣＢ（４ｊ＋ｉ）は一緒にスイッチインあるいはスイッチア ウトされる。従って、差動対称構成が粗周波数誤差補正モードの各ステップで乱 されることがないという利点がある。 第４図は、ＲＣＶＣＯ５３中の全ての切換えキャパシタが信号ＣＦ（４ｊ＋ｉ ）によって切り離され、信号Ｃｌｋの最大周波数、すなわち例えば１９．６２ｎ Ｓのような最小周期が生ずるときの第１図の信号Ｙ１とＹ２のシミュレーション された波形の例を示す。第１図、第２Ａ図〜第２Ｃ図、第３図、第４図で、同じ 記号、番号は同じ構成素子、同じ機能を表わす。 第４図に示すように、信号Ｙ１とＹ２は大きさが殆ど同じであり、互に１８０ 度離相している。差動対称構成のため、信号Ｙ１とＹ２は差動対称信号である。 したがって、信号Ｙ１とＹ２の瞬時値が同時に同じ大きさになるときに生ずる点 ＣＯのような信号Ｙ１とＹ２のクロスオーバー点は反対位相で生ずる。好都合な ことに、上述の差動対称構成の結果として、クロスオーバー点ＣＯは時間的に殆 ど同じ間隔だけ離れている。対称構成により、信号Ｃｌｋのデューティサイクル は、利得の変動や温度によって生ずる構成素子の変動により影響されないという 効果がある。従って、第２Ｃ図に示すようにトランジスタＭＰ１５、ＭＰ１６、 ＭＮ２０およびＭＮ２１、お よびゲートＵ１とＵ２によって構成され、信号Ｙ１、Ｙ２を受信する比較的簡単 な差動−シングルエンデッド変換回路５３６は約５０％のデューティサイクルの 信号Ｃｌｋを発生するという利点がある。さらに差動対称構成によれば改善され た共通モードノイズ除去作用が得られる。 ＲＣＶＣＯ５３の測定されたノイズ帯域幅は３５０Ｈｚで−３０ｄＢである。 １秒以内のＲＣＶＣＯ５３の短期間安定性は、６３．５μＳ（マイクロ秒）の１ 水平線期間Ｈ中の１．３ｎＳのジッタに相当する約±１５０Ｈｚすなわち２０ｐ ｐｍである。 ＲＣＶＣＯ５３の周波数を制御するために、第１図の同期信号ＨＳｒｅｆが周 波数検出・制御段５５に供給される。第５図は第１図のＰＬＬ１００の動作を説 明するのに有効なフローチャートを示す。第６図、第７Ａ図および第７Ｂ図は第 １図の段５５の対応する部分をより詳細なブロック図の形で示した図である。第 １図、第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図および第７Ｂ図で、同じ 記号、同じ番号は同じ構成素子あるいは同じ機能を示す。 第６図に示されている段５５の部分で、信号ＨＳｒｅｆは１３ビットカウンタ ５６の入力端子ＣＬＥＡＲ／ＥＮＡＢＬＥに供給される。第１図のＲＣＶＣＯ５ ３の信号Ｃｌｋは第６図のカウンタ５６の入力端子ＣＬＯＣＫに供給される。第 ９ａ図および第９ｂ図はそれぞれ第６ 図の信号パルスＣｌｋＤｉｖおよびＨＳｒｅｆの例を示す。第１図、第２Ａ図〜 第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図および第９ａ図〜第９ｃ図で、 同じ記号、番号は同じ構成素子あるいは同じ機能を示す。 第６図のカウンタ５６は所定の期間Ｈで、第９ｂ図に期間ＭＥＡＳＵＲＥＭＥ ＮＴとして示されている期間中に生ずる信号Ｃｌｋのパルスをカウントする。期 間ＭＥＡＳＵＲＥＭＥＮＴの終了時に、第６図のカウンタ５６は２進語（ワード ）信号ＮＣＬを含んでいる。信号ＮＣＬは、信号ＨＳｒｅｆの所定期間中に生ず るクロックパルスの数、すなわち信号Ｃｌｋの周期に等しい数値をもっている。 従って、信号ＮＣＬは信号Ｃｌｋの周波数と信号ＨＳｒｅｆの周波数との比を含 んでいる。 信号ＮＣＬは減算器６５に供給され、この減算器６５は信号ＮＳＥＴの値と信 号ＮＣＬの値との間の差を形成することによって２進語Ｎｅｒｒを発生する。信 号ＮＳＥＴは、前述のように信号Ｃｌｋの周波数と信号ＣｌｋＤｉｖの周波数と の間の比に等しい一定の２進語である。タイミング制御信号ＣＬＫＨが生ずると 、信号Ｎｅｒｒはラッチ５７に記憶される。信号ＣＬＫＨは、信号Ｎｅｒｒが測 定され、発生される信号ＨＳｒｅｆの周期Ｈの直後に生ずる。 記憶された信号Ｎｅｒｒはラッチ５７の出力において出力信号ＮＥＲＲとして 読出される。誤差信号ＮＥＲＲは、第９ｂ図の信号ＨＳｒｅｆの所定のＭＥＡＳ ＵＲＥ ＭＥＮＴ期間中に生ずる信号Ｃｌｋのクロック周期の数と、第９ａ図の信号Ｃｌ ｋＤｉｖの周期の間に生ずる第６図の信号Ｃｌｋのクロック周期の数との間の差 に等しい値をもっている。例えば第１図のＰＬＬ１００が位相ロック状態にある ときは、この差は０で、誤差がないことを表わしている。従って、信号ＮＥＲＲ はサイクルに関連する誤差すなわち周波数誤差を表わしている。信号ＮＥＲＲが 発生される測定動作は、第５図のフローチャートのフローチャートパス１９７で 表わされる。 第６図の周波数誤差を表わす信号ＮＥＲＲは第７Ａ図の絶対値生成段５８の入 力に供給されて、２進語信号｜Ｎｅｒｒ｜が生成される。信号｜Ｎｅｒｒ｜は信 号ＮＥＲＲの絶対値に等しい。信号｜Ｎｅｒｒ｜は比較器５９中で語信号ＮＳＥ Ｔの大きさの８％に等しい一定値の語信号ＴＨＲＥＳＨＯＬＤ＿1と比較される 。信号ＣｌｋＤｉｖの所望の周期長は語信号ＮＳＥＴ中に含まれている。信号Ｃ ｌｋのクロックサイクル数によって測定される信号ＣｌｋＤｉｖの周期長の誤差 が信号ＣｌｋＤｉｖの所望の周期長の８％よりも長くなると、比較器５９は語信 号５９ａを発生する。 信号５９ａは６ビットカウンタ６１のリセット入力端子ＲＥＳＥＴに供給され 、カウントがカウンタ６１中でイネーブルされると、該カウンタ６１は信号Ｃｌ ｋＤｉｖの各周期毎に１回カウントアップする。カウンタ６１は信号６１ａ、す なわちカウンタ６１の最上位のビット ＭＳＢを発生する。信号５９ａが発生されるとカウンタ６１中でカウントがイネ ーブルされる。 信号６１ａはオアゲート６２を経てフリップフロップ６３の“Ｊ”入力端子に 供給される。信号ＣｌｋＤｉｖの３２個のすぐ先行する周期Ｈの各々において、 信号｜Ｎｅｒｒ｜の値によって与えられる信号ＣｌｋＤｉｖの周期長の誤差が所 望の周期長の８％よりも大きくなると、フリップフロップ６３の出力にＴＲＵＥ 状態の出力信号ＣＦＲが発生する。 第９ａ図の信号ＣｌｋＤｉｖのこのような３２個の周期Ｈが経過しないかぎり 、第１図のＲＣＶＣＯ５３は影響されず、これは遊び（ＩＤＬＥ）動作モードと 称され、第５図のフローチャートのパス１９４に示されている。遊び動作モード は、例えば垂直帰線消去期間（ＶＢＩ）全体を通じて粗周波数誤差補正モードが 起こるのを防止するような態様で生ずるという点で好都合である。垂直帰線消去 期間中は第１図の等化パルスＥＰが発生する。等化パルスＥＰは周期Ｈの１／２ の周期をもっている。従って、第１図の信号ＨＳｒｅｆ中の等化パルスＥＰは所 望の長さの周期の８％以上の周期をもった第７Ａ図の誤差信号｜Ｎｅｒｒ｜の値 を発生する。しかし、第１図の等化パルスＥＰの数は３２以下であるから、第７ Ａ図のカウンタ６１およびオアゲート６２は垂直帰線消去期間中に信号ＣＦＲが ＴＲＵＥ状態に到達するのを阻止し、これによって粗周波数誤差補正モードで動 作するのを防 止することができる。遊び動作モードにより、垂直帰線消去期間あるいはリトレ ース期間中にＲＣＶＣＯ５３の位相が乱れることがないという効果がある。 誤差信号｜Ｎｅｒｒ｜が所望の周期の長さの８％以上になる信号ＣｌｋＤｉｖ の周期の数が３２を越えると仮定する。この状態は垂直帰線消去期間中の動作に よるものではない大きな周波数誤差を表わしている。従って第７Ａ図のフリップ フロップ６３の信号ＣＦＲはＴＲＵＥ状態で発生される。信号ＣＦＲが発生され ると、第１図のＰＬＬ１００は粗周波数誤差補正動作モードで動作するようにな る。粗周波数誤差補正モードでの動作中は、粗周波数誤差はＲＣＶＣＯ５３中で 切換えステップで連続的に減少する。信号ＣＦＲが発生する過程は第５図のフロ ーチャートのフローチャートパス１９７、２００、２０１、１９６および１９９ で示されている。 第１０図は第１図のチャージポンプ段５４を詳細に示すブロック図である。第 １図、第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図、第９ａ図〜 第９ｃ図および第１０図で、同じ記号および番号は同じ構成素子、同じ機能を表 わしている。第１０図のテーブルは、段５４における信号の流れの方向、スイッ チの状態を示している。粗周波数誤差補正モード期間全体を通じて第１０図のチ ャージポンプ段５４は、第１０図のスイッチＳＷ１を経て供給される基準電圧Ｖ ＲＥＦに等しい一定レベルの、第２Ａ図のＲＣＶＣＯ５３のアナログ制御信 号ＶＣＯＣＶを発生する。第１０図の信号ＶＣＯＣＶは電圧の変動範囲のほゞ中 心に設定されている。 粗周波数誤差補正モードでは、第６図の５ビット２進カウンタ６６は信号Ｃｌ ｋＤｉｖの交番パルスをカウントアップあるいはカウントダウンする。カウンタ ６６のアップあるいはダウンのカウントの方向は、語信号ＮＥＲＲの最上位ある いは符号ビットＳＩＧＮの状態に従って決定される。カウンタ６６の５ビット出 力語信号ＣＦＲＬ（４：０）は、ここではサーモミタ（ＴＨＥＲＭＯＭＥＴＥＲ ）デコーダと示されたデコーダ６４の入力に供給される。サーモミタデコーダ６ ４は、５ビット信号ＣＦＲＬ（４：０）をデコーダすることにより前述の３２個 の個々の制御信号ＣＦ（４ｊ＋ｉ）を生成する。 第８図のテーブルは第２Ａ図、第２Ｂ図および第８図のＴＲＵＥ状態にあるこ れらの信号ＣＦ（４ｊ＋ｉ）と、第６図および第８図の５ビット語信号ＣＦＲＬ （４：０）の各値に対するＦＡＬＳＥ状態にある信号を示している。第８図のテ ーブルで、２進数、“１”はＴＲＵＥ状態を表わし、２進数“０”はＦＡＬＳＥ を表わしている。第８図に示すように、第６図のカウンタ６６がカウントアップ するときは、第８図の制御信号ＣＦ（４ｊ＋ｉ）の１個だけ状態が変化する。状 態の変化はＦＡＬＳＥからＴＲＵＥへの方向である。同様に、第６図のカウンタ ６６がカウントダウンするときは、第８図の制御信号ＣＦ（４ｊ＋ｉ）の１個だ け状態が変化し、状態の変化はＴ ＲＵＥからＦＡＬＳＥへの方向である。 粗周波数誤差補正モードでは、第６図の測定／制御シーケンサ６７は制御信号 ＣＦＲ＿ＥＮＡＢＬＥを発生し、この制御信号ＣＦＲ＿ＥＮＡＢＬＥはカウンタ ６６が信号ＣｌｋＤｉｖの交互のパルスをカウントアップ／ダウンするようにす る。信号ＣｌｋＤｉｖの交互のパルスは信号ＨＳｒｅｆの交互の周期Ｈで発生す る。第９ｂ図の信号ＨＳｒｅｆの交互の周期で、期間ＭＥＡＳＵＲＥＭＥＮＴの 相互間において生ずるＣＯＮＴＲＯＬの期間においてのみ、信号ＣＦＲ＿ＥＮＡ ＢＬＥは第６図のカウンタ６６の状態を変化させる。第９ｂ図の信号ＨＳｒｅｆ の他の交互の周期の期間中、期間ＭＥＡＳＵＲＥＭＥＮＴが生ずると、前述のよ うに信号ＮＣＬの値が測定されるが、第６図のカウンタ６６の状態を変化させな い。信号ＮＥＲＲあるいは第９ｂ図のＮＣＬが測定されつつある間はカウンタ６ ６は状態を変化させない。第９ｂ図の所定のＭＥＡＳＵＲＥＭＥＮＴ期間中、第 ６図のカウンタ６６が状態を変化させるのを防止することにより、第１図のＲＣ ＶＣＯ５３の周波数が測定されると同時に上記ＲＣＶＣＯ５３の周波数が変化す ることはない。従って、粗周波数誤差補正モードにおける所定の切換えステップ は、信号ＣｌｋＤｉｖの２個の水平クロックパルスを必要とし、周期Ｈの各対毎 に生ずる。ＲＣＶＣＯ５３の周波数が測定されているときはＲＣＶＣＯ５３の周 波数は変化しないため、周波数の制御動作はより安定し 且つ正確なものとなる。 粗周波数誤差補正モードの説明のために、第９ａ図、第９ｂ図の期間６０２で 表わされる所定のＭＥＡＳＵＲＥＭＥＮＴ期間において、第２Ａ図〜第２Ｃ図の ＲＣＶＣＯ５３の信号Ｃｌｋの測定された周波数が所望の周波数よりも高いと仮 定する。このような状態は第６図の信号ＮＥＲＲの正の値の発生によって示され る。その結果、第９ａ図、第９ｂ図の期間６０３で表わされたＣＯＮＴＲＯＬ期 間の直後の終了時で、第６図のカウンタ６６は増加される。その結果、第６図の 語信号ＣＦＲＬ（４：０）の更新された増加された値に従って第２Ａ図、第２Ｂ 図および第２Ｃ図の対応するキャパシタ対ＣＡ（４ｊ＋ｉ）およびＣＢ（４ｊ＋ ｉ）がスイッチインされることになる。信号ＣＦＲＬ（４：０）の更新された値 は、第６図の信号ＮＥＲＲの符号ビットＳＩＧＮに従って増加または減少される 。付加キャパシタ対が正帰還路中に結合されることにより、信号Ｃｌｋの周波数 は低下する。これに対して信号Ｃｌｋの周波数が所望の周波数以下であれば、第 ２Ｂ図あるいは第２Ｃ図の１対のキャパシタＣＡ（４ｊ＋ｉ）およびＣＢ（４ｊ ＋ｉ）はスイッチアウト、すなわち正帰還路から切り離される。キャパシタの切 換えは第９ａ図、第９ｂ図の期間６０３で表わされた期間ＣＯＮＴＲＯＬの直後 で生じ、第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３の周波数を高くする。 第６図のサーモミタデコーダ６４は、前述のように、 カウンタ６６の状態の変化によって１対の切り換えられたキャパシタのみが対応 する１対の正帰還路にそれぞれスイッチインされるか、あるいは対応する１対の 正帰還路からスイッチアウトされ、他のキャパシタ対は全く影響されないような 態様で動作する。従って、第２Ｃ図の信号Ｃｌｋの周波数の変化、すなわち周波 数の上昇、低下は単調で、素子の公差による影響を受けない。従って、全周波数 範囲にわたって、信号Ｃｌｋの周波数は第６図の語信号ＣＦＲＬ（４：０）の値 に比例する。 説明の目的で、第９ａ図、第９ｂ図の期間６０１として示されている所定のＣ ＯＮＴＲＯＬ期間の終了前は、第６図の信号ＣＦＲＬ（４：０）の値は２３に等 しいと仮定する。（４ｊ＋ｉ）＝２３であるから、値２３は、ｊ＝５、ｉ＝３に 相当する。前述のように、ｉは値０乃至３のみから選択され、ｊは値０乃至７の みから選択される。 さらに信号ＮＥＲＲの符号ビットＳＩＧＮが、期間６０１の終了時に第６図の カウンタ６６をカウントアップさせるようなものであると仮定する。第９ａ図お よび第９ｂ図の期間６０２として示されている続いて生ずるＭＥＡＳＵＲＥＭＥ ＮＴ期間中は、第６図の信号ＣＦＲＬ（４：０）は、（４ｊ＋ｉ）＝２４である ことから、ｊ＝６、ｉ＝０に対応する２４に等しい増加値を有している。第２図 の列ＳＷＡ（０）およびＳＷＢ（０）中のキャパシタＣＡ（２４）およびＣＢ（ ２４）のみが、第９ ａ図、第９ｂ図の期間６０１の終了時にそれぞれスイッチインされ、ＲＣＶＣＯ ５３の対応する正帰還路対に結合される。第９ａ図および第９ｂ図の期間６０１ の終了前に、対応する正帰還路に既に結合されている切り換えられたキャパシタ は、第８図の信号ＣＦＲＬ（４：０）の値の増加によって影響されない。このよ うにして、第２Ｂ図および第２Ｃ図のキャパシタＣＡ（４ｊ＋ｉ）およびＣＢ（ ４ｊ＋ｉ）は順次に、すなわち単調な態様でスイッチインあるいはスイッチアウ トされる。 第９ｂ図の各ＣＯＮＴＲＯＬ期間において、第２Ａ図〜第２Ｃ図のＲＣＶＣＯ ５３の周波数の変化は、ＲＣＶＣＯ５３の全動作周波数の範囲の約４％である。 従って、ＲＣＶＣＯ５３の全周波数範囲は３２のキャパシタ切換えステップある いはそれ以下のステップでシーケンスされる。 第７Ａ図の信号ＮＥＲＲの符号ビットＳＩＧＮは、遅延、非遅延の両方とも排 他的オアゲート６９の１対の入力端子に供給される。遅延された符号ビットはラ ッチ６８で生成される。ゲート６９はＪ−Ｋフリップフロップ６３の“Ｋ”入力 端子に供給される出力信号６９ａを発生する。 本発明の特徴を実施するに当たって、切り換えキャパシタＣＡ（４ｊ＋ｉ）と ＣＢ（４ｊ＋ｉ）は、負帰還ループのステップで正帰還路にスイッチインされ、 または正帰還路からスイッチアウトされる。信号ＮＥＲＲの符 号ビットＳＩＧＮによって決定される信号ＣｌｋＤｉｖの期間の測定された長さ と期待された長さとの間の差が符号を変化させると、信号ＣＦＲの発生がディス エーブルされ、粗周波数誤差補正モードの動作が終了する。信号ＮＥＲＲの符号 の変化は全周波数範囲の４％より小さいか４％に等しい周波数誤差が達成された ことを表わしている。その後は第６図のカウンタ６６は状態を変化するのを停止 し、信号ＣＦＲＬ（４：０）およびＣＦ（４ｊ＋ｉ）の最後の状態が不変のまま 維持される。 第７Ｂ図の信号ＮＥＲＲは減算器７０の第１入力Ａに供給される。ラッチ７１ によって信号ＣｌｋＤｉｖの１周期だけ遅延された信号ＮＥＲＲは減算器７０の 第２入力に供給される。減算器７０の入力信号間の差の絶対値は絶対値生成段７ ２で得られ、この絶対値は比較器７３においてデジタル語信号ＴＨＲＥＳＨＯＬ Ｄ＿２中に含まれる値と比較される。 信号ＣｌｋＤｉｖの周期長の誤差が、信号ＣｌｋＤｉｖの所定の周期Ｈから直 後の周期までに、該クロック信号ＣｌｋＤｉｖの期待された周期長の２％以下だ け変化すると仮定する。２％の閾値は信号ＴＨＲＥＳＨＯＬＤ＿２中に含まれて いる。従って、信号ＣＯＮＳＩＳＴＥＮＣＹが比較器７３の出力信号７３ａに発 生する。これによって、信号ＮＥＲＲの大きさが信号ＣｌｋＤｉｖの１クロック 周期Ｈから直後の周期にまで第６図の信号ＮＳＥＴの値の僅か２％だけ変化する と、信号ＣＯＮＳＩ ＳＴＥＮＣＹが発生する。それにより第７Ｂ図の信号ＣＯＮＳＩＳＴＥＮＣＹは 、安定したノイズのない同期信号ＨＳｒｅｆと誤差信号Ｎｅｒｒの存在を表わす ことになる。 第７Ａ図の誤差信号｜Ｎｅｒｒ｜は比較器６０で２に等しい一定値と比較され る。信号ＨＳｒｅｆの周期長に対する信号ＣｌｋＤｉｖの周期長の誤差あるいは 差が信号Ｃｌｋの２クロック周期よりも小さいときは比較器６０は信号６０ａを 発生する。 次のすべての事象が生ずると仮定する。すなわち、第７Ａ図の信号ＣＯＮＳＩ ＳＴＥＮＣＹが生成され、信号｜Ｎｅｒｒ｜の大きさが第７Ａ図の信号６０ａで 規定されるように、２以上であるが信号Ｎｓｅｔの値の８％より小さく、信号Ｃ ＦＲは発生されないとする。そうするとアンドゲート７４は信号ＦＦＲを発生す る。信号ＦＦＲは周波数誤差の微補正すなわち周波数誤差を徐々に補正する動作 モードを開始させ且つ確立する。このとき、第２Ａ図、第２Ｂ図、第２Ｃ図にお ける切換えキャパシタの結合、切り離しの状態に影響を与えない。第５図のフロ ーチャートのフローチャートパス２０２、２０３、２０４および２０５は第７Ａ 図の信号ＦＦＲの発生の条件を表わしている。一方、信号ＣＯＮＳＩＳＴＥＮＣ Ｙが発生されないと、第１図のＲＣＶＣＯ５３は影響されず、第５図のフローチ ャートのフローチャートパス１９７、２０４および２０９に示されているように 前述の遊 び（ＩＤＬＥ）モードの動作が得られる。 周波数誤差微補正モードでは、第７Ａ図の信号ＦＦＲは第１０図のチャージポ ンプ段５４の動作を制御してアナログ信号ＶＣＯＣＶを変化させる。信号ＶＣＯ ＣＶの変化により第１図のＲＣＶＣＯ５３の周波数を徐々に変化させ、粗周波数 誤差補正モードとは異なり切換えキャパシタの切換えステップが生ずることはな い。 第６図の信号ＮＥＲＲは語リミタ７５を経てパルス発生器７６に供給される。 リミタ７５は、信号ＮＥＲＲの最下位の８ビットから８ビットの２の補数語信号 ７５ａを発生する。信号ＮＥＲＲは１３ビット語の信号である。信号ＮＥＲＲの 大きさが８ビット語信号７５ａによって表わすことができる大きさよりも大であ ると、信号７５ａは、８ビットの２の補数語の正あるいは負の上限に等しい値に 設定される。語信号７５ａはパルス発生器７６の２進カウンタ（図示されていな い）に記憶される。パルス発生器７６は、信号ＮＥＲＲの符号ビットＳＩＧＮに 従って信号ＦＦＲ＿ＵＰのパルスあるいは信号ＦＦＲ＿ＤＮのパルスを発生する 。 出力信号ＦＦＲ＿ＵＰの所定のパルスは誤差信号ＮＥＲＲの大きさに比例した パルス幅をもっており、この出力信号ＦＦＲ＿ＵＰは信号ＮＥＲＲの値が負の値 のときに発生される。信号ＦＦＲ＿ＵＰは信号Ｃｌｋの周波数が所望の値以下の ときに発生する。同様に、信号ＦＦＲ＿ＤＮの所定のパルスは信号ＮＥＲＲの大 きさに比例し たパルス幅をもっており、信号Ｃｌｋの周波数が所望の値より大であるときに発 生する。 信号ＦＦＲの制御の下で第１０図の信号ＦＦＲ＿ＵＰおあるいはＦＦＲ＿ＤＮ が選択され、１対の２入力マルチプレクサ５４ａおよび５４ｂの対応する一方、 １対のゲート５４ｃおよび５４ｄの対応する一方を経て、１対のスイッチＳＷ３ およびＳＷ４の対応する一方の１対の制御端子５４ｃａ、５４ｃｂの対応する一 方に結合される。信号ＦＦＲ＿ＵＰのパルスが発生されると、スイッチＳＷ３は 正パルス電流Ｉ３を端子５４ｆに供給する。同様に、信号ＦＦＲ＿ＤＮのパルス が発生されると、スイッチＳＷ４は負パルス電流Ｉ４を端子５４ｆに供給する。 集積回路技術を使用して構成されるキャパシタＣｉｎｔがスイッチＳＷ１を経 て個別のキャパシタＣｅｘｔと並列に接続される。これは微周波数誤差補正モー ドで端子５４ｆに結合されるスイッチＳＷ１のセレクタを設けることによって行 われる。スイッチＳＷ１の制御は第１０図のテーブルによって示されている。そ の結果、キャパシタＣｅｘｔとＣｉｎｔは、信号ＦＦＲ＿ＵＰが発生されると、 この信号ＦＦＲ＿ＵＰのパルス幅に比例する量だけ並列的に充電される。同様に して信号ＦＦＲ＿ＤＮが発生されると、キャパシタＣｅｘｔおよびＣｉｎｔは放 電される。信号ＶＣＯＣＶはキャパシタＣｅｘｔ中で生成され、第２Ａ図のＲＣ ＶＣＯ５３に供給される。 粗周波数誤差補正モードと同様に、また同様な理由で、第９ｂ図の信号ＨＳｒ ｅｆの交互の周期Ｈの期間中に発生するＭＥＡＳＵＲＥＭＥＮＴの期間中は、周 波数誤差の測定と同時に信号Ｃｌｋの周波数が変化することはない。信号ＮＥＲ Ｒに従って第１０図のキャパシタＣｉｎｔおよびＣｅｘｔの充電／放電は、第９ ｂ図の信号ＨＳｒｅｆの他の交互の周期のＣＯＮＴＲＯＬ期間中のみイネーブル される。微周波数誤差補正モードの動作期間中は、信号ＣｌｋＤｉｖの周期長と 信号ＨＳｒｅｆの周期長との間の差は、信号Ｃｌｋの２周期長すなわち信号ＨＳ ｒｅｆの周期Ｈの約０．２％以内になる。 微周波数誤差補正モードにおける信号ＶＣＯＣＶによって生成される補正範囲 は第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３の全周波数範囲の約±８％である。従っ て、信号ＶＣＯＣＶは、粗周波数誤差補正モードで生ずる信号ＣＦ（４ｊ＋ｉ） の所定の切換えステップに関連する各周波数範囲とオーバーラップする充分な大 きさをもっている、という利点がある。これは、前に説明したように、粗周波数 誤差補正モードで所定の切換えステップに関連する周波数範囲がＲＣＶＣＯ５３ の全周波数範囲の約４％に等しいことによる。それでも信号ＶＣＯＣＶの補正範 囲はノイズに対する感度が減少されるのに充分な程度に小さいという効果がある 。 前に説明したように、第７Ｂ図の信号ＣＯＮＳＩＳＴＥＮＣＹが発生されない と、遊び動作モードが生ずる。 例えば、第１図の信号ＨＳｒｅｆがノイズにより汚染されているとき遊び動作モ ードが生ずる。遊び動作モードでは、第１０図のスイッチＳＷ１はキャパシタＣ ｅｘｔを端子５４ｆから切り離す。従って、第１０図のキャパシタＣｅｘｔは充 電も放電もされず、信号ＶＣＯＣＶは比較的一定に維持される。遊び動作モード では、信号ＶＣＯＣＶは利得１の増幅器とスイッチＳＷ２を介してキャパシタＣ ｉｎｔに結合され、該キャパシタＣｉｎｔの端子５４ｆのキャパシタ電圧は信号 ＶＣＯＣＶの電圧に追従する。スイッチＳＷ２の制御は第１０図のテーブルに示 されている。 第１図の信号ＨＳｒｅｆの遮断期間の後、第７Ｂ図の信号ＣＯＮＳＩＳＴＥＮ ＣＹが再び発生されるように正規動作信号ＨＳｒｅｆが回復されると仮定する。 遊びモードの動作であるから、第１０図の信号ＶＣＯＣＶは乱されず、信号ＨＳ ｒｅｆ遮断期間の終了後の定常状態の位相ロック動作に対する必要なレベルにほ ゞ等しいレベルに既に維持されている可能性が大である。従って、第１図のＰＬ Ｌ１００の過渡状態の期間が短縮されるという効果が得られる。 第１１図は位相誤差補正動作モードで使用される第１図の位相検出器をさらに 詳細に示す図である。第１２Ａ図〜第１２Ｇ図は対応する波形を示す。第１図、 第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図、第８図、第９ａ図 〜第９ｃ図、第１０図、第１１図、第 １２Ａ図〜第１２Ｇ図で、同じ記号、同じ番号は同じ構成素子、同じ機能を示す ものとする。第１１図の検出器５１は信号ＨＳｒｅｆでクロックされ、信号Ｃｌ ｋＤｉｖでリッセトされるＤ形フリップフロップ５１ｃを含んでいる。第１２Ｂ 図の信号ＣｌｋＤｉｖの波頭端が第１２Ａ図の信号ＨＳｒｅｆの波頭端に対して 遅れていると、フリップフロップ５１ｃは第１２Ｃ図に示す所定のパルス信号Ｆ ＰＨ＿ＵＰを発生する。第１１図のＤ形フリップフロップ５１ｄは信号ＣｌｋＤ ｉｖによってクロックされ、ワンショットマルチバイブレータ５１ｆを経て供給 される信号ＨＳｒｅｆによってリセットされる。第１２Ｅ図の信号ＣｌｋＤｉｖ の波頭端が第１２Ａ図の信号ＨＳｒｅｆの波頭端に対して進んでいると、フリッ プフロップ５１ｄは第１２Ｇ図に所定のパルス信号ＦＰＨ＿ＤＮを発生する。各 パルス信号ＦＰＨ＿ＵＰおよびＦＰＨ＿ＤＮのパルス幅は位相差に比例している 。所定の期間Ｈに１個のパルス信号ＦＰＨ＿ＵＰ、ＦＰＨ＿ＤＮのみが発生する 。 第７Ｂ図のパルス信号ＦＰＨ＿ＵＰあるいはＦＰＨ＿ＤＮはオアゲート８０を 経て３ビット２進カウンタ８１に供給される。いずれかのパルスのパルス幅が、 比較的小さい位相誤差を表わす信号Ｃｌｋの２クロック期間より短いときは、出 力信号８１ａはＦＡＬＳＥレベルにある。信号８１ａはインバータ８２を経てア ンドゲート８３の入力Ｂに供給される。周波数誤差を表わす信号６０ ａはゲート８３の第２の入力Ａに供給される。信号６０ａは、誤差信号｜Ｎｅｒ ｒ｜が信号Ｃｌｋの２クロック期間を表わす２より小さいときに発生される。 例えば、微周波数誤差補正動作モードに続いて、ＦＡＬＳＥレベルにある信号 ８１ａによって表わされるように位相誤差が小さく、また信号６０ａの発生によ って表わされるように周波数誤差が小さいときは、ゲート８３は信号ＦＰＨを発 生する。そのため、微位相誤差補正モードが生ずる。第５図のフローチャート中 のフローチャートパス２０２、２０６、２０７および２０８は微位相誤差補正モ ードが得られる過程を示している。 微位相誤差補正モードでは、微および粗周波数誤差補正モードの場合とは違っ て、第９ｂ図の信号ＨＳｒｅｆの各周期Ｈにおいて位相誤差が測定され且つ補正 される。微位相誤差補正モードでは、位相誤差に比例する第１０図のアナログ信 号ＶＣＯＣＶが位相ロック状態を確保して維持する。第１３Ａ図〜第１３Ｄ図は 微位相誤差補正モードにおける動作を説明するのに有効な波形を示す。第１図、 第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図、第８図、第９ａ図 〜第９ｃ図、第１０図、第１１図、第１２Ａ図〜第１２Ｇ図、第１３Ａ図〜第１ ３Ｄ図において、同じ記号、同じ番号は同じ構成素子、同じ機能を表わす。 第７Ｂ図の信号ＦＰＨが発生されると、第１０図の信号ＦＰＨ＿ＵＰ、ＦＰＨ ＿ＤＮが、交互にマルチプレク サ５４ａおよび５４ｂ、ゲート５４ｃおよび５４ｄを経てスイッチＳＷ３および ＳＷ４の端子５４ｃａ、５４ｃｂにそれぞれ供給される。第１３Ｂ図の信号Ｃｌ ｋＤｉｖの各期間中に生ずる次の３つの動作シーケンスにおいて、信号ＦＰＨ＿ ＵＰとＦＰＨ＿ＤＮがキャパシタＣｉｎｔとＣｅｘｔに交互に供給される。 上記の３つの動作シーケンスの第１の動作においては、第１０図のスイッチＳ Ｗ１はＨＯＬＤ位置にある。もし信号ＦＰＨ＿ＵＰのパルスが発生されると、ス イッチＳＷ３は正パルス電流Ｉ３を端子５４ｆに供給する。同様に、信号ＦＰＨ ＿ＤＮのパルスが発生されると、スイッチＳＷ４は負パルス電流１４を端子５４ ｆに供給する。信号ＦＰＨ＿ＵＰが生成されるとキャパシタＣｉｎｔはそのパル ス幅に比例する量だけ充電され、信号ＦＰＨ＿ＤＮが生成されると上記キャパシ タＣｉｎｔは放電される。これによって、キャパシタＣｉｎｔと電流Ｉ３、Ｉ４ は積分器としてあるいはローパスフイルタとして動作し、キャパシタＣｉｎｔ中 に位相誤差に比例する電圧を発生させる。 シーケンスの第２の動作では、第６図のパルス発生器は、第１３Ｂ図の信号Ｃ ｌｋＤｉｖの波尾端に後続して第６図および第１３Ｃ図のパルス信号ＣＨＫを発 生する。第６図のパルス信号ＣＨＫは、図示されていない態様で第１０図のスイ ッチＳＷ２を開き、スイッチＳＷ１によってキャパシタＣｅｘｔを端子５４ｆに 結合するように する。これによってキャパシタＣｉｎｔとＣｅｘｔとが並列に接続される。従っ て、キャパシタＣｅｘｔの電荷はキャパシタＣｉｎｔの電荷に従って変化し、測 定された位相誤差によって決定される。このようにして、キャパシタＣｅｘｔと Ｃｉｎｔとの間で電荷の転送が行われる。 シーケンスの第３の動作では、第６図の発生器８５は、第１３Ｃ図のパルス信 号ＣＨＫに後続して第６図および第１３Ｄ図のパルス信号ＩＮＩＴを発生する。 パルスＩＮＩＴは、図示されていない態様で、第１０図のスイッチＳＷ１をＨＯ ＬＤの位置に接続し、スイッチＳＷ２を閉じるようにする。このようにして、次 の３つの動作シーケンスの第１の動作に対する準備として、大きなキャパシタＣ ｅｘｔにおけると同じようにキャパシタＣｉｎｔ中に初期状態電圧が維持される 。次の３つの動作シーケンスは信号ＣｌｋＤｉｖの次の周期で生ずる。微位相誤 差補正モードでは、信号ＣｌｋＤｉｖは例えば２ｎＳ（ナノ秒）以下のジッタを 受けるにすぎないという効果がある。 本発明の他の特徴として、第１図の微周波数／位相制御信号ＶＣＯＣＶは比較 器９１にも供給される。信号ＶＣＯＣＶの大きさが予め設定された電圧範囲外に あれば、比較器９１は信号ＯＵＴ＿ＯＦ＿ＲＡＮＧＥを発生する。信号ＯＵＴ＿ ＯＦ＿ＲＡＮＧＥは、信号ＶＣＯＣＶがＲＣＶＣＯ５３の線形制御動作範囲外の 大きさに到達した 状態を表わしている。信号ＯＵＴ＿ＯＦ＿ＲＡＮＧＥが発生されると、ＰＬＬ１ ００は前に説明したような粗周波数制御モードで動作を開始する。第５図のフロ ーチャート中のフローチャートパス２１４および２１５はこのような状態を示し ている。 位相誤差が大きいと、第１２Ａ図の信号ＨＳｒｅｆの波頭端と第１２Ｂ図また は第１２Ｃ図信号ＣｌｋＤｉｖの波頭端との間に第７Ｂ図の信号Ｃｌｋの２クロ ック周期に等しいか、これよりも大きい時間差が生じ、信号８１ａが発生される 。信号８１ａはフリップフロップ８４をセット状態にし、該フリップフロップ８ ４は出力信号ＰＥ＿ＬＡＴを発生する。信号ＰＥ＿ＬＡＴは第１１図のオアゲー ト５１ａおよび５１ｂを経て位相検出器５１のフリップフロップ５１ｃおよび５ １ｄに供給され、そのとき発生している信号ＦＰＨ＿ＵＰあるいはＦＰＨ＿ＤＮ のパルスを終了させる、すなわち上記パルスの波尾端を生じさせる。従って、微 位相誤差補正モードでは、検出器５１が第１０図の段５４を制御するとき、第１ １図の検出器５１が信号Ｃｌｋの周波数／位相を信号ＣｌｋＤｉｖの各周期中に 過大に変化させるのを防止することができるという効果がある。 大きな位相誤差を表わすＴＲＵＥレベルにある第７Ｂ図の信号８１ａはアンド ゲート９０の入力Ｃに供給される。前に説明したように、第９Ｂ図の信号ＨＳｒ ｅｆの１周期Ｈから後続する直後の１周期までの一貫した周波 数誤差を表わす信号ＣＯＮＳＩＳＴＥＮＣＹは第７Ｂ図のアンドゲート９０の第 ２の入力Ａに供給される。誤差信号｜Ｎｅｒｒ｜の値が２以下のときの小さな周 波数誤差を表わす信号６０ａはアンドゲート９０の第３の入力Ｂに供給される。 ３個の信号８１ａ、６０ａおよびＣＯＮＳＩＳＴＥＮＣＹがすべて発生されると 、アンドゲート９０は信号ＣＰＨ＿ＲＳＴを発生する。信号ＣＰＨ＿ＲＳＴはＤ 形フリップフロップ１９１のクロック入力に供給される。フリップフロップ１９ １の出力信号ＱはＤ形フリップフロップ９２の入力Ｄに結合されており、該Ｄ形 フリップフロップ９２は、信号ＨＳｒｅｆの波頭端が信号ＣＰＨ＿ＲＳＴの発生 に後続して生ずると、パルス信号ＲＳＴを発生する。 信号ＲＳＴは第１図の÷Ｎカウンタ５２に供給され、該カウンタ５２のフリッ プフロップ（図示せず）を、信号ＨＳｒｅｆとＣｌｋＤｉｖとの間の瞬時位相ロ ックを与えるような態様でプリセットする。従って、信号ＲＳＴは粗位相誤差補 正動作モードを設定する。第５図のフローチャート中のフローチャートパス２１ ０、２１１および２１２は粗位相誤差補正モードが得られる経過を示している。 この動作モードは、例えば、ビデオテープレコーダ中で生成される第１図の信号 ＨＳｒｅｆの位相が、再生モードの垂直リトレース期間中に急激に変化したとき に生ずる。粗位相誤差補正モードは、信号ＶＣＯＣＶの信号路を側路するような 態様で第１図のＲＣＶＣＯ５ ３と位相検出器５１との間の信号路を経て達成される。急速位相誤差補正すなわ ち粗位相誤差補正の結果として信号ＣｌｋＤｉｖの位相は信号Ｃｌｋの位相に大 きな影響を与えることなく信号ＨＳｒｅｆの位相と揃えられる。このようにして ＲＣＶＣＯ５３の過渡的な擾乱は除去あるいは大幅に減少されるという効果があ る。 大きな位相誤差を表わす第７Ｂ図の信号８１ａが発生され、安定した同期信号 ＨＳｒｅｆを表わす信号ＣＯＮＳＩＳＴＥＮＣＹが発生されないと、信号ＲＳＴ は発生されず、遊び動作モードが生ずる。第５図のフローチャート中のフローチ ャートパス２１３はこの遊びモードが得られる過程を示している。第７Ｂ図の信 号ＣＯＮＳＩＳＴＥＮＣＹが発生されないときに、遊びモードで動作させ且つ粗 位相誤差補正を阻止することにより、第１図のＰＬＬ１００中の擾乱あるいは過 渡状態が減少するという効果が得られる。このような擾乱は、例えば、信号ＨＳ ｒｅｆの遮断期間が短いときに減少する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ， ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＳ，ＵＺ，Ｖ Ｎ (72)発明者 キヤンベル ザ サード，エドワード リ チヤード アメリカ合衆国 ニユージヤージ州 タバ ーナクル タツカートン・ロード 356

Claims (1)

1. 【特許請求の範囲】 １．同期信号に固定される発振信号を発生する装置であって、 水平走査周波数と関連する周波数の前記同期信号の信号源と、 前記発振信号を発生するための、制御可能な発振器と、 前記発振信号と同期信号に応答し、サイクルに関連する両信号間の誤差を測定 し且つ前記誤差を表わす信号を発生するための検出器とを含み、前記誤差を表わ す信号は前記発振器に結合され、前記誤差が第１の値を超えると、前記発振信号 のサイクルを変化させ、該発振信号の該サイクルの変化と前記誤差の測定は、一 つ置きの、重なり合わない期間中に行われる、前記同期信号に固定される発振信 号を発生する装置。 ２．前記検出器は周波数検出器を含み、前記サイクルと関連する誤差は周波数 の誤差であり、前記周波数誤差を表わす信号は前記発振信号の周波数を変化させ る、請求項１記載の装置。 ３．前記発振信号の変化が前記周波数誤差の測定と同時に起こらないようにす る、請求項２記載の装置。 ４．周波数の測定が一対の水平ライン期間内に行われ、前記発振信号の変化が 、１水平ライン期間の整数倍に等しい長さを有する前記一対の水平ライン期間の 間に生じる、請求項３記載の装置。 ５．前記周波数誤差が前記第１の値よりも大きい第２ の値を超えると粗い周波数補正モードで前記装置を制御し、前記周波数誤差が前 記第１の値を超え前記第２の値を超えなければ細かい周波数補正モードで前記装 置を制御する手段を含む、請求項３記載の装置。 ６．前記発振信号と同期信号に応答し、両信号間に位相誤差を測定し、該位相 誤差を表わす信号を発生するための位相検出器を含み、前記位相誤差を表わす信 号は前記発信器の制御入力に結合され、前記周波数誤差が前記第１の値を超えな ければ前記発振信号の位相を変化させ、前記発振信号の前記位相の変化と前記位 相誤差の測定が同時に行われる、請求項３記載の装置。 ７．前記周波数検出器が、前記発振信号の期間の長さと前記同期信号の期間の 長さの比率を測定し該比率を表示する信号を発生する手段、および前記発振信号 の前記期間の長さと前記同期信号の前記期間の長さの予想される比率を表示する 信号に応答し前記比率との差に従って前記周波数誤差表示信号を発生する手段を 含む、請求項３記載の装置。