DE69409376T2 - Oszillator mit geschalteten reaktiven elementen - Google Patents

Oszillator mit geschalteten reaktiven elementen

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Description

  • Die Erfindung betrifft eine Anordnung zum Erzeugen eines Taktsignals.
  • Die WO-A-89 06456 zeigt ein Netzwerk zur Frequenzabstimmung mit einem spannungsgesteuerten Oszillator mit diskreten Kondensatoren für eine grobe Frequenzeinstellung. Das Netzwerk für die Frequenzabstimmung enthält eine Frequenz-Schaltmatrix mit einer Vielzahl von Kondensatoren mit festen Kapazitätswerten, die selektiv dem frequenzbestimmenden Netzwerk hinzugeschaltet werden. Es wird jedoch an keiner Stelle eine Schaltordnung mit Auswahl von reaktiven Elementen gezeigt oder angeregt, die sich für eine grobe Frequenzkorrektur in Schaltschritten ändern. Auch wird dort kein Modus für eine Frequenz-Feinkorrektur gezeigt oder angeregt.
  • Die FR-A-2 290 782 zeigt einen VCO mit einer variablen Reaktanzschaltung. Die variable Reaktanzschaltung enthält eine Reihe von Kondensatoren, die parallelgeschaltet und einzeln mit jeweiligen Schaltern verbunden sind. Die Kapazität wird in binären Schritten erhöht, um durch Auswahl einer Kombination von Schaltern die Reaktanz zu ändern. Eine Auswahl einer Kapazität entsprechend einem Wert eines Frequenzfehlers wird dort nirgendwo gezeigt oder angeregt. Ebensowenig wird dort ein Modus für eine feine Frequenzkorrektur gezeigt oder angeregt.
  • Die US-A-5 180 995 zeigt eine Schaltung mit einem Ringoszillator, bei der die Oszillatorfrequenz trotz einer Änderung in der Umgebungstemperatur konstant gehalten wird. Die Schaltung nach diesem Dokument enthält eine Reihe von Invertern, die ringförmig in Kaskade geschaltet sind, eine Konstantspannungsquelle und eine Schaltung zur Temperaturkompensation. Die Oszillatorfrequnz steigt an/fällt ab in Abhängigkeit von den Versorgungsströmen in den Invertern. Die Schaltung zur Temperaturkompensation steuert den Versorgungsstrom in Abhängigkeit von der Umgebungstemperatur. Dieses Dokument zeigt nirgendwo und regt nirgendwo eine Schaltanordnung mit der Auswahl von reaktiven Elementen an, die sich für eine grobe Frequenzkorrektur in Schaltschritten ändern. Auch ein Modus mit einer Feinkorrektur der Frequenz wird weder gezeigt noch angeregt.
  • Die US-A-5 191 301 zeigt eine Schaltung mit einem Ringosziltor aus Grundblökken, die aus differentiell Emitter-gekoppelten Transistorpaaren bestehen. Die Steuerung der Spannung erfolgt durch Gleichspannungs-Differenzverstärker, die die kapazitive Last und dadurch die Schwingfrequenz ändern. Dieses Dokument zeigt oder regt an keiner Stelle eine Schaltanordnung mit der Auswahl von reaktiven Elementen an, die sich für eine grobe Frequenzkorrektur in Schaltschritten ändern. Auch eine Feinkorrektur der Frequenz wird dort nicht gezeigt oder angeregt.
  • Digitale Videosignal-Verarbeitungssysteme mit Merkmalen wie einer Bildschirmwiedergabe von Text und Bild-in-Bild für Signalquellen in einem Fernsehempfänger oder einem Videobandrecorder erfordern häufig ein Taktsignal, das mit einem Horizontalsynchronsignal in der Phase verkoppelt ist, bezeichnet als zeilenverkoppelter Takt. Es kann vorteilhaft sein, ein System mit einer phasenverkoppelten Schleife (PLL) für die Erzeugung eines zeilenverkoppelten Taktes zur Verwendung als Baustein in integrierten Schaltungen für eine Groß-CMOS-Videosignalverarbeitung auszubilden. In einer derartigen PLL kann es wünschenswert sein, z.B. über eine Taktfrequenz über einen Bereich von 25 MHz bis 40 MHz mit einem Zeitfehler kleiner als 2 ns zu verfügen. Für eine derartige PLL kann es wünschenswert sein, nur einen Anschlußstift für die Bauteile außerhalb des Chip zu benutzen . Es kann ebenso wünschenswert sein, das PLL-System bei jedem der Systeme NTSC, PAL und SECAM anzuwenden.
  • Es kann außerdem vorteilhaft sein, die PLL mit einem Eingangssynchronsignal zu betreiben, das in Videobandrecordern niedriger Preisklasse ohne Zeitfehlerkorrektur auftritt, wo der Horizontalsynchronimpuls periodisch große Phasenänderungen derart durchführen kann, daß das Taktsignal einem derartigen Synchronsignal folgt. Es kann ferner wünschenswert sein, Phasen- und Frequenzfehler schnell zu verringern und Überschwinger und Zeiffehler zu minimieren, wenn die PLL in die Phasenverkoppung einrastet. Zusätzlich kann es wünschenswert sein, daß die PLL zwischen echten Fehlern in Phase/Frequenz des Ausgangstaktes und denen unterscheiden kann, die aus einer Beeinträchtigung des Eingangs-Horizontalsynchronsignals durch Störimpulse oder gelegentlich ausfallende Impulse entstehen.
  • Anspruch 1 beschreibt eine Vorrichtung mit einem Verstärker zum Erzeugen eines Oszillatorsignals, das mit einem Eingangssignal verkoppelt ist. Es ist eine Vielzahl von geschalteten reaktiven Elementen vorgesehen, die jeweils in einem positiven Rückkopplungsweg zwischen einem Ausgang und einem Eingang des Verstärkers geschaltet sind. Das Osziltorsignal hat ein Frequenz, die aus einem entsprechenden Teil eines Frequenzbereiches in Übereinstimmung mit einer Auswahl der geschalteten reaktiven Elemente ausgewählt wird. Es wird ein Frequenzfehler zwischen dem Oszillatorsignal und dem Eingangssignal gemessen. Es wird ein erstes Schaltsteuersignal erzeugt, das an eine zu den geschalteten reaktiven Elementen gehörende Umschaltanordnung angelegt ist, um die geschalteten reaktiven Elemente in Abhängigkeit von dem Frequenzfehler auszuwählen. Wenn der Frequenzfehler einen ersten Wert überschreitet, ändert sich die Auswahl des geschalteten reaktiven Elementes in Schaltschritten eines Operationsmodus mit einer groben Frequenzkorrektur, um den Frequenzfehler progressiv in einem darauffolgenden Schaltschritt zu verringern. Es wird ein zweites Steuersignal erzeugt, das an einen Steuereingang des Verstärkers angelegt ist, um die Frequenz des Oszillatorsignals in dem entsprechenden Teil des Frequenzbereiches zu ändem. Der Frequenzfehler wird in einem Operationsmodus für eine Fehler-Feinkorrektur korrigiert, wenn der Frequenzfehler den ersten Wert nicht überschreitet, ohne die Auswahl der geschalteten reaktiven Elemente zu ändern.
  • Fig.1 zeigt ein Blockschaltbild einer phasenverkoppelten Schleife (PLL) mit einem Aspekt der Erfindung;
  • Fig.2A, 2B und 2C zeigen ein detailliertes Schaltbild eines programmierbaren geschalteten R-C spannungsgesteuerten Osziallators der PLL von Fig.1;
  • Fig.3 zeigt eine geschaltete Kondensatoranordnung des Oszillators der Fig. 2A- 2C;
  • Fig.4 zeigt Kurvenformen zur Erläuterung der Anordnung der Fig.2A-2C;
  • Fig.5 zeigt ein Flußdiagramm zur Erläuterung der Wirkungsweise der PLL von Fig.1;
  • Fig.6, 7A und 7B zeigen detailliertere Schaltbilder von Teilen der PLL von Fig.1;
  • Fig.8 ist eine Tabelle zur Erläuterung der Wirkungsweise eines Dekoders von Fig.1;
  • Fig.9a-9c sind Kurvenformen zur Erläuterung der Wirkungsweise der PLL von Fig.1;
  • Fig.10 zeigt ein Schema einer Ladungspumpstufe der PLL von Fig.1;
  • Fig.11 zeigt ein detailliertes Schaltbild eines Phasendetektors der PLL von Fig.1;
  • Fig.12a-12b zeigen Kurvenformen zur Erläuterung der Wirkungsweise des Phasendetektors von Fig.11; und
  • Fig.13a-13d zeigen Kurvenformen zur Erläuterung der Wirkungsweise der Ladungspumpstufe der PLL von Fig.1.
  • Fig.1 zeigt ein Blockschaltbild einer phasenverkoppelten Schaltung (PLL) 100 mit einem Aspekt der Erfindung. Ein Basisband-Videosignal VIDEO-EIN, zum Beispiel von einem nicht dargestellten Videodetektor eines Fernsehempfängers, wird einer bekannten Synchronimpuls-Abtrennstufe 50 zugeführt, die Impulse eines Horizontalsynchronsignals HSref mit einer Periode H und einer Horizontalablenkfrequenz fH erzeugt, die zum Beispiel in der NTSC-Norm 15.734 Hz beträgt.
  • Ein Oszillatorsignal ClkDiv wird an einem Ausgang eines programmierbaren, durch N teilenden Zählers 52 erzeugt, und zwar durch Frequenzteilung eines Ausgangssignals Clk der PLL 100, das in einem programmierbaren spannungsgesteuerten Oszillator (RCVCO) vom Widerstand/Kondensator (R-C)-Typ erzeugt wird. Das Ausgangssignal Clk kann in verschiedenen, nicht dargestellten Stufen des Fernsehempfängers für die Videosingalverarbeitung verwendet werden. Im eingeschwungenen Zustand ist die Frequenz des Signals Clk gleich N x fH. Der Wert N bezeichnet ein Verhältnis zwischen der Frequenz des Signals Clk und der des Signals ClkDiv. Der Wert N, der in dem Bereich von 750-2600 wählbar ist, wird von einem konstanten digitalen Wortsignal Nset geliefert, das an den Zähler 52 angelegt ist, um den Zähler 52 einmal in jeder Periode des Signals Clkdiv rückzusetzen.
  • Die Fig.2A, 2B und 2C zeigen ein Schaltbild des RCVCO 53 von Fig.1. Änliche Symbole und Ziffern in den Fig.1 und 2A-2C bezeichnen änliche Teile oder Funktionen. Der RCVCO 53 von Fig.2B enthält einen Differenzverstärker 531, der durch ein Paar von Transistoren MP9 und MP10 gebildet wird. Ein eine Stromquelle bildender Transistor MP8 erzeugt in jedem der Transistoren MP9 und MP10 einen entsprechenden Sourceelektrodenstrom. Der Verstärker 531 enthält Lastwiderstände R5 und R6 der Transistoren MP9 bzw. MP10. Auf ähnliche Weise wird ein Differenzverstärker 532 von Fig.2C durch Transistoren MP11, MP12 und MP13 sowie Lastwiderstände R7 und R8 gebildet. Ein Paar von in den Lastwiderständen R5 und R6 des Verstärkers 531 gebildeten Signalen X2a und X1a wird den Gate- Elektroden der Transistoren MP12 und MP13 über ein Paar von R-C-Verzögerungsnetzwerken 533a bzw. 533b zugeführt, die beide im wesentlichen dieselbe Phasenschiebung bewirken. Die durch das Netzwerk 533a oder 533b erzeugte Phasenschiebung ist in einem Operationsmodus för die grobe Frequenzkorrektur einstellbar, wie später noch beschrieben wird. Die Phasenschiebung bestimmt, teilweise, die Frequenz der Schwingung des Signals Clk.
  • Das Verzögerungsnetzwerk 533a enthält einen Widerstand R1A und einen nichtgeschalteten Kondensator C1A. Ein geschalteter Kondensatorenblock SWA(0) ist ebenfalls an den Kondensator C1A angeschlossen. Ein verzögertes Signal TA(0) wird an einem Verbindungspunkt TA(0)a zwischen dem Kondensator C1A und einem Widerstand R1A gebildet. Das Signal TA(0) wird über einen Widerstand R2A einem Kondensator C2A zugeführt. Ein geschalteter Kondensatorenblock SWA(i) ist ebenfalls an den Kondensator C2A angeschlossen. Ein verzögertes Signal TA(1) wird an dem Kondensator C2A gebildet. Das Signal TA(1) wird relativ zu dem Signal TA(0) verzögert. Auf ähnliche Weise enthält das Netzwerk 533b einen Widerstand R1B, einen Kondensator C1B und einen Block SWB(0), der ein Signal TB(0) erzeugt. Das Netzwerk 533b enthält einen Widerstand R2B, einen Kondensator C2B und einen Block SWB(1), der ein Signal TB(1) erzeugt.
  • Ein Paar von an den Lastwiderständen R7 bzw. R8 erzeugten Signalen Y1 und Y2 von Fig.2C des Verstärkers 532 wird über die R-C-Verzögerungsnetzwerke 534b bzw. 534a geführt, die im wesentlichen dieselbe Phasenschiebung bewirken. Die Netzwerke 534a und 534b arbeiten in einer änlichen Weise wie die Netzwerke 533a und 533b. Das Netzwerk 534a enthält einen Widerstand R3A, einen Kondensator C3A und einen Block SWA(2), der ein verzögertes Signal TA(2) erzeugt. Das Signal TA(2) wird über einen Widerstand R4A einem Kondensator C4A und einem Block SWA(3) zugeführt, der ein verzögertes Signal TA(3) erzeugt. Das Signal TA(3) wird weiterhin durch einen Widerstand R5A und einen Kondensator C5A verzögert, um dadurch ein weiteres verzögertes Signal TA(4) zu bilden. Auf ähnliche Weise enthält das Verzögerungsnetzwerk 534b Widerstände R3B, R4B und R5B analog zu den Widerständen R3A, R4A bzw. R5A sowie Kondensatoren C3B, C4B und C5B, die analog zu den Kondensatoren C3A, C4A bzw. C5A sind. Das Netzwerk 534b erzeugt verzögerte Signale TB(2), TB(3) und TB(4), die analog zu den Signalen TA(2), TA(3) bzw. TA(4) sind.
  • Die Singale TB(3) und TA(3) werden den Gate-Elektroden eines Paares von Transistoren MP3 bzw. MP2 eines analogen Vervielfachers 535 von Fig.2A zugeführt. Auf ähnliche Weise werden Signale TB(4) und TA(4), die relativ zu den Signalen TB(3) bzw. TA(3) verzögert sind, den Gate-Elektroden eines Paares von Transistoren MP7 bzw. MP6 des Vervielfachers 535 von Fig.2A zugeführt.
  • In dem Vervielfacher 535 bilden die Transistoren MP2 und MP3 einen Differenzverstärker 535a mit steuerbarer Verstärkung. Auf ähnliche Weise bilden die Transistoren MP6 und MP7 einen Differenzverstärker 535b mit steuerbarer Verstärkung. Die Verstärkungsfaktoren der Verstärker 535a und 535b ändern sich in entgegengesetzte Richtungen in Abhängigkeit von Änderungen in den Drain-Strömen, die durch ein einen Differenzverstärker 535c bildendes Paar von Transistoren MP1 und MP5 erzeugt werden. Die Drain-Ströme in den Transistoren MP1 und MP2 ändern sich in entgegengesetzte Richtungen in Abhängigkeit von einer Spannungsdifferenz zwischen den Gate-Elektroden der Transistoren MP1 und MP5.
  • Eine konstante Referenz-Gleichspannung VREF wird an dem Gate des Transistors MP1 gebildet. Ein Steuerausgangssingnal VCOCV, das in einer Ladungs-Pumpsteuerstufe 54 von Fig.1 erzeugt wird, wird an dem Gate des Transistors MP5 von Fig.2A gebildet, um die Frequenz/Phase des Signals Clk in einem Operationsmodus mit einer Fehlerfeinkorrektur zu steuern, wie später erläutert wird.
  • Die Drain-Elektrode des Transistors MP2 ist mit der Drain-Elektrode des Transistors MP6 verbunden, um ein Summensignal X1 zu bilden. Das Signal X1 entsteht in einem Paar von parallel verbundenen Lastwiderständen R10 und R12 und wird der Gate-Elektrode des Transistors MP10 des Verstärkers 531 von Fig.2B zugeführt. Auf ähnliche Weise ist die Drain-Elektrode des Transistors MP3 von Fig.2A mit der Drain-Elektrode des Transistors MP7 verbunden, um ein Summensignal X2 zu bilden. Das Signal X2 wird an einem Paar von Lastwiderständen R11 und R13 gebildet und der Gate-Elektrode des Transistors MP9 des Verstärkers 531 von Fig.2B zugeführt.
  • Die Signalverstärkung, z.B. durch den Transistor MP2, ändert sich entgegengesetzt zu der durch den Transistor MP6. Die Phasenschiebung des Signals X1 wird durch die vektorielle Summe eines Paares von Signalen bestimmt, zwischen denen eine Phasendifferenz besteht und die von den Drain-Strömen in den Transistoren MP2 bzw. MP6 erzeugt werden. Auf diese Weise ändert sich die Phasenschiebung des Signals X1 in einer feinen oder stufenweisen Art, wenn das dem Verstärker 535c zugeführte analoge Signal VCOCV sich stufenweise ändert. Auf ähnliche Weise ändert sich die Phasenschiebung des Signals X2 in einer feinen oder stufenweisen Art in Abhängigkeit von dem Signal VCOCV. Das Signal X1 hat nominell eine entgegengesetzte Phase zu dem Signal X2. Eine Änderung der Phasenschiebung des Signals X1 oder X2 bewirkt eine Änderung der Schwingfrequenz des RCVCO 53 sowie des Signals Clk, wie später beschrieben wird.
  • Es kann wünschenswert sein, einen breiten Frequenzbereich von z.B. 25-40 MHz für das Signal Clk zu erreichen und außerdem Toleranzen, Temperaturänderungen und Alterungen in den R-C-Verzögerungsnetzwerken zu kompensieren. Die R-C- Verzögerungsnetzwerke werden in dem RCVCO 53 durch eine Herstellungstechnik für integrierte Schaltungen gebildet.
  • Die Frequenz des RCVCO 53 kann in einem Operationsmodus für eine grobe Frequenzkorrektur schrittweise nach oben oder nach unten geändert werden. Zum Beispiel kann der Modus für die grobe Frequenzkorrektur unmittelbar nach dem Anlegen der Betriebsspannung erfolgen. Für den Modus für die grobe Frequenzkorrektur sind vier Schaltkondensatoren-Blöcke SWA(i) vorgesehen. Der Parameter "i", der den Schaltkondensatoren-Block bezeichnet, nimmt die vier Werte 0 bis 3 an; Die Schaltkondensatoren-Blöcke SWA(i) sind mit vier jeweiligen Klemmen verbunden, wo die oben bezeichneten Signale TA(i) gebildet werden. Auf diese Weise wird ein bestimmter Block SWA(i) jeweils mit einer Klemme verbunden, an der das Signal TA(i) mit demselben Wert "i" bezeichnet ist. Auf ähnliche Weise werden die obengenannten vier Schaltkondensatoren-Blöcke SWB(i) jeweils mit den vier Klemmen verbunden, wo die oben bezeichneten Signale TB(i) gebildet werden. In derselben Weise nimmt der Parameter "i" die Werte 0 bis 3 an.
  • Jeder Block SWA(i), wie der Block SWA(0) von Fig.2B, enthält acht Anordnungen mit parallel geschalteten Schaltkondensatoren. Eine bestimmte Anordnung mit Schaltkondensatoren eines bestimmten Blocks SWA(i) wird durch einen in Fig.3 dargestellten Transistorschalter SA(4j+i) gebildet, der jeweils mit einem Kondensator CA(4j+i) in Reihe geschaltet ist. Ähnliche Symbole und Ziffern in den Fig.1, 2A-2C und 3 bezeichenen änliche Teile oder Funktionen. Für einen bestimmten Block SWA(i) der Figuren 2B und 2C nimmt der Parameter j jeweils einen der acht Werte 0 bis 7 an.
  • Ein bestimmter Transistorschalter SA(4j+i) von Fig.3 ist jeweils mit einem Kondensator CA(4j+i) derart in Reihe geschaltet, daß der Wert von "i" für den Schalter SA(4j+i) und den Kondensator C(4j+i) gemeinsam und der Wert von "j" ebenfalls für beide gemeinsam ist. Auf ähnliche Weise enthält jeder Block SWB(i) der Figuren 2B und 2C acht Anordnungen mit parallel geschalteten Transistor-Schaltkondensatoren wie z.B. der Block SWA. Jede dieser acht Anordnungen wird durch einen Transistorschalter SB(4j+i) von Fig.3 gebildet, der mit einem Kondensator CB(4j+i) in Reihe geschaltet ist.
  • In jedem der Blöcke SWA(i) und SWB(i) der Fig.2B und 2C, bezeichnet mit einem gemeinsamen Wert "i", wie zum Beispiel der Blöcke SWA(0) und SWB(0), steuern acht Steuersignale CF(4j+i) jeweils die acht Paare von Transistorschaltern SA (4j+i) und SB(4j+i), die ebenfalls mit dem gemeinsamen Wert von "i" und dem gemeinsamen Wert von "j" bezeichnet sind. Die Signale CF(4j+i) werden in einer später beschriebenen Weise gebildet. Auf diese Weise wird die Gesamtheit der 32 Paare von Schaltern SA(4j+i) und SB(4j+i) durch die 32 Steuersignale CF(4j+i) gesteuert. Der Wert von "i" ist derselbe für ein bestimmtes Paar von Schaltern SA(4j+i) von Fig.3 und SB(4j+i) und für das Steuersignal CF(4j+i), das ein derartiges Paar von Schaltern steuert. Der Wert von "j" ist ebenso gemeinsam für das bestimmte Paar von Schaltern SA(4j+i) und SB(4j+i) und für das Steuersignal CF(4j+i), das ein derartiges Paar steuert.
  • Wenn ein bestimmtes Steuersignal CF(4j+i) den Zustand EINS annimmt, werden jeweils ein Kondensator CA(4j+i) des jeweiligen Blocks SWA(i) und jeweils ein Kondensator CB(4j+i) des jeweiligen Blocks SWB(i) eingeschaltet oder über ein Paar von Schaltern SA(4j+i) und SB(4j+i) mit den Klemmen verbunden, an denen Signale TA(i) bzw. TB(i) gebildet werden. Dadurch entstehen eine erhöhte Phasenverzögerung und ein entsprechender Abfall in der Schwingfrequenz des Signals Clk von Fig.2C. Wenn andererseits ein bestimmtes Steuersignal CF(4j+i) von Fig.3 einen Zustand NULL annimmt, wird das jeweilige Paar von Kondensatoren ausgeschaltet oder entkoppelt und dadurch ein Anstieg in der Schwingfrequenz des Signals Clk von Fig.2C bewirkt.
  • Eine Stromspiegel-Referenzschaltung 537 von Fig.2A enthält einen PMOS- Transistor MP20, der einen kleinen Anlaufstrom von z.B. 2 uA liefert. Der Anlaufstrom bewirkt einen Spannungspegel an einer Klemme NB, um einen Anstieg auf eine Schwellwertspannung eines Transistors MN10 von im allgemeinen 0,8 V auszulösen. Die Spannungen an einer Klemme NR und einer Klemme NB werden in einem abgeglichenen PMOS-Stromspiegel-Verstärker verglichen, der durch Transistoren MP23, MP24, MN13 und MN14 gebildet wird.
  • Ein negatives Rückkopplunssignal von einer Klemme NF wird dem Gate eines Transistors MN12 zugeführt und bewirkt dadurch, daß die Spannungen an den Klemmen NR und NB gleich sind. Der in einem Widerstand R1 fließende Strom ist daher proportional zu der Spannung an der Klemme NB. Wenn der in dem Widerstand R1, dem Transistor MN12 und dem Transistor MP22 fließende Strom einmal startet, wird ein zusätzlicher Strom in die Klemme NB eingespeist, der bewirkt, daß die Spannung an der Klemme NB auf einen Wert von ungefähr 1,5 V ansteigt. Auf diese Weise beträgt ein in dem Transistor MP22 fließender Referenzstrom nominell 0,25 mA.
  • Eine Ausgangsspannung CS1 der Stromspiegel-Referenzschaltung 537, die an dem Drain des Transistors MP22 entsteht, wird den Gates der Transistoren MP4 und MPB von Fig.2B und des Transistors MP11 von Fig.2C zugeführt. Als Ergebnis davon beträgt der in dem Transistor MP4 von Fig.2A fließende Strom nominell 3 mA, und der in jedem der durch die Transistoren MP8 und MP11 eingespeisten Verstärker fließende Strom beträgt 1,5 mA. Die Schaltung 537 von Fig.2A hält die Stabilität der Frequenz des Oszillators bei einer Änderung der Betriebsspannung aufrecht. Eine Simulation zeigt, daß die Abhängigkeit von der Änderung der Betriebsspannung 0,9%N und von einer Temperaturänderung -0,012%/ºC beträgt.
  • Der RCVCO 53 der Fig.2A-2C ist in einer differentiell symmetrischen Art aufgebaut. Die Signale X2, Y1, TA(0), TA(1), TB(2), TB(3) und TB(4), die einen ersten positiven Rückkopplungsweg bilden, sind differentiell symmetrisch zu den Signalen X1, Y2, TB(0), TB(1), TA(2), TA(3) bzw. T(4), die einen zweiten positiven Rückkopplungsweg bilden. Daher ändert sich die Phasendifferenz zwischen einem Paar von differentiell symmetrischen Signalen wie z.B. den Signalen Y1 und Y2 nicht, wenn die Verstärkung zum Beispiel der Verstärker 535a und 535b von Fig.2 sich ändert oder wenn eine Temperaturänderung erfolgt. Der RCVCO 53 schwingt bei einer Frequenz, die durch die gesamte Phasenschiebung in ihren paarweisen positiven Rückkopplungswegen bestimmt ist.
  • Gemäß einem erfindungsgemäßen Merkmal wird, wie oben beschrieben, ein Paar von Kondensatoren CA(4j+i) und CB(4j+i) der Fig.2A-2C zusammen ein- oder ausgeschaltet. Daher wird in vorteilhafter Weise der differentiell symmetrische Aufbau in jedem Schritt des Modus der groben Frequenzfehlerkorrektur nicht gestört.
  • Fig.4 zeigt ein Beispiel von simulierten Kurvenformen der Signale Y1 und Y2 von Fig.1, wenn alle geschalteten Kondensatoren in dem RCVCO 53 durch die Signale CF(4j+i) entkoppelt sind, was in einer maximalen Frequenz oder minimalen Periode des Signals Clk von z.B. 19,62 ns resultiert. Änliche Symbole und Ziffern in den Fig.1, 2A-2C, 3 und 4 bezeichnen ähnliche Teile oder Funktionen.
  • Wie in Fig.4 gezeigt, sind die Signale Y1 und Y2 in ihrer Größe nahezu identisch und um 180º in der Phase gegeneinander verschoben. Die Signale Y1 und Y2 sind wegen des differentiell symmetrischen Aufbaus differentiell symmetrische Signale. Daher erscheinen die Schnittpunkte in den Signalen Y1 und Y2, wie auch die Punkte CO, die dann entstehen, wenn die Augenblickswerte der Signale Y1 und Y2 gleichzeitig dieselben sind, mit entgegengesetzter Phase. In vorteilhafter Weise sind als ein Ergebnis des oben genannten differentiell symmetrischen Aufbaus die Kreuzungspunkte CO zeitlich etwa gleich beabstandet. Aufgrund des symmetrischen Aufbaus wird das Tastverhältnis des Signals Clk in vorteilhafter Weise durch Verstärkungsänderungen und temperaturbedingte Änderungen der Bauteile nicht beeinflußt. Daher erzeugt eine relativ einfache Übersetzungsschaltung 536 von Fig.2C von differentiell auf einen Einzelabschluß, die die Signale Y1 und Y2 empfängt und durch Transistoren MP15, MP16, MN20 und MN21 sowie Tore U1 und U2 gebildet wird, ein Signal Clk mit einem Tastverhältnis von etwa 50%. Außerdem bewirkt der differentiell symmetrische Aufbau eine verbesserte Störunterdrükkung im gemeinsamen Modus.
  • Die gemessene Störbandbreite des RCVCO 53 beträgt -30 dB bei 350 Hz. Die Kurzzeitstabilität des RCVCO 53 innerhalb 1 Sekunde beträgt ungefähr ± 150 Hz oder 20 ppm (Teile je Million), entsprechend einem Zeiffehler von 1,3 ns in einer horizontalen Zeinperiode H von 63,5 us.
  • Zur Steuerung der Frequenz des RCVCO 53 wird das Synchronsignal HSref von Fig.1 einem Freqzenzdetektor und einer Steuerstufe 55 zugeführt. Fig.5 zeigt ein Flußdiagramm zur Erläuterung der Wirkungsweise der PLL 100 von Fig.1. Die Fig.6, 7A und 7B zeigen entsprechende Teile der Stufe 55 von Fig.1 in einem detaillierteren Blockschaltbild. Ähnliche Symbole und Ziffern in den Fig.1, 2A-2C, 3-6, 7A und 7B bezeichnen ännliche Teile oder Funktionen.
  • In dem in Fig.6 dargestellten Teil der Stufe 55 wird das Signal HSref einer Eingangsklemme Ende/Freigabe eines 13-Bit-Zählers 56 zugeführt. Das Signal Clk des RCVCO 53 von Fig.1 wird einer Eingangsklemme TAKT des Zählers 56 von Fig.6 zugeführt. Die Fig.9a und 9b zeigen ein Beispiel der Impulse der Signale ClkDiv bzw. HSref von Fig.6. Ähnliche Symbole und Ziffern in den Fig.1, 2A-2C, 3-6, 7A, 7B und 9A-9C bezeichenen ähnliche Teile oder Funktionen.
  • Der Zähler 56 von Fig.6 zählt die Impulse des Signals Clk, die während einer bestimmten Periode H auftreten und als ein Intervall MESSUNG in Fig.9b bezeichnet sind. Am Ende des Zeitraums MESSUNG enthält der Zähler 56 von Fig.6 ein binäres Wortsignal NCL. Das Signal NCL hat einen numerischen Wert, der gleich ist der Anzahl von Taktimpulsen oder Perioden des Signals Clk, die während einer bestimmten Periode des Signals HSref auftreten. Auf diese Weise enthält das Signal NCL das Verhältnis zwischen der Frequenz des Signals Clk und der des Siganls HSref.
  • Das Signal NCL wird einer Subtrahierstufe 65 zugeführt, die durch Bildung einer Differenz zwischen dem Wert des Signals Nset und dem des Signals NCL ein binäres Wortsignal Nerr erzeugt. Das Signal Nset ist ein konstantes binäres Wort, das gleich ist dem Verhältnis zwischen der Frequenz des Signals Clk und der des Signals ClkDiv, wie bereits vorher gezeigt. Das Signal Nerr wird in einem Schalter 57 gespeichert, wenn ein Zeitsteuersignal CLKH auftritt. Das Signal CLKH tritt unmittelbar folgend auf die Periode H des Signals HSref auf, während der das Signal Nerr gemessen und erzeugt wird.
  • Das gespeicherte Singal Nerr wird an einem Ausgang des Schalters 57 als ein Ausgangssignal NERR ausgelesen. Das Fehlersignal NERR hat einen Wert, der gleich ist einer Differenz zwischen der Anzahl von Taktperioden des Signals Clk, die während der bestimmten Periode MESSUNG des Signals HSref von Fig.9b auftreten, und der Anzahl von Taktperioden des Signals ClK von Fig.6, die während der Periode des Signals ClkDiv von Fig.9a auftreten. Zum Beispiel ist diese Differenz null und stellt keinen Fehler dar, wenn die PLL 100 von Fig.1 sich im phasenverkoppelten Zustand befindet. Auf diese Weise zeigt das Signal NERR einen Fehler in der Periode oder der Frequenz an. Der Meßvorgang, in dem das Signal NERR gebildet wird, ist in einem Weg 197 des Flußdiagramms von Fig.5 dargestellt.
  • Das einen Frequenzfehler anzeigende Signal NERR von Fig.6 wird einem Eingang einer den Absolutwert bildenden Stufe 58 von Fig.7A zugeführt, die ein binäres Wortsignal INERRI erzeugt. Das Signal INERRI ist gleich dem Absolutwert des Signals NERR. Das Signal INERRI wird in einem Komparator 59 mit einem Wortsignal mit konstantem Wert SCHWELLWERT_1 verglichen, der gleich 8% der Größe des Wortsignals NSET ist. Die gewünschte Periodendauer des Signals ClkDiv ist in dem Wortsignal NSET enthalten. Der Komparator 59 erzeugt ein Wortsignal 59a, wenn der Fehler in der Periodendauer des Signals ClkDiv, gemessen durch die Anzahl von Taktperioden des Signals Clk, größer als 8% der gewünschten Periodendauer des Signals ClkDiv ist.
  • Das Signal 59a wird der Rücksetz-Eingangsklemme RESET eines 6-Bit-Zählers 61 zugeführt, der in jeder Periode des Taktsignals ClkDiv hochzählt, wenn das Zählen in dem Zähler 61 freigegeben wird. Der Zähler 61 erzeugt ein Signal 61a, das Bit größter Bedeutung MSB des Zählers 61. Der Zählvorgang wird im Zähler 61 freigegeben, wenn das Signal 59a erzeugt wird.
  • Das Signal 61a wird über ein ODER-Tor 62 einer "J"-Eingangsklemme eines Flip- Flop 63 zugeführt. Der Zustand EINS eines Ausgangssignals CFR des Flip-Flop 63 entsteht, wenn in jeder der 32 unmittelbar vorausgehenden Perioden H des Signals ClkDiv der Fehler in der Periodendauer des Signals ClkSiv, wie er durch den Wert des Signals INERRI geliefert wird, größer ist als 8% der gewünschten Periodendauer.
  • Solange 32 Perioden H des Signals ClkDiv von Fig.9a nicht vergangen sind, wird der RCVCO 53 von Fig.1 nicht beeinflußt. Dies wird als Tot-Operationsmodus bezeichnet und ist in einem Weg 194 des Flußdiagramms von Fig.5 dargestellt. In vorteilhafter Weise erfolgt der Tot-Modus derart, daß das Auftreten eines Modus für eine grobe Frequenzkorrektur, z.B. während eines Vertikalaustastintervalls (VBI), vermieden wird. Während der Vertikalaustastzeit erscheinen Ausgleichsimpulse EP von Fig.1. Die Impulse EP haben eine Periode, die gleich der Hälfte einer Periode H ist. Daher erzeugen Ausgleichsimpulse EP in dem Signal HSref von Fig.1 einen Wert des Fehlersignals INERRI von Fig.7, der größer ist als 8% der gewünschten Periodendauer. Da jedoch die Anzahl von Ausgeichsimpulsen EP von Fig.1 kleiner ist als 32, verhindern der Zähler 61 und das ODER-Tor 62 von Fig.7A, daß das Signal CFR während der Vertikalaustastzeit den Zustand EINS annimmt.
  • Daher wird der Betrieb in einem Modus mit der groben Frequenzkorrektur verhindert. Als Ergebnis des Betriebs in dem Tot-Modus wird in vorteilhafter Weise die Phase des RCVCO 53 während der Vertikalaustast- oder Rücklaufzeit nicht gestört.
  • Es sei angenommen, daß die Anzahl an Perioden des Signals ClkDiv, in denen das Fehlersignal INERRI größer als 8% der gewünschten Periodendauer ist, 32 übersteigt. Dieser Zustand zeigt einen großen Frequenzfehler an, der nicht auf einen Betrieb in der Vertikalaustastzeit zurückzuführen ist. Daher würde das Signal CFR des Fiip-Flop 63 von Fig.7A beim Zustand EINS erzeugt. Wenn das Signal CFR erzeugt wird, veranlaßt es die PLL 100 von Fig.1, in dem Operationsmodus für eine grobe Frequenzfehlerkorrektur zu arbeiten. Während des Betriebs mit dem Modus mit der groben Frequenzfehlerkorrektur wird der grobe Frequenzfehler in dem RCVCO 53 in Schaltschritten sequentiell verringert. Der Weg, in dem das Signal CFR erzeugt wird, ist in den Flußdiagrammwegen 197, 200, 201, 196 und 199 des Flußdiagramms in Fig.5 angedeutet.
  • Fig.1 0 zeigt ein detaillierteres Schaltbild der Ladungspumpstufe 54 von Fig.1. Ähnliche Symbole und Ziffern in den Fig.1, 2A-2C, 3-6, 7A, 7B, 9a-9c und 10 bezeichnen ähnliche Teile oder Funktionen. Die Tabelle in Fig.10 liefert die Richtung des Signalfusses und den Zustand der Schalter in der Stufe 54. Während des ganzen Modus der groben Frequenzfehlerkorrektur erzeugt die Ladungspumpstufe 54 von Fig.10 das analoge Steuersignal VCOCV des RCVCO 53 von Fig.2A bei einem konstanten Pegel, der gleich ist der Referenzspannung VREF, die über einen Schalter SW1 von Fig.10 geliefert wird. Das Signal VCOCV von Fig.10 entsteht etwa in der Mitte seines Spannungsänderungsbereichs.
  • In dem Modus für die grobe Frequenzfehlerkorrektur zählt ein 5-Bit-Binärzähler 66 von Fig.6 jeden zweiten Impuls des Signals ClkDiv aufwärts oder abwärts. Die Zährichtung in dem Zähler 66, ob aufwärts oder abwärts, wird bestimmt entsprechend dem Zustand eines Bit größter Bedeutung oder eines Vorzeichen-Bits SIGN des Wortsignals NERR. Ein 5-Bit-Ausgangswortsignal CFRL(4:0) des Zählers 66 wird einem Eingang eines Dekoders 64 zugeführt, der hier als "Thermometer"- Dekoder bezeichnet wird. Der Thermometer-Dekoder 64 erzeugt die oben erwähnten 32 getrennten Steuersignale CF(4j+i) durch Dekodierung des 5-Bit-Signals CFRL(4:0).
  • Die Tabelle von Fig.8 zeigt diejenigen der Signale CF(4j+i) der Fig. 2A, 2B und 8, die sich in dem Zustand EINS befinden, und diejenigen Signale, die sich in dem Zustand NULL befinden, und zwar für jeden Wert des 5-Bit-Wortsignals CFRL(4:0) der Fig.6 und 8. In der Tabelle von Fig.8 bezeichnet die binäre "1" den Zustand EINS, und die binäre "0" bezeichnet den Zustand NULL. Wie in Fig.8 gezeigt, ändert, wenn der Zähler 66 von Fig.6 aufwärts zählt, nur eines der Steuersignale CF(4j+i) von Fig.8 seinen Zustand. Die Zustandsänderung erfolgt von dem Zustand NULL zu dem Zustand EINS. Auf ähnliche Weise ändert, wenn der Zähler 66 von Fig.6 abwärts zählt, nur eines der Steuersignale CF(4j+i) von Fig.8 seinen Zustand, wobei jedoch die Zustandsänderung von EINS nach NULL erfolgt.
  • In dem Modus für die grobe Frequenzfehlerkorrektur erzeugt eine Meßlsteuer- Sortiereinheit 67 von Fig.6 ein Signal CFR_Freigabe, das den Zähler 66 für die Aufwärtslabwärts-Zählung jedes zweiten Impulses des Signals Cikdiv freigibt. Die aufeinanderfolgenden Impulse des Signals ClkDiv treten in jeder zweiten Periode H des Signals HSref auf. Nur während der Zeiträume STEUERUNG, die in jeder zweiten Periode des Signals HSref von Fig.9b zwischen den Zeiträumen MESSUNG auftreten, gibt das Signal CFR_Freigabe den Zähler 66 von Fig.6 zur Änderung der Zustände frei. Während der anderen jeweils zweiten Periode des Signals HSref von Fig.9b, wenn die Zeiträume MESSUNG erfolgen, wird, wie zuvor beschrieben, der Wert des Signals NCL gemessen, der Zähler 66 von Fig.6 ändert jedoch nicht seine Zustände. Der Zähler 66 ändert seine Zustände nicht, solange Signale NERR oder NCL von Fig.9b gemessen werden. Dadurch, daß der Zähler 66 von Fig.6 während eines bestimmten Zeitraumes MESSUNG von Fig.9b daran gehindert wird, seine Zustände zu ändern, ändert sich die Frequenz des RCVCO 53 von Fig.1 nicht zur selben Zeit, zu der die Frequenz des RCVCO 53 gemessen wird. Auf diese Weise erfordert ein bestimmter Schaltschritt in dem Modus für die grobe Frequenzkorrektur zwei horizontale Taktimpulse des Signals ClkDiv und erfolgt jeweils nach einem Paar von Perioden H. Als Ergebnis davon, daß die Frequenz des RCVCO 53 nicht geändert wird, während sie gemessen wird, wird ein stabilerer und genauerer Vorgang für die Frequenzsteuerung erreicht.
  • Für die Erklärung des Modus für die grobe Frequenzfehlerkorrektur sei angenommen, daß in einem bestimmten Zeitraum MESSUNG der Fig.9a und 9b, bezeichnet als Zeitraum 602, die gemessene Frequenz des Signals Clk des RCVCO 53 der Fig.2A bis 2C höher ist als notwendig. Diese Situation wird angezeigt durch das Auftreten eines positiven Wertes des Signals NERR von Fig.6. Demzufolge wird der Zähler 66 von Fig.6 am Ende des unmittelbar darauffolgenden Zeitraums STEUERUNG von Fig.9a und 9b, bezeichnet als Zeitraum 603, erhöht. Das Ergebnis ist, daß jeweils ein entsprechendes Paar von Kondensatoren CA(4j+i) und CB (4j+i) der Fig.2A, 2B und 2C in Übereinstimmung mit dem aktualisierten erhöhten Wert des Wortsignals CFRL(4:0) von Fig.6 eingeschaltet wird. Der aktualisierte Wert des Signals CFRL(4:0) wird in Übereinstimmung mit dem Vorzeichen-Bit SIGN des Signals NERR von Fig.6 erhöht oder verringert. Da ein zusätzliches Paar von Kondensatoren an die positiven Rückkopplungswege angeschlossen ist, erfolgt eine Verringerung der Frequenz des Signals Clk. Andererseits würde, wenn die Frequenz des Signals Clk niedriger ist als erforderlich, ein Paar von Kondensatoren CA(4j+i) und CB(4j+i) der Fig.28 oder 2C abgeschaltet oder von den positiven Rückkopplungswegen abgetrennt. Die Umschaltung des Kondensators erfolgt in dem unmittelbar darauffolgenden Zeitraum STEUERUNG, oder Zeitraum 603, der Fig.9a und 9b, wodurch ein Anstieg in der Frequenz des RCVCO 53 der Fig.2A-2C bewirkt wird.
  • Der Thermometer-Dekoder 64 von Fig.6 arbeitet in einer solchen Weise, daß eine Zustandsänderung im Zähler 66 nur bewirkt, daß, wie zuvor beschrieben, ein Paar von geschalteten Kondensatoren jeweils in dem Paar von postiven Rückkopplungswegen ein- oder ausgeschaltet und kein anderes Paar von Kondensatoren beeinflußt wird. Daher ist in vorteilhafter Weise die Änderung, Erhöhung oder Verringerung, in der Frequenz des Signals Clk von Fig.2C gleichförmig und wird nicht durch Bauteiltoleranzen beeinträchtigt. Daher ist für den ganzen Frequenzbereich die Frequenz des Signals CIK proportional zu dem Wert des Wortsignals CFRL (4:0) von Fig.6.
  • Zum Zwecke der Erläuterung sei angenommen, daß vor dem Ende eines bestimmten Zeitraums STEUERUNG, bezeichnet als Zeitraum 601, der Fig.9a und 9b der Wert des Signals CFRL(4:0) von Fig.6 gleich 23 ist. Der Wert 23 entspricht j=5 und i=3, da 4j+i=23. Wie zuvor beschrieben, wird i nur aus den Werten 0 bis 3 und j nur aus den Werten 0 bis 7 augewählt.
  • Es sei ferner angenommen, daß das Vorzeichen-Bit SIGN des Signals NERR so ist, daß der Zähler 66 von Fig.6 am Ende des Zeitraums 601 aufwärts zählt. Auf diese Weise enthält das Signal CFRL(4:0) von Fig.6 in einem darauffolgenden Zeitraum MESSUNG, bezeichnet als Zeitraum 602, der Fig.9a und 9b einen Erhöhungswert, der gleich 24 ist, entsprechend zu j=6 und i=0, da 4j+i=24. Es werden nur die Kondensatoren CA(24) und CB(24) in den Blöcken SWA(0) bzw. SWB(0) von Fig.2 eingeschaltet und am Ende des Zeitraums 601 der Fig.9a und 9b mit dem entsprechenden Paar von positiven Rückkopplungswegen in dem RCVCO 53 verbunden. Die geschalteten Kondensatoren, die schon vor dem Ende des Zeitraums 601 der Fig.9a und 9b an die jeweiligen positiven Rückkopplungswege angeschlossen waren, werden durch die Erhöhung des Wertes des Signals CFRL(4:0) von Fig.8 nicht beeinflußt. In diesem Weg werden die Kondensatoren CA(4j+i) und CB (4j+i) der Fig.2B und 2C in einer progressiven oder schrittförmigen Weise einoder ausgeschaltet.
  • In jedem Zeitraum STEUERUNG von Fig.9b beträgt die Änderung in der Frequenz des RCVCO 53 der Fig.2A-2C etwa 4% des Gesamtbereiches der Arbeitsfrequenzen des RCVCO 53. Auf diese Weise kann der gesamte Frequenzbereich des RCVCO 53 in 32 oder weniger Kondensator-Schaltschritten nacheinander erfaßt werden.
  • Das Vorzeichen-Bit SIGN des Signals NERR von Fig.7A wird, sowohl verzögert als auch unverzögert, einem Paar von Eingangsklemmen eines EXKLUSIV-ODER-Tores 69 zugeführt. Das verzögerte Vorzeichen-Bit wird in einem Schalter 68 erzeugt. Das Tor 69 erzeugt ein Ausgangssignal 69a, das einer Eingangsklemme "K" des J-K-Flip-Flop 63 zugeführt wird.
  • In der Ausführung eines erfindungsgemäßen Merkmals werden die geschalteten Kondensatoren CA(4j+i) und CB(4j+i) in Schritten einer negativen Rückkopplunsschleife in den positiven Rückkopplunsgweg ein- oder ausgeschaltet. Die Erzeugung des Signals CFR wird verhindert, und der Vorgang in dem Steuermodus für die groben Frequenzfehler hört auf, wenn die Differenz zwischen der gemessenen und der erwarteten Periodendauer des Signals ClkDiv, wie bestimmt durch das Vorzeichen-Bit SIGN des Signals NERR, das Vorzeichen wechselt. Der Vorzeichenwechsel des Signals NERR zeigt an, daß der vorliegende Frequenzfehler kleiner oder gleich 4% des gesamten Frequenzbereiches beträgt. Danach hört der Zähler 66 von Fig.6 auf, seine Zustände zu ändern, und der letzte Zustand der Signale CFRL(4:0) und CF(4j+i) bleibt unverändert.
  • Das Signal NERR von Fig.7B wird einem ersten Eingang A einer Subtrahierstufe 70 zugeführt. Das Signal NERR, das über einen Schalter 71 um eine Periode des Signals ClkDiv verzögert ist, wird einem zweiten Eingang B der Subtrahierstufe 70 zugeführt. Ein Absolutwert einer Differenz zwischen den Eingangssignalen der Subtrahierstufe 70 wird in einer den Absolutwert bildenden Stufe 72 gewonnen und in einem Komparator 73 mit einem in einem digitalen Wortsignal SCHWELLWERT_2 enthaltenen Wert verglichen.
  • Es sei angenommen, daß sich der Fehler in der Periodendauer des Signals ClkDiv von einer bestimmten Periode H zu der unmittelbar darauffolgenden Periode des Signals ClkDiv um weniger als 2% der erwarteten Periodendauer des Taktsignals ClkDiv ändert. Der Schwewert von 2% ist in dem Signal SCHWELLWERT_2 enthalten. Daher wird ein Signal KONSISTENZ an einem Ausgang 73a des Komparators 73 erzeugt. Auf diese Weise wird das Signal KONSISTENZ erzeugt, wenn sich die Größe des Signals NERR um nicht mehr als 2% des Wertes des Signals NSET von Fig.6 von einer Taktperiode H zu der unmittelbar darauffolgenden des Signals Clkdiv ändert. Daraus folgt, daß das Signal KONSISTENZ von Fig.7B die Anwesenheit eines stabilen und störungsfreien Synchronsignals HSref und Fehersignals NERR anzeigt.
  • Das Signal INERRI von Fig.7A wird in einem Komparator 60 mit einem konstanten Wert verglichen, der gleich 2 ist. Der Komparator 60 erzeugt ein Signal 60a, wenn der Fehler oder die Differenz in der Periodendauer des Signals ClkDiv bezüglich der des Signals HSref kleiner ist als 2 Taktperioden des Signals Clk.
  • Es sei angenommen, daß alle die folgenden Vorgänge erfolgen: Das Signal KONSISTENZ von Fig.7A wird erzeugt, der Wert des Signals Nerr ist größer als oder gleich 2, jedoch geringer als 8% des Wertes des Signals Nset, wie es im Signal 60a von Fig.7A geliefert wird, und das Signal CFR wird nicht erzeugt. Daher erzeugt ein UND-Tor 74 ein Signal FFR. Das Signal FFR löst aus und bildet einen Operationsmodus für eine feine oder schrittweise Frequenzfehlerkorrektur, in der der Zustand der Ankopplung oder der Abkoppung des geschalteten Kondensators in Fig.2A-2C nicht beeinflußt wird. Die Flußdiagrammwege 202, 203, 204 und 205 in dem Flußdiagramm von Fig.5 beschreiben die Bedingungen für die Erzeugung des Signals FFR von Fig.7A. Wenn andererseits das Signal KONSISTENZ nicht erzeugt würde, wird der RCVCO 53 von Fig.1 nicht beeinflußt und ergibt den obengenannten Tot-Operationsmodus, wie er in den Flußdiagrammwegen 197, 204 und 209 des Flußdiagramms von Fig.5 dargestellt ist.
  • In dem Modus für die feine Frequenzfehlerkorrektur steuert das Signal FFR von Fig.7A den Betrieb der Ladungspumpstufe 54 von Fig.10, um das analoge Signal VCOCV zu ändern. Die Änderung des Signals VCOCV verursacht eine Änderung der Frequenz des RCVCO 53 von Fig.1 in schrittweiser Art und ohne Schaltschritte des geschalteten Kondensators, also anders als in dem Modus für die grobe Frequenzfehlerkorrektur.
  • Das Signal NERR von Fig.6 wird über einen Wortbegrenzer 75 einem Impulsgenerator 76 zugeführt. Der Begrenzer 75 erzeugt ein 8-Bit, 2's komplementäres Wortsignal 75a aus den acht Bits geringster Bedeutung des Signals NERR. Das Signal NERR ist ein 13-Bit-Wortsignal. Sollte die Größe des Signals NERR größer sein als das, was durch das 8-Bit-Wortsignal 75a dargestellt werden kann, würde das Signal 75a bei einem Wert gebildet, der gleich ist der oberen Grenze, positiv oder negativ, eines 8-Bit, 2's komplementären Wortes. Das Wortsignal 75a wird in einem nicht dargestellten Binärzähler eines lmpulsgenerators 76 gespeichert. Der Impuisgenerator 76 erzeugt einen Impuls eines Signals FFR_UP oder einen Impuls eines Signals FFR_DN in Abhängigkeit von dem Bit SIGN des Signals NERR.
  • Ein bestimmter Impuls des Ausgangssignals FFR_UP hat eine Impusbreite, die proportional ist zu der Größe des Fehlersignals NERR, und wird dann erzeugt, wenn der Wert des Signals NERR negativ ist. Das Signal FFR_UP entsteht dann, wenn die Frequenz des Signals Clk geringer ist als erforderlich. Auf ähnliche Weise hat ein bestimmter Impuls des Signals FFR_DN eine lmpulsbreite, die porportional ist zu der Größe des Signals NERR und dann auftritt, wenn die Frequenz des Singals Clk höher ist als erforderlich.
  • Unter der Steuerung des Signals FFR wird das Signal FFR_UP oder FFR_DN von Fig.10 ausgewählt und über den Zugehörigen eines Paaren von Multiplexern 54a und 54b mit zwei Eingängen und über das Zugehörige eines Paares von Toren 54c und 54d mit der Zugehörigen eines Paares von Steuerklemmen 54ca und 54cb des Zugehörigen eines Paares von Schaltern SW3 und SW4 zugeführt. Wenn der Impuls des Signals FFR_UP erzeugt wird, liefert der Schalter SW3 einen positiven Impuisstrom 13 an eine Klemme 54f. Auf ähnliche Weise liefert der Schalter SW4, wenn der Impuls des Signals FFR_DN erzeugt wird, einen negativen Impulsstrom 14 an die Klemme 54f.
  • Ein Kondensator Cint, der durch ein Herstellungsverfahren für eine integrierte Schaltung gebildet ist, ist über einen Schalter SW1 zu einem diskreten Kondensator Cext parallel geschaltet. Dies erfolgt dadurch, daß der Wählarm des Schalters SW1 in dem Modus für die feine Frequenzkorrektur mit der Klemme 54f verbunden ist. Die Steuerung des Schalters SW1 ist durch die Tabelle in Fig.10 dargestellt. Demzufolge werden die Kondensatoren Cext und Cint parallel geladen, wenn das Signal FFR_UP erzeugt wird, und zwar um einen Betrag, der proportional ist zu der Impulsbreite des Signals FFR_UP. Die Kondensatoren Cext und Cint werden in einer ähnlichenweise entladen, wenn das Signal FFR_DN auftritt. Ein Signal VCOCV wird an dem Kondensator Cext erzeugt und dem RCVCO 53 von Fig.2A zugeführt.
  • Ähnlich zu dem Modus für die grobe Frequenzfehlerkorrektur und aus ähnlichen Gründen ändert sich während der Zeiträume MESSUNG, in jeder zweiten Periode H des Signals HSref von Fig.9b erfolgen, die Frequenz des Signals ClK nicht gleichzeitig mit der Messung des Frequenzfehlers. Das Laden/Entladen der Kondensatoren Cint und Cext von Fig.10, in Abhängigkeit von dem Signal NERR, wird nur während der anderen jeweils zweiten Periodenzeiträume STEUERUNG des Signals HSref von Fig.9b freigegeben. Während des Betriebs in dem Modus für die feine Frequenzfehlerkorrektur wird die Differenz zwischen der Periodendauer des Signals ClkDiv und der des Signals HSref auf einen Bereich innerhalb von 2 Periodendauern des Signals Clk oder etwa 0,2% der Periode H des Signals HSref gebracht.
  • Der Korrekturbereich, der durch das Signal VCOCV in dem Modus mit der feinen Frequenzfehlerkorrektur gebildet wird, beträgt ungefähr ± 8% des Gesamtfrequenzbereiches des RCVCO 53 der Fig.2A-2C. Daher hat das Signal VCOCV in vorteilhafter Weise einen ausreichend großen Bereich, der jeden Bereich von Frequenzen überdeckt, der einem bestimmten Schaltschritt der Signale CF(4j+i) zugeordnet ist, der in dem Modus für die grobe Frequenzfehlerkorrektur erfolgt. Das ist der Fall, weil, wie zuvor erläutert, der einem bestimmten Schaltschritt in dem Modus für die grobe Frequenzfehlerkorrektur zugeordnete Frequenzbereich von Frequenzen etwa gleich 4% des Gesamtfrequenzbereiches des RCVCO 53 ist. In vorteilhafter Weise ist der Korrekturbereich des Signales VCOCV noch so genügend klein, daß die Empfindlichkeit gegen Störungen verringert wird.
  • Wie zuvor erläutert, erfolgt, wenn das Signal KONSISTENZ von Fig.7B nicht erzeugt wird, der Tot-Operationsmodus. Der Tot-Modus erfolgt, wenn zum Beispiel das Signal HSref von Fig.1 mit Störungen behaftet ist. In dem Tot-Modus trennt der Schalter SW1 von Fig.10 den Kondensator Cext von der Klemme 54f. Daher wird der Kondensator Cext von Fig.10 weder geladen noch entladen, und das Signal VCOCV wird relativ konstant gehalten. In dem Tot-Modus wird das Signal VCOCV über einen Verstärker mit dem Verstärkungsfaktor 1 und einen Schalter SW2 dem Kondensator Cint derart zugeführt, daß die Kondensatorspannung an der Klemme 54f des Kondensators Cint die Spannung des Signals VCOCV annimmt. Die Steuerung des Schalters SW2 ist in der Tabelle in Fig.10 dargestellt.
  • Es sei angenommen, daß nach einem Unterbrechungszeitraum in dem Signal HSref von Fig.1 das normale Operationssignal HSref wieder hergestellt und so das Signal KONSISTENZ von Fig.7B wieder erzeugt wird. Wegen des Betriebs in dem Tot-Modus wird das Signal VCOCV von Fig.10 nicht gestört und wird vielmehr bei dem für den eingeschwungenen Zustand des Phasenverriegelungsvorgangs etwa erforderlichen Pegel gehalten, nachdem der Unterbrechungszeitraum in dem Signal HSref beendet ist. Auf diese Weise kann der Übergang in der PLL 100 von Fig.1 in vorteilhafter Weise von kurzer Dauer sein.
  • Fig.1 1 zeigt im einzelnen einen Phasendetektor 51 von Fig.1, der in einem Operationsmodus für die Phasenfehlerkorrektur angewendet wird. Die Fig.12a-12g zeigen die zugehörigen Kurvenformen. Ähnliche Symbole und Ziffern in den Fig.1, 2A- 2C, 3-6, 7A, 7B, 8, 9a-9c, 10,11 und 12a-129 bezeichnen ähnliche Teile oder Funktionen. Der Detektor 51 von Fig.11 enthält ein D-Flip-Flop 51c, das durch das Signal HSref getaktet und durch das Signal ClkDiv rückgesetzt wird. Das Flip-Fiop 51c erzeugt einen bestimmten Impuls des Signals FPH_UP von Fig.12c, wenn die Vorderkante des Signals ClkDiv von Fig.12b hinter der des Signals HSref von Fig.12a zurückbleibt. Ein D-Flip-Flop 51d von Fig.11 wird durch das Signal CldDiv getaktet und durch das Signal HSref über einen monostabilen Multivibrator 51f rückgesetzt Das Flip-Flop 51d erzeugt einen bestimmten Impuls des Signals FPH_DN von Fig.12d, wenn die Vorderkante des Signals ClkDiv von Fig.12e gegenüber der des Signals HSref von Fig.12a vorauseilt. Die Impulsbreite jedes der Impulssignale FPH_UP und FPH_DN ist proportional zu der Phasendifferenz. Es kann jeweils in einer bestimmten Periode H nur eines der Impussignale FPH_UP und FPH_DN erzeugt werden.
  • Das Impuissignal FPH_UP oder FPH_DN von Fig.7B wird über ein ODER-Tor 80 einem 3-Bit-Binärzähler 81 zugeführt. Wenn die Impulsbreite eines Impulses kleiner ist als 2 Taktperioden des Signals Clk, was ein Anzeichen für einen relativ kleinen Phasenfehler ist, liegt das Ausgangssignal 81a beim Pegel NULL. Das Signal 81a wird über einen Inverter 82 einem Eingang B eines UND-Tores 83 zugeführt. Das den Frequenzfehler anzeigende Signal 60a wird einem zweiten Eingang A des Tores 83 zugeführt. Das Signal 60a wird dann erzeugt, wenn das Signal INERRI kleiner ist als 2 und 2 Taktperioden des Signals Clk darstellt.
  • Zum Beispiel erzeugt das Tor 83 in dem folgenden Vorgang in dem Modus für die feine Frequenzfehlerkorrektur, wenn sowohl der Phasenfehler klein ist, was durch das Signal 81 a beim Pegel NULL angezeigt wird, als auch der Frequenzfehler klein ist, was durch die Erzeugung des Signals 60a angezeigt wird, ein Signal FPH. Als Ergebnis erfolgt ein Modus für eine feine Phasenfehlerkorrektur. Die Flußdiagrammwege 202, 206, 207 und 208 in dem Flußdiagramm von Fig.5 zeigen den Weg, in dem der Modus für die feine Phasenfehlerkorrektur durchgeführt wird.
  • In dem Modus für die feine Phasenfehlerkorrektur wird, anders als in den Modi für die feine und grobe Frequenzfehlerkorrektur, der Phasenfehler in jeder Periode H des Signals HSref von Fig.9b sowohl gemessen als auch korrigiert. In dem Modus für die feine Phasenfehlerkorrektur wird das analoge Signal VCOCV von Fig.10, das dem Phasenfehler proportional ist, dazu benutzt, den Zustand der Phasenverkopplung herbeizuführen und aufrechtzuerhalten.
  • Die Fig.13a-13d zeigen Kurvenformen zur Erläuterung der Wirkungsweise in dem Modus für die feine Phasenfehlerkorrektur. Ähnliche Symbole und Ziffern in den Fig.1, 2A-2C, 3-6, 7A, 7B, 8, 9a-9c, 10,11, 12a-12g und 13a-13d bezeichnen ähnliche Teile oder Funktionen.
  • Wenn das Signal FPH von Fig.7B erzeugt wird, wird abwechselnd das Signal FPH_UP und FPH_DN von Fig.10 über Multiplexer 54a und 54b und über Tore 54c und 54d den Klemmen 54ca und 54cb der Schalter SW3 bzw. SW4 zugeführt. Es wird abwechselnd das Signal FPH_UP und FPH_DN in der Folge der drei folgenden Vorgänge, die während jeder Periode des Signals ClkDiv von Fig.13B erfolgt, den Kondensatoren Cint und Cext zugeführt.
  • In dem ersten Vorgang der obengenannten Folge mit drei Operationen befindet sich der Schalter SW1 von Fig.10 in seiner Stellung HALTEN. Sollte der Impuls des Signals FPH_UP erzeugt werden, würde der Schalter SW3 der Klemme 54f positive Stromimpulse 13 zuführen. Auf ähnliche Weise würde, sollte der Impuls des Signals FPH_DN erzeugt werden, der Schalter SW4 negative Stromimpulse 14 der Klemme 54f zuführen. Der Kondensator Cint wird geladen, wenn das Signal FPH_UP mit einem Betrag erzeugt wird, der proportional ist zu seiner Impuslbreite, und wird entladen, wenn das Signal FPH_DN erzeugt wird. Auf diese Weise wirken der Kondensator Cint und die Ströme 13 und 14 als ein Integrator oder als ein Tiefpaß-Schleifenfilter, das an dem Kondensator Cint eine dem Phasenfehler proportionale Spannung erzeugt.
  • In der zweiten Operation der Folge erzeugt ein Impulsgenerator 85 von Fig.6 ein Impuissignal CHK der Fig.6 und 13c, das auf die Rückflanke des Signals ClkDiv von Fig.13B folgt. Das Impulssignal CHK von Fig.6 bewirkt in einer nicht dargestellten Weise, daß der Schalter SW2 von Fig.10 öffnet und der Schalter SW1 den Kondensator Cext mit der Klemme 54f verbindet. Dadurch werden die Kondensatoren Cint und Cext parallel geschaltet. Daher ändert sich die Ladung in dem Kondensator Cext in Übereinstimmung mit der des Kondensators Cint und ist durch den gemessenen Phasenfehler bestimmt. Auf diese Weise erfolgt ein Ladungsübergang zwischen den Kondensatoren Cext und Cint.
  • In der dritten Operation der Folge erzeugt der Generator 85 von Fig.6 ein Impulssignal INIT der Fig.6 und 13d, das auf das Impuissignal CHK von Fig.13c folgt. Der Impuls INIT bewirkt in einer nicht dargestellten Weise, daß der Schalter SW1 von Fig.10 sich in seiner Stellung HALTEN befindet und der Schalter SW2 geschlossen ist. Auf diese Weise ist die in dem Kondensator Cint gehaltene Spannung für den Anfangszustand dieselbe wie in dem größeren Kondensator Cext. In Vorbereitung für die nächste erste Operation in der Folge der nächsten drei Operationen erfolgt die Folge der nächsten drei Operationen in der nächsten Periode des Signals ClkDiv. In vorteilhafter Weise kann das Signal ClkDiv in dem Modus für die feine Phasenkorrektur einen Zeiffehler von weniger als z.B. 2 ns aufweisen.
  • Gemäß einem weiteren erfindungsgemäßen Merkmal wird das Steuersignal VCOCV von Fig.1 für die feine Frequenz/Phase außerdem einem Komparator 91 zugeführt. Ein Signal AUSSERHALB-DES-BEREICHES würde durch den Komparator 91 erzeugt, sollte die Größe des Signals VCOCV außerhalb eines vorbestimmten Spannungsbereiches liegen. Das Signal AUSSERHALB-DES-BEREICHES zeigt eine Situation an, in der das Signal VCOCV sich einer Größe nähert, die außerhalb des linearen Steuerbereiches des Betriebes des RCVCO 53 liegt. Wenn das Signal AUS- SERHALB-DES-BEREICHES erzeugt wird, beginnt die PLL 100, in dem Modus mit der groben Frequenzsteuerung zu arbeiten, der vorher erläutert wurde. Die Flußdiagrammwege 214 und 215 in dem Flußdiagramm von Fig.5 zeigen diese Situation.
  • Sollte der Phasenfehler groß sein, resultierend in einer Zeitdifferenz zwischen der Vorderkante des Signals HSref von Fig.12a und der des Signals ClkDiv von Fig.12b oder 12c, die gleich oder größer ist als 2 Taktperioden des Signals CIK von Fig.7B, würde das Signal 81a erzeugt. Das Signal 81a bewirkt, daß ein Flip- Flop 84 "gesetzt" wird und ein Ausgangssignal PE_LAT erzeugt. Das Signal PE_LAT wird über ODER-Tore 51a und 51b den Flip-Flops 51c und 51d des Phasendetektors 51 von Fig.1 1 zugeführt, um eine Rückflanke des dann auftretenden Impulses des Signals FPH_UP oder FPH_DN zu beenden oder zu erzeugen. Auf diese Weise wird in vorteilhafter Weise in dem Modus für die feine Phasenfehlerkorrektur, wenn der Detektor 51 die Stufe 54 von Fig.10 steuert, der Detektor 51 von Fig. 11 daran gehindert, die Frequenz/Phase des Signals Clk in jeder Periode des Signals ClkDiv um einen übermäßigen Betrag zu ändern.
  • Das Signal 81a von Fig.7B bei dem Wert EINS, das einen großen Phasenfehler anzeigt, wird einem Eingang C eines UND-Tores 90 zugeführt. Das Signal KONSISTENZ, das einen konsistenten Frequenzfehler aus einer Periode des Signals HSref von Fig.9b zu der unmittelbar nächsten anzeigt, wie vorher erläutert, wird einem zweiten Eingang A des Tores 90 von Fig.78 zugeführt. Das Signal 60a, das einen kleinen Frequenzfehler anzeigt, wenn der Wert des Signals INERRI kleiner als 2 ist, wird einem dritten Eingang B des Tores 90 zugeführt. Das Tor 90 erzeugt ein Signal CPH_RST wenn alle drei Signale, nämlich 81 a, 60a und KONSISTENZ, erzeugt werden. Das Signal CPH_RST wird einem Takteingang eines D-Flip-Flop 91 zugeführt. Ein Ausgang Q des Flip-Flop 91 ist mit einem Eingang D eines D-Fiip- Flop 92 verbunden, das ein Impulssignal RST erzeugt, wenn die Vorderkante des Signals HSreffolgend auf die Erzeugung des Signals CPH_RST auftritt.
  • Das Signal RST wird dem +N-Zähler 52 von Fig.1 zugefürt, um die nicht dargestellten Flip-Flops des Zählers 52 in einer solchen Weise vorzusetzen, um eine sofortige Phasenkopplung zwischen den Signalen HSref und ClkDiv herbeizuführen. Auf diese Weise bildet das Signal RST einen Operationsmodus für eine grobe Phasenfehlerkorrektur. Die Flußdiagrammwege 210, 211 und 212 in dem Flußdiagramm von Fig.5 zeigen den Weg, in dem der Modus für die grobe Phasenfehlerkorrektur erfolgt. Dieser Modus kann dann erfolgen, wenn z.B. die Phase des Signals HSref von Fig.1, das in einem Videoband recorder erzeugt wird, sich während einer vertikalen Rücklaufzeit eines Wiedergabemodus abrupt ändert. Die grobe Phasenfehlerkorrektur wird über einen Signalweg zwischen dem RCVCO 53 von Fig.1 und dem Phasendetektor 51 in einer Weise erreicht, in der der Signalweg des Signals VCOCV umgangen wird. Als ein Ergebnis der abrupten oder groben Phasenkorrektur wird die Phase des Signals ClkDiv mit der des Signals HSref ohne nennenswerte Beeinflussung der Phase des Signals Clk in Übereinstimmung gebracht. Auf diese Weise wird in vorteilhafter Weise eine Übergangsstörung in dem RCVCO 53 beseitigt oder nennenswert verringert.
  • Sollte das Signal 81 a von Fig.7B, das einen großen Phasenfehler anzeigt, erzeugt werden, und das Signal KONSISTENZ, das ein stabiles Synchronsignal HSref anzeigt, nicht erzeugt werden, würde das Signal RST nicht erzeugt, und es würde der Betrieb in dem Tot-Modus auftreten. Der Flußdiagrammweg 213 in dem Flußdiagramm von Fig.5 zeigt diesen Weg, in dem der Tot-Modus entsteht. Der Vorteil des Betriebs in dem Tot-Modus und der Vermeidung der groben Phasenfehlerkorrektur, wenn das Signal KONSISTENZ von Fig.7B nicht erzeugt wird, besteht darin, daß eine Störung oder ein Übergang in der PLL 100 von Fig.1 verringert werden kann. Eine derartige Störung kann verringert werden, wenn zum Beispiel die Dauer der Unterbrechung in dem Signal HSref kurz ist.

Claims (7)

1. Vorrichtung zum Erzeugen eines Oszilatorsignals, das mit einem Eingangssignal verkoppelt ist, enthaltend:
- einen Verstärker (535);
- eine Vielzahl von geschalteten reaktiven Elementen (SWA(0), SWA(1), SWA(2), SWA(3), SWB(0), SWB(1), SWB(2), SWB(3)), die wahlweise in einen positiven Rückkopplungsweg eingeschaltet sind, der zwischen einem Ausgang und einem Eingang des Verstärkers (535) gebildet ist, zum Erzeugen des Osziltorsignals (Clk) mit einer Frequenz, die aus einem entsprechenden Teil eines Frequenzbereiches entsprechend einer Auswahl der geschalteten reaktiven Elemente ausgewählt ist,
gekennzeichnet durch:
- auf das Oszillatorsignal ansprechende erste Mittel (533a, 533b) zum Messen eines Frequenzfehlers zwischen dem Oszillatorsignal und den Eingangssignalen und zum Erzeugen eines ersten Schaltsteuersignals, das einer Schaltanordnung (SWA(0), SWA(1), SWA(2), SWA(3), SWB(0), SWB(1), SWB(2), SWB(3)) zugeführt ist, die den geschalteten reaktiven Elementen zugeordnet sind, um die geschalteten reaktiven Elemente entsprechend dem Frequenzfehler derart auszuwählen, daß dann, wenn der Frequenzfehler einen ersten Wert übersteigt, die Auswahl der geschalteten reaktiven Elementen sich in Schaltschritten eines Operationsmodus für eine grobe Frequenzkorrektur ändert, um den Frequenzfehler progressiv in aufeinanderfolgenden Schaltschritten zu verringern; und
- auf das Oszilatorsignal (Clk) und das Synchronisiersignal ansprechende zweite Mittel (54) zum Erzeugen eines zweiten Steuersignals (VCOCV), das einem Steuereingang des Verstärkers (535) zugeführt ist, um die Frequenz des Oszillatorsignals in dem entsprechenden Teil des Bereiches zu ändern und den Frequenzfehler in einem Operationsmodus mit einer feinen Fehlerkorrektur zu korrigieren, wenn der Frequenzfehler den ersten Wert nicht übersteigt, ohne die Auswahl der geschalteten reaktiven Elemente zu ändern.
2. Vorrichtung nach Anspruch 1, ferner enthaltend einen Komparator (191), der auf das zweite Steuersignal (VCOCV) und auf ein Signal mit einem Referenzwert (VREF) anspricht und mit den ersten Mitteln (533a, 533b) verbunden ist, um den Betrieb in dem Operationsmodus für die grobe Frequenzfehlerkorrektur auszulösen, wenn das zweite Steuersignal außerhalb eines vorbestimmten Korrekturbereiches des Oszillators liegt.
3. Vorrichtung nach Anspruch 1 oder 2, wobei die das zweite Steuersignal erzeugenden Mittel einen Frequenzdetektor (55) zum Erzeugen eines dritten Signals enthalten, das den Frequenzfehler anzeigt, sowie einen Phasendetektor (51) zum Erzeugen eines vierten Signals enthalten, das den Phasenfehler anzeigt, wobei das dritte und das vierte Signal wahlweise dem Steuereingang des Verstärkers zugeführt sind, um das zweite Steuersignal und das Steuereingangssignal zu bilden, derart, daß dann, wenn der Frequenzfehler kleiner als der erste Wert und größer als ein zweiter Wert ist, das dritte Signal in einem Operationsmodus für eine feine Frequenzfehlerkorrektur dem Oszillator zugeführt wird, und dann, wenn der Frequenzfehler kleiner als der zweite Wert ist, das vierte Signal in einem Operationsmodus für eine feine Phasenfehlerkorrektur dem Oszillator zugeführt ist.
4. Vorrichtung nach einem der Ansprüche 1 bis 3, wobei das zweite Steuersignal (VCOCV) ein analoges Signal ist.
5. Vorrichtung nach einem der Ansprüche 1 bis 4, wobei ein bestimmtes geschaltetes reaktives Element einen geschalteten Kondensator (SW-CAP) enthält.
6. Vorrichtung nach einem der Ansprüche 1 bis 5, wobei die ersten Mittel (533a, 533b) Mittel zum Erzeugen eines kodierten Signals und einen Dekoder (64) zum dekodieren des kodierten Signals enthalten, um eine Vielzahl von Schaltsteuersignalen zu erzeugen, die den Schaltern in einer solchen Weise zugeführt sind, daß sie die Frequenz des Oszillatorsignals gleichförmig in jedem Schaltschritt ändern.
7. Vorrichtung nach einem der Ansprüch 1 bis 6, wobei eine Impedanz eines bestimmten geschalteten reaktiven Elementes die Frequenz des Oszialtorsignals bestimmt.
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