JP3670007B2 - 発振信号を発生する装置 - Google Patents

Description

産業上の利用分野
本発明はクロック信号を発生する装置に関するものである。
発明の背景
テキスト（文字、図形等）のスクリーン上表示（オンスクリーン表示）、テレビジョン受像機及びビデオテープレコーダ信号源の双方のピクチャ・イン・ピクチャ（picture-in-picture）表示のような特徴を具えたデジタル・ビデオ信号処理装置は、ライン・ロック・クロックと称される水平同期信号に位相ロックしたクロック信号を必要とすることがある。大規模ＣＭＯＳビデオ信号処理集積回路中の構成ブロックとして使用するためのライン・ロック・クロック発生装置用の位相ロックループ（ＰＬＬ）装置を構成するのが好都合である。このようなＰＬＬでは、例えば、ジッタが２ｎＳ秒以下で、２５ＭＨｚ乃至４０ＭＨｚの範囲のクロック周波数を持っていることが望ましい。このようなＰＬＬ用には、オフチップ素子用として１個のピンのみを使用するのが好ましい。また、ＮＴＳＣ、ＰＡＬおよびＳＥＣＡＭの各方式と共にＰＬＬ装置を使用するのが望ましい。
タイムベース補正機能を持たず、水平同期信号の位相が周期的に大きく変動する可能性のある安価な消費者用テープレコーダで現れる入力同期信号でクロック信号が上記のような水平同期信号に追随するようにＰＬＬを動作させることが望ましい。また、位相および周波数の誤差を急速に減少させ、ＰＬＬが位相ロック状態に落ちつくときに生ずるオバーシュートおよびジッタを最小にすることが望ましい。さらに、真の出力クロックの位相／周波数誤差と、ノイズバーストを伴うかあるいは時々パルスが抜ける入力水平同期信号の汚染により生ずるような出力クロックの位相／周波数誤差とを識別することができるＰＬＬを有することが望ましい。
発明の概要
本発明の特徴を具えたＰＬＬ装置は、Ｒ−Ｃ電圧制御発振器についてデジタル、アナログの両方の制御を使用して、入力水平同期信号に対する出力クロックの位相ロックを確保し、維持する。出力クロックの位相および周波数誤差の大きさと一貫性とに基づいて、装置は、例えば、感度を変化させる５つの制御動作モードのうちの１つを自動的に選択する。制御動作モードは、大きな誤差では大きく且つ粗い補正動作を行わせ、小さな誤差では小さく且つ細かい補正動作を行わせるようなものである。
本発明の別の特徴を具えたＰＬＬでは、発振器の出力信号の周波数は、発振器の正帰還路に選択的に結合される切換えキャパシタに従って制御される。所定グループの切換えキャパシタによって、発振器の出力信号の全周波数範囲から選択された対応する周波数範囲の部分を選択する。切換えキャパシタの選択を変えることにより、発振器の周波数の周波数範囲部分を変化させることができる。所定の周波数範囲部分内では、発振器の出力信号の周波数は、切換えキャパシタの選択を変更することなく制御信号によって制御される。制御信号は全周波数範囲内の制限された部分においてのみ発振周波数を変化させることができる。従って、安定性ならびにノイズに対する不感性が向上する。また、発振器の出力信号のジッタも減少するという利点がある。その結果、発振器は集積回路内に構成することができるキャパシタを使用して実現することができる。集積回路には発振器の残りの能動回路素子をも含ませることができる。水平同期信号と発振器の出力信号との間に大きな周波数誤差が生ずると、ＰＬＬは粗周波数補正モードで動作する。
本発明のさらに別の特徴として、順次に生ずる各キャパシタの切換えステップにおいて、予め定められた対をなす切換えキャパシタが、周波数誤差の方向に従って共に正帰還路に結合されるか、共に正帰還路から切り離される。発振器の出力信号の周波数は、連続して起こるステップの各切換えステップにおいて、周波数誤差の方向が変化するまで同じ方向に、すなわち単調に、順次に変化する。周波数誤差の方向が変化すると、粗周波数補正モードにおける動作が終了し、残留周波数誤差は比較的少なくなる。発振器の出力信号の周波数を同じ方向に単調に変化させることにより、ＰＬＬの制御が簡単になるという利点がある。これは各ステップにおいて、周波数の変化の方向が例えばキャパシタの公差に依存しないからである。
入力信号にロックされた発振信号を発生する本発明のさらに別の特徴を具えた装置は増幅器を含んでいる。増幅器の出力と入力との間に形成された正帰還路中に複数の切換えリアクティブ素子が選択的に結合される。発振信号は、切換えリアクティブ素子の選択に従って決定される周波数範囲の対応部分から選択された周波数をもっている。発振信号と入力信号との間で周波数誤差が測定される。切換えリアクティブに関連する切換え装置に供給される第１の切換え制御信号は周波数誤差に従って切換えられるリアクティブ素子を選択するために発生される。周波数誤差が第１の値を超過すると、切換えリアクティブ素子の選択は粗周波数補正動作モードの切換えステップで変化して、周波数誤差を順次切換えステップで次第に減少させる。増幅器の制御入力に結合される第２の制御信号が、周波数範囲の対応する部分内で発振信号の周波数を変化させるために発生される。周波数誤差が第１の値を超過しないときは、周波数誤差は切換えリアクティブ素子の選択を変化させずに微誤差補正動作モードで補正される。
【図面の簡単な説明】
第１図は本発明の特徴を具えた位相ロックループ（ＰＬＬ）を示すブロック図である。
第２Ａ図、第２Ｂ図および第２Ｃ図は第１図のＰＬＬの順次切換えＲ−Ｃ電圧制御発振器の詳細な構成を示す図である。
第３図は第２Ａ図乃至第２Ｃ図の発振器の切換えキャパシタ装置を示す図である。
第４図は第２Ａ図乃至第２Ｃ図の構成を説明するのに有効な波形を示す図である。
第５図は第１図のＰＬＬの動作を説明するのに有効なフローチャートを示す図である。
第６図、第７Ａ図および第７Ｂ図は第１図のＰＬＬの部分をさらに詳細に示した図である。
第８図は第１図のデコーダの動作を説明するのに有効なテーブルを示す図である。
第９ａ図乃至第９ｃ図は第１図のＰＬＬの動作を説明するのに有効な波形を示す図である。
第１０図は第１図のＰＬＬのチャージポンプ段を概略的に示す図である。
第１１図は第１図のＰＬＬの位相検出器の構成を詳細に示す図である。
第１２Ａ図乃至第１２Ｇ図は第１１図の位相検出器の動作を説明するのに有効な波形を示す図である。
第１３Ａ図乃至第１３Ｄ図は第１図のＰＬＬのチャージポンプ段の動作を説明するのに有効な波形を示す図である。
図面の詳細な説明
第１図は本発明の特徴を具えた位相ロックループ（ＰＬＬ）回路１００の構成を示すブロック図である。同図において、テレビジョン受像機の例えばビデオ検波器（図示せず）から得られるベースバンドビデオ信号ＶＩＤＥＯ−ＩＮが通常の同期分離器５０に供給され、該同期分離器５０は例えばＮＴＳＣ方式の場合、１５，７３４Ｈｚの水平偏向周波数ｆ_Hで、周期Ｈの水平同期信号ＨＳｒｅｆのパルスを発生する。
プログラム可能、抵抗−キャパシタ（Ｒ−Ｃ）形式の電圧制御発振器（ＲＣＶＣＯ）５３で生成されたＰＬＬ１００の出力信号Ｃｌｋを分周することによってプログラム可能÷Ｎカウンタ５２の出力に発振信号ＣｌｋＤｉｖが発生する。出力信号Ｃｌｋはビデオ信号を処理するためにテレビジョン受像機のそれぞれの段で使用される。定常動作状態では、信号Ｃｌｋの周波数はＮ×ｆ_Hに等しい。ここで、値Ｎは信号Ｃｌｋの周波数と信号Ｃｌｋ１Ｄｉｖの周波数との比を表わす。７５０乃至２６００の範囲で選択可能な値Ｎは、信号ＣｌｋＤｉｖの各周期毎に１回づつカウンタ５２をプリセットするために該カウンタ５２に供給される一定のデジタルワード信号Ｎｓｅｔによって与えられる。
第２Ａ図、第２Ｂ図、第２Ｃ図は第１図のＲＣＶＣＯ５３の回路図を示す。第１図および第２Ａ図乃至第２Ｃ図で、同じ記号あるいは同じ番号は同じ構成素子、同じ機能を表わすものとする。第２Ｂ図のＲＣＶＣＯ５３は１対のトランジスタＭＰ９とＭＰ１０とによって構成された差動増幅器５３１を具備している。電流源トランジスタＭＰ８はトランジスタＭＰ９、ＭＰ１０にそれぞれ対応するソース電極電流を供給する。増幅器５３１はトランジスタＭＰ９、ＭＰ１０の各々の負荷抵抗Ｒ５、Ｒ６を含んでいる。同様に第２Ｃ図の差動増幅器５３２はトランジスタＭ１１、Ｍ１２およびＭ１３と、負荷抵抗Ｒ７およびＲ８とによって構成されている。差動増幅器５３１の負荷抵抗Ｒ５とＲ６に発生する１対の信号Ｘ２ａとＸ１ａは、各々名目上同じ位相シフトを与える１対のＲ−Ｃ遅延回路網５３３ａおよび５３３ｂを経てトランジスタＭＰ１２およびＭＰ１３のゲート電極に供給される。遅延回路網５３３ａ、５３３ｂによって与えられる位相シフトは、後程説明するように、粗周波数補正動作モードで制御可能である。位相シフトによりある程度発振信号Ｃｌｋの周波数を決定する。
遅延回路網５３３ａは抵抗Ｒ１Ａと非切換えキャパシタＣ１Ａとを具備している。キャパシタＣ１Ａには切換えキャパシタ列ＳＷＡ（０）が結合されている。キャパシタＣ１Ａと抵抗Ｒ１Ａとの接続端子ＴＡ（０）ａに遅延信号ＴＡ（０）が発生する。信号ＴＡ（０）は抵抗Ｒ２Ａを経てキャパシタＣ２Ａに供給される。キャパシタＣ２Ａには切換えキャパシタ列ＳＷＡ（１）も結合されている。遅延信号ＴＡ（１）がキャパシタＣ２Ａに発生する。遅延信号ＴＡ（１）は信号ＴＡ（０）に対して遅延されている。同様に、遅延回路網５３３ｂは抵抗Ｒ１Ｂ、キャパシタＣ１Ｂおよび切換えキャパシタ列ＳＷＢ（０）を有しており、遅延信号ＴＢ（０）を発生する。遅延回路網５３３ｂはさらに抵抗Ｒ２Ｂ、キャパシタＣ２Ｂおよび切換えキャパシタ列ＳＷＢ（１）を有しており、信号ＴＢ（１）を発生する。
第２Ｃ図の差動増幅器５３２の負荷抵抗Ｒ７とＲ８にそれぞれ発生する１対の信号Ｙ１、Ｙ２は、名目上同じ位相シフトを与えるＲ−Ｃ遅延回路網５３４ｂ、５３４ａを経てそれぞれ供給される。遅延回路網５３４ａおよび５３４ｂは遅延回路網５３３ａ、５３３ｂと同じ態様で動作する。遅延回路網５３４ａは抵抗Ｒ３Ａ、キャパシタＣ３Ａおよび切換えキャパシタ列ＳＷＡ（２）を有し、遅延信号ＴＡ（２）を発生する。信号ＴＡ（２）は抵抗Ｒ４Ａを経てキャパシタＣ４Ａおよび切換えキャパシタ列ＳＷＡ（３）に供給されて遅延信号ＴＡ（３）が発生する。信号ＴＡ（３）は抵抗Ｒ５ＡおよびキャパシタＣ５Ａを経てさらに遅延されて、さらに遅延された信号ＴＡ（４）が生成される。同様に、遅延回路網５３４ｂは抵抗Ｒ３Ａ、Ｒ４Ａ、Ｒ５Ａにそれぞれ等価な抵抗Ｒ３Ｂ、Ｒ４Ｂ、Ｒ５Ｂと、キャパシタＣ３Ａ、Ｃ４Ａ、Ｃ５Ａにそれぞれ等価なキャパシタＣ３Ｂ、Ｃ４Ｂ、Ｃ５Ｂを有している。遅延回路網５３４ｂは信号ＴＡ（２）、ＴＡ（３）、ＴＡ（４）にそれぞれ相似な遅延された信号ＴＢ（２）、ＴＢ（３）、ＴＢ（４）を生成する。
信号ＴＢ（３）およびＴＡ（３）は、第２Ａ図のアナログ乗算器５３５の１対のトランジスタＭＰ３、ＭＰ２の各ゲートにそれぞれ供給される。同様に、信号ＴＢ（３）、ＴＡ（３）に関して遅延された信号ＴＢ（４）、ＴＡ（４）は第２Ａ図の乗算器５３５の１対のトランジスタＭＰ７、ＭＰ６の各ゲートにそれぞれ供給される。
乗算器５３５において、トランジスタＭＰ２、ＭＰ３は制御可能な利得をもった差動増幅器５３５ａを構成している。同様に、トランジスタＭＰ６、ＭＰ７は制御可能な利得をもった差動増幅器５３５ｂを構成している。差動増幅器５３５ａおよび５３５ｂの利得は、差動増幅器５３５ｃを構成する１対のトランジスタＭＰ１およびＭＰ５によって生成されるドレン電流の変化に従って反対方向に変化する。トランジスタＭＰ１およびＭＰ５のドレン電流は、これらのトランジスタＭＰ１、ＭＰ５のゲート電極間の電圧差に従って反対方向に変化する。
トランジスタＭＰ１のゲートには一定のＤＣ基準電圧ＶＲＥＦが供給されている。第１図のチャージポンプ制御段５４中で発生された制御出力信号ＶＣＯＣＶは第２Ａ図のトランジスタＭＰ５のゲートに供給され、後程説明するように、微誤差補正動作モードで信号Ｃｌｋの周波数／位相を制御する。
トランジスタＭＰ２のドレン電極はトランジスタＭＰ６のドレン電極に結合されていて、和信号Ｘ１が生成される。信号Ｘ１は１対の並列接続された負荷抵抗器Ｒ１０、Ｒ１２に発生し、この信号Ｘ１は第２Ｂ図の増幅器５３１のトランジスタＭＰ１０のゲート電極に供給される。同様に、第２Ａ図のトランジスタＭＰ３のドレン電極はトランジスタＭＰ７のドレン電極に結合されていて、和信号Ｘ２が生成される。信号Ｘ２は１対の並列接続された負荷抵抗器Ｒ１１、Ｒ１３に発生し、この信号Ｘ１は第２Ｂ図の増幅器５３１のトランジスタＭＰ９のゲート電極に供給される。
例えばトランジスタＭＰ２を経由する信号利得はトランジスタＭＰ６を経由する信号利得と反対方向に変化する。信号Ｘ１の位相シフトは、トランジスタＭＰ2およびＭＰ６中のドレン電流から生成された位相差をもった１対の信号のベクトル和によって決定される。従って、信号Ｘ１の位相シフトは、増幅器５３５ｃに供給されるアナログ信号ＶＣＯＣＶがゆるやかに変化すると、微細に、すなわちゆるやかに変化する。同様に、信号Ｘ２の位相シフトは、信号ＶＣＯＣＶに従って微細に、すなわちゆるやかに変化する。信号Ｘ１は名目上は信号Ｘ２に対して反対の位相関係にある。信号Ｘ１あるいはＸ２の位相シフトを変化させることにより、後程説明するように、ＲＣＶＣＯ５３の発振周波数すなわち信号Ｃｌｋの周波数を変化させることができる。
信号Ｃｌｋについて、例えば２５〜４０ＭＨｚの広い周波数範囲を実現して、ＲＣ遅延回路網の公差、温度変化およびＲＣ遅延回路網の径年変化に対して補償することが好ましい。ＲＣ遅延回路網はＲＣＶＣＯ５３中に集積回路構成技術を使用して形成することができる。
粗周波数誤差補正動作モードでは、ＲＣＶＣＯ５３の周波数をステップアップあるいはステップダウンさせることができる。粗周波数誤差補正動作モードは例えば電源を供給した直後に生ずる。粗周波数誤差補正動作モードを与えるために上述の４個のスイッチ−キャパシタ列ＳＷＡ（ｉ）が設けられている。スイッチ−キャパシタ列を表わすパラメータ“ｉ”は４個の数値０乃至３を表わすものと仮定する。スイッチ−キャパシタ列ＳＷＡ（ｉ）は対応する４個の端子に結合されており、ここに前に示した信号ＴＡ（ｉ）が発生する。従って、所定の列ＳＷＡ（ｉ）は、信号ＴＡ（ｉ）が同じ数値“ｉ”によって表わされる対応する端子に結合されている。同様に、上述の４個のスイッチ−キャパシタ列ＳＷＢ（ｉ）は前に示した信号ＴＢ（ｉ）が発生する対応する４個の端子に結合されている。ここでもパラメータ“ｉ”は異なる数値０乃至３と仮定する。
第２Ｂ図の各列ＳＷＡ（ｉ）、例えばＳＷＡ（０）は並列接続された８個のスイッチ−キャパシタ構成からなる。所定の列ＳＷＡ（ｉ）の所定のスイッチ−キャパシタ構成は、第３図に示す対応するキャパシタＣＡ（４ｊ＋ｉ）と直列に接続されたトランジスタスイッチＳＡ（４ｊ＋ｉ）によって構成されている。第１図、第２Ａ〜第２Ｃ図および第３図において、同じ記号、番号は同じ構成素子あるいは同じ機能を表わす。第２Ｂ図および第２Ｃ図の所定の列ＳＷＡ（ｉ）について、パラメータｊは８個の数値０乃至７の１つを選択的に仮定する。
第３図の所定のトランジスタスイッチＳＡ（４ｊ＋ｉ）は、対応するキャパシタＣＡ（４ｊ＋ｉ）と直列に結合されており、“ｉ”の数値はスイッチＳＡ（４ｊ＋ｉ）とキャパシタＣＡ（４ｊ＋ｉ）の両方に共通しており、また“ｊ”の数値も両方に共通している。同様に、第２Ｂ図および第２Ｃ図の各列ＳＷＡ（ｉ）は、例えば列ＳＷＡのように並列接続された８個のトランジスタスイッチ−キャパシタ構成を有している。このような８個のトランジスタスイッチ−キャパシタ構成は第３図のキャパシタＣＢ（４ｊ＋ｉ）と直列に接続されたトランジスタスイッチＳＢ（４ｊ＋ｉ）によって構成されている。
共通の数値“ｉ”によって表わされる第２Ｂ図および第２Ｃ図の各列ＳＷＡ（ｉ）とＳＷＢ（ｉ）の対、例えば列ＳＷＡ（０）とＳＷＢ（０）において、８個の制御信号ＣＦ（４ｊ＋ｉ）は、共通の数値“ｉ”と共通の数値“ｊ”によって表わされる対応する８個のトランジスタスイッチＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ＋ｉ）の対を制御する。信号ＣＦ（４ｊ＋ｉ）は後程説明するようにして発生される。従って、全部で３２対のスイッチＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ＋ｉ）が３２個の制御信号ＣＦ（４ｊ＋ｉ）によってそれぞれ制御される。第３図の所定のスイッチ対ＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ＋ｉ）、およびこれらのスイッチ対を制御する制御信号ＣＦ（４ｊ＋ｉ）に対する数値“ｉ”は同じである。同様に、数値“ｊ”は所定のスイッチ対ＳＡ（４ｊ＋ｉ）とＳＢ（４ｊ＋ｉ）に対して、およびこれらのスイッチ対を制御する制御信号ＣＦ（４ｊ＋ｉ）に対して共通である。
所定の制御信号ＣＦ（４ｊ＋ｉ）が真（ＴＲＵＥ）状態であると仮定すると、対応する列ＳＷＡ（ｉ）の対応するキャパシタＣＡ（４ｊ＋ｉ）、および対応する列ＳＷＢ（ｉ）の対応するキャパシタＣＢ（４ｊ＋ｉ）はスイッチインされ、すなわちスイッチ対ＳＡ（４ｊ＋ｉ）およびＳＢ（４ｊ＋ｉ）を経て信号ＴＡ（ｉ）、ＴＢ（ｉ）が発生する端子にそれぞれ結合される。それによって位相遅れが増大し、それに対応して第２Ｃ図の信号Ｃｌｋの発振周波数が低下する。これに対して、第３図の所定の制御信号ＣＦ（４ｊ＋ｉ）が偽（ＦＡＬＳＥ）であれば、対応するキャパシタ対はスイッチアウトされ、すなわち切り離され、第２Ｃ図の信号Ｃｌｋの発振周波数を高くする。
第２Ａ図の電流ミラー基準回路５３７には例えば１μＡの小さな起動電流を供給するＰＭＯＳトランジスタＭＰ２０が設けられている。起動電流は初期において端子ＮＢの電圧レベルをトランジスタＭＮ１０の閾値電圧、通常０．８Ｖにまで上昇させる。端子ＮＲの電圧と端子ＮＢの電圧は、トランジスタＭＰ２３、ＭＰ２４、ＭＮ１３およびＭＮ１４によって構成された平衡ＰＭＯＳ電流ミラー増幅器で比較される。
端子ＮＦからの負帰還信号はトランジスタＭＮ１２のゲートに供給され、端子ＮＲとＮＢの電圧を強制的に等しくする。従って、抵抗Ｒ１を流れる電流は端子ＮＢにおける電圧に比例する。一旦電流が抵抗Ｒ１、トランジスタＭＮ１２およびトランジスタＭＰ２２を通って流れ始めると、付加電流が端子ＮＢに供給され、端子ＮＢの電圧を約１．５Ｖのレベルに上昇させる。従って、トランジスタＭＰ２２を流れる基準電流は名目上０．２５ｍＡになる。
トランジスタＭＰ２２のドレンに発生する電流ミラー基準回路５３７の出力電圧ＣＳ１は第２Ａ図のトランジスタＭＰ４と第２Ｂ図のトランジスタＭＰ８、および第２Ｃ図のトランジスタ１１のゲートに供給される。その結果、第２Ａ図のトランジスタＭＰ４を流れる電流は公称３ｍＡになり、トランジスタＭＰ８およびＭＰ１１によって給電される各増幅器を流れる電流は１．５ｍＡになる。第２Ａ図の回路３５７は電源電圧の変動に対して発振器の周波数を安定の維持する。シミュレーションの結果、電源電圧の変化に対する感度は０．９％／Ｖ、温度変化に対する感度は−０．０１２％／℃を示した。
第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３は差動対称形態で構成されている。第１の正帰還信号路によって設定される信号Ｘ２、Ｙ１、ＴＡ（０）、ＴＡ（１）、ＴＢ（２）、ＴＢ（３）、ＴＢ（４）は、第２の正帰還信号路によって設定される信号Ｘ１、Ｙ２、ＴＢ（０）、ＴＢ（１）、ＴＡ（２）、ＴＡ（３）、ＴＡ（４）に対してそれぞれ差動的に対称になっている。従って、例えば信号Ｙ１とＹ２のような１対の差動対称信号間の位相差は、例えば第２Ａ図の増幅器５３５ａおよび５３５ｂの利得が変化しても、あるいは温度変化が生じても変化しない。ＲＣＶＣＯ５３は、その正帰還路対の全位相シフトによって決定される周波数で発振する。
上に述べた本発明の特徴によれば、第２Ａ図〜第２Ｃ図の対をなすキャパシタＣＡ（４ｊ＋ｉ）とＣＢ（４ｊ＋ｉ）は一緒にスイッチインあるいはスイッチアウトされる。従って、差動対称構成が粗周波数誤差補正モードの各ステップで乱されることがないという利点がある。
第４図は、ＲＣＶＣＯ５３中の全ての切換えキャパシタが信号ＣＦ（４ｊ＋ｉ）によって切り離され、信号Ｃｌｋの最大周波数、すなわち例えば１９．６２ｎＳのような最小周期が生ずるときの第１図の信号Ｙ１とＹ２のシミュレーションされた波形の例を示す。第１図、第２図Ａ〜第２Ｃ図、第３図、第４図で、同じ記号、番号は同じ構成素子、同じ機能を表わす。
第４図に示すように、信号Ｙ１とＹ２は大きさが殆ど同じであり、互に１８０度離相している。差動対称構成のため、信号Ｙ１とＹ２は差動対称信号である。したがって、信号Ｙ１とＹ２の瞬時値が同時に同じ大きさになるときに生ずる点ＣＯのような信号Ｙ１とＹ２のクロスオーバー点は反対位相で生ずる。好都合なことに、上述の差動対称構成の結果として、クロスオーバー点ＣＯは時間的に殆ど同じ間隔だけ離れている。対称構成により、信号Ｃｌｋのデューティサイクルは、利得の変動や温度によって生ずる構成素子の変動により影響されないという効果がある。従って、第２Ｃ図に示すようにトランジスタＭＰ１５、ＭＰ１６、ＭＮ２０およびＭＮ２１、およびゲートＵ１とＵ２によって構成され、信号Ｙ１、Ｙ２を受信する比較的簡単な差動−シングルエンデッド変換回路５３６は約５０％のデューティサイクルの信号Ｃｌｋを発生するという利点がある。さらに差動対称構成によれば改善された共通モードノイズ除去作用が得られる。
ＲＣＶＣＯ５３の測定されたノイズ帯域幅は３５０Ｈｚで−３０ｄＢである。１秒以内のＲＣＶＣＯ５３の短期間安定性は、６３．５μＳ（マイクロ秒）の１水平線期間Ｈ中の１．３ｎＳのジッタに相当する約±１５０Ｈｚすなわち２０ｐｐｍである。
ＲＣＶＣＯ５３の周波数を制御するために、第１図の同期信号ＨＳｒｅｆが周波数検出・制御段５５に供給される。第５図は第１図のＰＬＬ１００の動作を説明するのに有効なフローチャートを示す。第６図、第７Ａ図および第７Ｂ図は第１図の段５５の対応する部分をより詳細なブロック図の形で示した図である。第１図、第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図および第７Ｂ図で、同じ記号、同じ番号は同じ構成素子あるいは同じ機能を示す。
第６図に示されている段５５の部分で、信号ＨＳｒｅｆは１３ビットカウンタ５６の入力端子ＣＬＥＡＲ／ＥＮＡＢＬＥに供給される。第１図のＲＣＶＣＯ５３の信号Ｃｌｋは第６図のカウンタ５６の入力端子ＣＬＯＣＫに供給される。第９ａ図および第９ｂ図はそれぞれ第６図の信号パルスＣｌｋＤｉｖおよびＨＳｒｅｆの例を示す。第１図、第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図および第９ａ図〜第９ｃ図で、同じ記号、番号は同じ構成素子あるいは同じ機能を示す。
第６図のカウンタ５６は所定の期間Ｈで、第９ｂ図に期間ＭＥＡＳＵＲＥＭＥＮＴとして示されている期間中に生ずる信号Ｃｌｋのパルスをカウントする。期間ＭＥＡＳＵＲＥＭＥＮＴの終了時に、第６図のカウンタ５６は２進語（ワード）信号ＮＣＬを含んでいる。信号ＮＣＬは、信号ＨＳｒｅｆの所定期間中に生ずるクロックパルスの数、すなわち信号Ｃｌｋの周期に等しい数値をもっている。従って、信号ＮＣＬは信号Ｃｌｋの周波数と信号ＨＳｒｅｆの周波数との比を含んでいる。
信号ＮＣＬは減算器６５に供給され、この減算器６５は信号ＮＳＥＴの値と信号ＮＣＬの値との間の差を形成することによって２進語Ｎｅｒｒを発生する。信号ＮＳＥＴは、前述のように信号Ｃｌｋの周波数と信号ＣｌｋＤｉｖの周波数との間の比に等しい一定の２進語である。タイミング制御信号ＣＬＫＨが生ずると、信号Ｎｅｒｒはラッチ５７に記憶される。信号ＣＬＫＨは、信号Ｎｅｒｒが測定され、発生される信号ＨＳｒｅｆの周期Ｈの直後に生ずる。
記憶された信号Ｎｅｒｒはラッチ５７の出力において出力信号ＮＥＲＲとして読出される。誤差信号ＮＥＲＲは、第９ｂ図の信号ＨＳｒｅｆの所定のＭＥＡＳＵＲＥＭＥＮＴ期間中に生ずる信号Ｃｌｋのクロック周期の数と、第９ａ図の信号ＣｌｋＤｉｖの周期の間に生ずる第６図の信号Ｃｌｋのクロック周期の数との間の差に等しい値をもっている。例えば第１図のＰＬＬ１００が位相ロック状態にあるときは、この差は０で、誤差がないことを表わしている。従って、信号ＮＥＲＲはサイクルに関連する誤差すなわち周波数誤差を表わしている。信号ＮＥＲＲが発生される測定動作は、第５図のフローチャートのフローチャートパス１９７で表わされる。
第６図の周波数誤差を表わす信号ＮＥＲＲは第７Ａ図の絶対値生成段５８の入力に供給されて、２進語信号｜Ｎｅｒｒ｜が生成される。信号｜Ｎｅｒｒ｜は信号ＮＥＲＲの絶対値に等しい。信号｜Ｎｅｒｒ｜は比較器５９中で語信号ＮＳＥＴの大きさの８％に等しい一定値の語信号ＴＨＲＥＳＨＯＬＤ＿1と比較される。信号ＣｌｋＤｉｖの所望の周期長は語信号ＮＳＥＴ中に含まれている。信号Ｃｌｋのクロックサイクル数によって測定される信号ＣｌｋＤｉｖの周期長の誤差が信号ＣｌｋＤｉｖの所望の周期長の８％よりも長くなると、比較器５９は語信号５９ａを発生する。
信号５９ａは６ビットカウンタ６１のリセット入力端子ＲＥＳＥＴに供給され、カウントがカウンタ６１中でイネーブルされると、該カウンタ６１は信号ＣｌｋＤｉｖの各周期毎に１回カウントアップする。カウンタ６１は信号６１ａ、すなわちカウンタ６１の最上位のビットＭＳＢを発生する。信号５９ａが発生されるとカウンタ６１中でカウントがイネーブルされる。
信号６１ａはオアゲート６２を経てフリップフロップ６３の“Ｊ”入力端子に供給される。信号ＣｌｋＤｉｖの３２個のすぐ先行する周期Ｈの各々において、信号｜Ｎｅｒｒ｜の値によって与えられる信号ＣｌｋＤｉｖの周期長の誤差が所望の周期長の８％よりも大きくなると、フリップフロップ６３の出力にＴＲＵＥ状態の出力信号ＣＦＲが発生する。
第９ａ図の信号ＣｌｋＤｉｖのこのような３２個の周期Ｈが経過しないかぎり、第１図のＲＣＶＣＯ５３は影響されず、これは遊び（ＩＤＬＥ）動作モードと称され、第５図のフローチャートのパス１９４に示されている。遊び動作モードは、例えば垂直帰線消去期間（ＶＢＩ）全体を通じて粗周波数誤差補正モードが起こるのを防止するような態様で生ずるという点で好都合である。垂直帰線消去期間中は第１図の等化パルスＥＰが発生する。等化パルスＥＰは周期Ｈの１／２の周期をもっている。従って、第１図の信号ＨＳｒｅｆ中の等化パルスＥＰは所望の長さの周期の８％以上の周期をもった第７Ａ図の誤差信号｜Ｎｅｒｒ｜の値を発生する。しかし、第１図の等化パルスＥＰの数は３２以下であるから、第７Ａ図のカウンタ６１およびオアゲート６２は垂直帰線消去期間中に信号ＣＦＲがＴＲＵＥ状態に到達するのを阻止し、これによって粗周波数誤差補正モードで動作するのを防止することができる。遊び動作モードにより、垂直帰線消去期間あるいはリトレース期間中にＲＣＶＣＯ５３の位相が乱れることがないという効果がある。
誤差信号｜Ｎｅｒｒ｜が所望の周期の長さの８％以上になる信号ＣｌｋＤｉｖの周期の数が３２を越えると仮定する。この状態は垂直帰線消去期間中の動作によるものではない大きな周波数誤差を表わしている。従って第７Ａ図のフリップフロップ６３の信号ＣＦＲはＴＲＵＥ状態で発生される。信号ＣＦＲが発生されると、第１図のＰＬＬ１００は粗周波数誤差補正動作モードで動作するようになる。粗周波数誤差補正モードでの動作中は、粗周波数誤差はＲＣＶＣＯ５３中で切換えステップで連続的に減少する。信号ＣＦＲが発生する過程は第５図のフローチャートのフローチャートパス１９７、２００、２０１、１９６および１９９で示されている。
第１０図は第１図のチャージポンプ段５４を詳細に示すブロック図である。第１図、第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図、第９ａ図〜第９ｃ図および第１０図で、同じ記号および番号は同じ構成素子、同じ機能を表わしている。第１０図のテーブルは、段５４における信号の流れの方向、スイッチの状態を示している。粗周波数誤差補正モード期間全体を通じて第１０図のチャージポンプ段５４は、第１０図のスイッチＳＷ１を経て供給される基準電圧ＶＲＥＦに等しい一定レベルの、第２Ａ図のＲＣＶＣＯ５３のアナログ制御信号ＶＣＯＣＶを発生する。第１０図の信号ＶＣＯＣＶは電圧の変動範囲のほゞ中心に設定されている。
粗周波数誤差補正モードでは、第６図の５ビット２進カウンタ６６は信号ＣｌｋＤｉｖの交番パルスをカウントアップあるいはカウントダウンする。カウンタ６６のアップあるいはダウンのカウントの方向は、語信号ＮＥＲＲの最上位あるいは符号ビットＳＩＧＮの状態に従って決定される。カウンタ６６の５ビット出力語信号ＣＦＲＬ（４：０）は、ここではサーモミタ（ＴＨＥＲＭＯＭＥＴＥＲ）デコーダと示されたデコーダ６４の入力に供給される。サーモミタデコーダ６４は、５ビット信号ＣＦＲＬ（４：０）をデコーダすることにより前述の３２個の個々の制御信号ＣＦ（４ｊ＋ｉ）を生成する。
第８図のテーブルは第２Ａ図、第２Ｂ図および第８図のＴＲＵＥ状態にあるこれらの信号ＣＦ（４ｊ＋ｉ）と、第６図および第８図の５ビット語信号ＣＦＲＬ（４：０）の各値に対するＦＡＬＳＥ状態にある信号を示している。第８図のテーブルで、２進数“１”はＴＲＵＥ状態を表わし、２進数“０”はＦＡＬＳＥを表わしている。第８図に示すように、第６図のカウンタ６６がカウントアップするときは、第８図の制御信号ＣＦ（４ｊ＋ｉ）の１個だけ状態が変化する。状態の変化はＦＡＬＳＥからＴＲＵＥへの方向である。同様に、第６図のカウンタ６６がカウントダウンするときは、第８図の制御信号ＣＦ（４ｊ＋ｉ）の１個だけ状態が変化し、状態の変化はＴＲＵＥからＦＡＬＳＥへの方向である。
粗周波数誤差補正モードでは、第６図の測定／制御シーケンサ６７は制御信号ＣＦＲ＿ＥＮＡＢＬＥを発生し、この制御信号ＣＦＲ＿ＥＮＡＢＬＥはカウンタ６６が信号ＣｌｋＤｉｖの交互のパルスをカウントアップ／ダウンするようにする。信号ＣｌｋＤｉｖの交互のパルスは信号ＨＳｒｅｆの交互の周期Ｈで発生する。第９ｂ図の信号ＨＳｒｅｆの交互の周期で、期間ＭＥＡＳＵＲＥＭＥＮＴの相互間において生ずるＣＯＮＴＲＯＬの期間においてのみ、信号ＣＦＲ＿ＥＮＡＢＬＥは第６図のカウンタ６６の状態を変化させる。第９ｂ図の信号ＨＳｒｅｆの他の交互の周期の期間中、期間ＭＥＡＳＵＲＥＭＥＮＴが生ずると、前述のように信号ＮＣＬの値が測定されるが、第６図のカウンタ６６の状態を変化させない。信号ＮＥＲＲあるいは第９ｂ図のＮＣＬが測定されつつある間はカウンタ６６は状態を変化させない。第９ｂ図の所定のＭＥＡＳＵＲＥＭＥＮＴ期間中、第６図のカウンタ６６が状態を変化させるのを防止することにより、第１図のＲＣＶＣＯ５３の周波数が測定されると同時に上記ＲＣＶＣＯ５３の周波数が変化することはない。従って、粗周波数誤差補正モードにおける所定の切換えステップは、信号ＣｌｋＤｉｖの２個の水平クロックパルスを必要とし、周期Ｈの各対毎に生ずる。ＲＣＶＣＯ５３の周波数が測定されているときはＲＣＶＣＯ５３の周波数は変化しないため、周波数の制御動作はより安定し且つ正確なものとなる。
粗周波数誤差補正モードの説明のために、第９ａ図、第９ｂ図の期間６０２で表わされる所定のＭＥＡＳＵＲＥＭＥＮＴ期間において、第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３の信号Ｃｌｋの測定された周波数が所望の周波数よりも高いと仮定する。このような状態は第６図の信号ＮＥＲＲの正の値の発生によって示される。その結果、第９ａ図、第９ｂ図の期間６０３で表わされたＣＯＮＴＲＯＬ期間の直後の終了時で、第６図のカウンタ６６は増加される。その結果、第６図の語信号ＣＦＲＬ（４：０）の更新された増加された値に従って第２Ａ図、第２Ｂ図および第２Ｃ図の対応するキャパシタ対ＣＡ（４ｊ＋ｉ）およびＣＢ（４ｊ＋ｉ）がスイッチインされることになる。信号ＣＦＲＬ（４：０）の更新された値は、第６図の信号ＮＥＲＲの符号ビットＳＩＧＮに従って増加または減少される。付加キャパシタ対が正帰還路中に結合されることにより、信号Ｃｌｋの周波数は低下する、これに対して信号Ｃｌｋの周波数が所望の周波数以下であれば、第２Ｂ図あるいは第２Ｃ図の１対のキャパシタＣＡ（４ｊ＋ｉ）およびＣＢ（４ｊ＋ｉ）はスイッチアウト、すなわち正帰還路から切り離される。キャパシタの切換えは第９ａ図、第９ｂ図の期間６０３で表わされた期間ＣＯＮＴＲＯＬの直後で生じ、第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３の周波数を高くする。
第６図のサーモミタデコーダ６４は、前述のように、カウンタ６６の状態の変化によって１対の切り換えられたキャパシタのみが対応する１対の正帰還路にそれぞれスイッチインされるか、あるいは対応する１対の正帰還路からスイッチアウトされ、他のキャパシタ対は全く影響されないような態様で動作する。従って、第２Ｃ図の信号Ｃｌｋの周波数の変化、すなわち周波数の上昇、低下は単調で、素子の公差による影響を受けない。従って、全周波数範囲にわたって、信号Ｃｌｋの周波数は第６図の語信号ＣＦＲＬ（４：０）の値に比例する。
説明の目的で、第９ａ図、第９ｂ図の期間６０１として示されている所定のＣＯＮＴＲＯＬ期間の終了前は、第６図の信号ＣＦＲＬ（４：０）の値は２３に等しいと仮定する。（４ｊ＋ｉ）＝２３であるから、値２３は、ｊ＝５、ｉ＝３に相当する。前述のように、ｉは値０乃至３のみから選択され、ｊは値０乃至７のみから選択される。
さらに信号ＮＥＲＲの符号ビットＳＩＧＮが、期間６０１の終了時に第６図のカウンタ６６をカウントアップさせるようなものであると仮定する。第９ａ図および第９ｂ図の期間６０２として示されている続いて生ずるＭＥＡＳＵＲＥＭＥＮＴ期間中は、第６図の信号ＣＦＲＬ（４：０）は、（４ｊ＋ｉ）＝２４であることから、ｊ＝６、ｉ＝０に対応する２４に等しい増加値を有している。第２図の列ＳＷＡ（０）およびＳＷＢ（０）中のキャパシタＣＡ（２４）およびＣＢ（２４）のみが、第９ａ図、第９ｂ図の期間６０１の終了時にそれぞれスイッチインされ、ＲＣＶＣＯ５３の対応する正帰還路対に結合される。第９ａ図および第９ｂ図の期間６０１の終了前に、対応する正帰還路に既に結合されている切り換えられたキャパシタは、第８図の信号ＣＦＲＬ（４：０）の値の増加によって影響されない。このようにして、第２Ｂ図および第２Ｃ図のキャパシタＣＡ（４ｊ＋ｉ）およびＣＢ（４ｊ＋ｉ）は順次に、すなわち単調な態様でスイッチインあるいはスイッチアウトされる。
第９ｂ図の各ＣＯＮＴＲＯＬ期間において、第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３の周波数の変化は、ＲＣＶＣＯ５３の全動作周波数の範囲の約４％である。従って、ＲＣＶＣＯ５３の全周波数範囲は３２のキャパシタ切換えステップあるいはそれ以下のステップでシーケンスされる。
第７Ａ図の信号ＮＥＲＲの符号ビットＳＩＧＮは、遅延、非遅延の両方とも排他的オアゲート６９の１対の入力端子に供給される。遅延された符号ビットはラッチ６８で生成される。ゲート６９はＪ−Ｋフリップフロップ６３の“Ｋ”入力端子に供給される出力信号６９ａを発生する。
本発明の特徴を実施するに当たって、切り換えキャパシタＣＡ（４ｊ＋ｉ）とＣＢ（４ｊ＋ｉ）は、負帰還ループのステップで正帰還路にスイッチインされ、または正帰還路からスイッチアウトされる。信号ＮＥＲＲの符号ビットＳＩＧＮによって決定される信号ＣｌｋＤｉｖの期間の測定された長さと期待された長さとの間の差が符合を変化させると、信号ＣＦＲの発生がディスエーブルされ、粗周波数誤差補正モードの動作が終了する。信号ＮＥＲＲの符合の変化は全周波数範囲の４％より小さいか４％に等しい周波数誤差が達成されたことを表わしている。その後は第６図のカウンタ６６は状態を変化するのを停止し、信号ＣＦＲＬ（４：０）およびＣＦ（４ｊ＋ｉ）の最後の状態が不変のまま維持される。
第７Ｂ図の信号ＮＥＲＲは減算器７０の第１入力Ａに供給される。ラッチ７１によって信号ＣｌｋＤｉｖの１周期だけ遅延された信号ＮＥＲＲは減算器７０の第２入力に供給される。減算器７０の入力信号間の差の絶対値は絶対値生成段７２で得られ、この絶対値は比較器７３においてデジタル語信号ＴＨＲＥＳＨＯＬＤ＿２中に含まれる値と比較される。
信号ＣｌｋＤｉｖの周期長の誤差が、信号ＣｌｋＤｉｖの所定の周期Ｈから直後の周期までに、該クロック信号ＣｌｋＤｉｖの期待された周期長の２％以下だけ変化すると仮定する。２％の閾値は信号ＴＨＲＥＳＨＯＬＤ＿２中に含まれている。従って、信号ＣＯＮＳＩＳＴＥＮＣＹが比較器７３の出力信号７３ａに発生する。これによって、信号ＮＥＲＲの大きさが信号ＣｌｋＤｉｖの１クロック周期Ｈから直後の周期にまで第６図の信号ＮＳＥＴの値の僅か２％だけ変化すると、信号ＣＯＮＳＩＳＴＥＮＣＹが発生する。それにより第７Ｂ図の信号ＣＯＮＳＩＳＴＥＮＣＹは、安定したノイズのない同期信号ＨＳｒｅｆと誤差信号Ｎｅｒｒの存在を表わすことになる。
第７Ａ図の誤差信号｜Ｎｅｒｒ｜は比較器６０で２に等しい一定値と比較される。信号ＨＳｒｅｆの周期長に対する信号ＣｌｋＤｉｖの周期長の誤差あるいは差が信号Ｃｌｋの２クロック周期よりも小さいときは比較器６０は信号６０ａを発生する。
次のすべての事象が生ずると仮定する。すなわち、第７Ａ図の信号ＣＯＮＳＩＳＴＥＮＣＹが生成され、信号｜Ｎｅｒｒ｜の大きさが第７Ａ図の信号６０ａで規定されるように、２以上であるが信号Ｎｓｅｔの値の８％より小さく、信号ＣＦＲは発生されないとする。そうするとアンドゲート７４は信号ＦＦＲを発生する。信号ＦＦＲは周波数誤差の微補正すなわち周波数誤差を徐々に補正する動作モードを開始させ且つ確立する。このとき、第２Ａ図、第２Ｂ図、第２Ｃ図における切換えキャパシタの結合、切り離しの状態に影響を与えない。第５図のフローチャートのフローチャートパス２０２、２０３、２０４および２０５は第７Ａ図の信号ＦＦＲの発生の条件を表わしている。一方、信号ＣＯＮＳＩＳＴＥＮＣＹが発生されないと、第１図のＲＣＶＣＯ５３は影響されず、第５図のフローチャートのフローチャートパス１９７、２０４および２０９に示されているように前述の遊び（ＩＤＬＥ）モードの動作が得られる。
周波数誤差微補正モードでは、第７Ａ図の信号ＦＦＲは第１０図のチャージポンプ段５４の動作を制御してアナログ信号ＶＣＯＣＶを変化させる。信号ＶＣＯＣＶの変化により第１図のＲＣＶＣＯ５３の周波数を徐々に変化させ、粗周波数誤差補正モードとは異なり切換えキャパシタの切換えステップが生ずることはない。
第６図の信号ＮＥＲＲは語リミタ７５を経てパルス発生器７６に供給される。リミタ７５は、信号ＮＥＲＲの最下位の８ビットから８ビットの２の補数語信号７５ａを発生する。信号ＮＥＲＲは１３ビット語の信号である。信号ＮＥＲＲの大きさが８ビット語信号７５ａによって表わすことができる大きさよりも大であると、信号７５ａは、８ビットの２の補数語の正あるいは負の上限に等しい値に設定される。語信号７５ａはパルス発生器７６の２進カウンタ（図示されていない）に記憶される。パルス発生器７６は、信号ＮＥＲＲの符号ビットＳＩＧＮに従って信号ＦＦＲ＿ＵＰのパルスあるいは信号ＦＦＲ＿ＤＮのパルスを発生する。
出力信号ＦＦＲ＿ＵＰの所定のパルスは誤差信号ＮＥＲＲの大きさに比例したパルス幅をもっており、この出力信号ＦＦＲ＿ＵＰは信号ＮＥＲＲの値が負の値のときに発生される。信号ＦＦＥ＿ＵＰは信号Ｃｌｋの周波数が所望の値以下のときに発生する。同様に、信号ＦＦＲ＿ＤＮの所定のパルスは信号ＮＥＲＲの大きさに比例したパルス幅をもっており、信号Ｃｌｋの周波数が所望の値より大であるときに発生する。
信号ＦＦＲの制御の下で第１０図の信号ＦＦＲ＿ＵＰおあるいはＦＦＲ＿ＤＮが選択され、１対の２入力マルチプレクサ５４ａおよび５４ｂの対応する一方、１対のゲート５４ｃおよび５４ｄの対応する一方を経て、１対のスイッチＳＷ３およびＳＷ４の対応する一方の１対の制御端子５４ｃａ、５４ｃｂの対応する一方に結合される。信号ＦＦＥ＿ＵＰのパルスが発生されると、スイッチＳＷ３は正パルス電流Ｉ３を端子５４ｆに供給する。同様に、信号ＦＦＲ＿ＤＮのパルスが発生されると、スイッチＳＷ４は負パルス電流Ｉ４を端子５４ｆに供給する。
集積回路技術を使用して構成されるキャパシタＣｉｎｔがスイッチＳＷ１を経て個別のキャパシタＣｅｘｔと並列に接続される。これは微周波数誤差補正モードで端子５４ｆに結合されるスイッチＳＷ１のセレクタを設けることによって行われる。スイッチＳＷ１の制御は第１０図のテーブルによって示されている。その結果、キャパシタＣｅｘｔとＣｉｎｔは、信号ＦＦＲ＿ＵＰが発生されると、この信号ＦＦＲ＿ＵＰのパルス幅に比例する量だけ並列的に充電される。同様にして信号ＦＦＲ＿ＤＮが発生されると、キャパシタＣｅｘｔおよびＣｉｎｔは放電される。信号ＶＣＯＣＶはキャパシタＣｅｘｔ中で生成され、第２Ａ図のＲＣＶＣＯ５３に供給される。
粗周波数誤差補正モードと同様に、また同様な理由で、第９ｂ図の信号ＨＳｒｅｆの交互の周期Ｈの期間中に発生するＭＥＡＳＵＲＥＭＥＮＴの期間中は、周波数誤差の測定と同時に信号Ｃｌｋの周波数が変化することはない。信号ＮＥＲＲに従って第１０図のキャパシタＣｉｎｔおよびＣｅｘｔの充電／放電は、第９ｂ図の信号ＨＳｒｅｆの他の交互の周期のＣＯＮＴＲＯＬ期間中のみイネーブルされる。微周波数誤差補正モードの動作期間中は、信号ＣｌｋＤｉｖの周期長と信号ＨＳｒｅｆの周期長との間の差は、信号Ｃｌｋの２周期長すなわち信号ＨＳｒｅｆの周期Ｈの約０．２％以内になる。
微周波数誤差補正モードにおける信号ＶＣＯＣＶによって生成される補正範囲は第２Ａ図〜第２Ｃ図のＲＣＶＣＯ５３の全周波数範囲の約±８％である。従って、信号ＶＣＯＣＶは、粗周波数誤差補正モードで生ずる信号ＣＦ（４ｊ＋ｉ）の所定の切換えステップに関連する各周波数範囲とオーバーラップする充分な大きさをもっている、という利点がある。これは、前に説明したように、粗周波数誤差補正モードで所定の切換えステップに関連する周波数範囲がＲＣＶＣＯ５３の全周波数範囲の約４％に等しいことによる。それでも信号ＶＣＯＣＶの補正範囲はノイズに対する感度が減少されるのに充分な程度に小さいという効果がある。
前に説明したように、第７Ｂ図の信号ＣＯＮＳＩＳＴＥＮＣＹが発生されないと、遊び動作モードが生ずる。例えば、第１図の信号ＨＳｒｅｆがノイズにより汚染されているとき遊び動作モードが生ずる。遊び動作モードでは、第１０図のスイッチＳＷ１はキャパシタＣｅｘｔを端子５４ｆから切り離す。従って、第１０図のキャパシタＣｅｘｔは充電も放電もされず、信号ＶＣＯＣＶは比較的一定に維持される。遊び動作モードでは、信号ＶＣＯＣＶは利得１の増幅器とスイッチＳＷ２を介してキャパシタＣｉｎｔに結合され、該キャパシタＣｉｎｔの端子５４ｆのキャパシタ電圧は信号ＶＣＯＣＶの電圧に追従する。スイッチＳＷ２の制御は第１０図のテーブルに示されている。
第１図の信号ＨＳｒｅｆの遮断期間の後、第７Ｂ図の信号ＣＯＮＳＩＳＴＥＮＣＹが再び発生されるように正規動作信号ＨＳｒｅｆが回復されると仮定する。遊びモードの動作であるから、第１０図の信号ＶＣＯＣＶは乱されず、信号ＨＳｒｅｆ遮断期間の終了後の定常状態の位相ロック動作に対する必要なレベルにほゞ等しいレベルに既に維持されている可能性が大である。従って、第１図のＰＬＬ１００の過渡状態の期間が短縮されるという効果が得られる。
第１１図は位相誤差補正動作モードで使用される第１図の位相検出器をさらに詳細に示す図である。第１２Ａ図〜第１２Ｇ図は対応する波形を示す。第１図、第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図、第８図、第９ａ図〜第９ｃ図、第１０図、第１１図、第１２Ａ図〜第１２Ｇ図で、同じ記号、同じ番号は同じ構成素子、同じ機能を示すものとする。第１１図の検出器５１は信号ＨＳｒｅｆでクロックされ、信号ＣｌｋＤｉｖでリッセトされるＤ形フリップフロップ５１ｃを含んでいる。第１２Ｂ図の信号ＣｌｋＤｉｖの波頭端が第１２Ａ図の信号ＨＳｒｅｆの波頭端に対して遅れていると、フリップフロップ５１ｃは第１２Ｃ図に示す所定のパルス信号ＦＰＨ＿ＵＰを発生する。第１１図のＤ形フリップフロップ５１ｄは信号ＣｌｋＤｉｖによってクロックされ、ワンショットマルチバイブレータ５１ｆを経て供給される信号ＨＳｒｅｆによってリセットされる。第１２Ｅ図の信号ＣｌｋＤｉｖの波頭端が第１２Ａ図の信号ＨＳｒｅｆの波頭端に対して進んでいると、フリップフロップ５１ｄは第１２Ｇ図に所定のパルス信号ＦＰＨ＿ＤＮを発生する。各パルス信号ＦＰＨ＿ＵＰおよびＦＰＨ＿ＤＮのパルス幅は位相差に比例している。所定の期間Ｈに１個のパルス信号ＦＰＨ＿ＵＰ、ＦＰＨ＿ＤＮのみが発生する。
第７Ｂ図のパルス信号ＦＰＨ＿ＵＰあるいはＦＰＨ＿ＤＮはオアゲート８０を経て３ビット２進カウンタ８１に供給される。いずれかのパルスのパルス幅が、比例的小さい位相誤差を表わす信号Ｃｌｋの２クロック期間より短いときは、出力信号８１ａはＦＡＬＳＥレベルにある。信号８１ａはインバータ８２を経てアンドゲート８３の入力Ｂに供給される。周波数誤差を表わす信号６０ａはゲート８３の第２の入力Ａに供給される。信号６０ａは、誤差信号｜Ｎｅｒｒ｜が信号Ｃｌｋの２クロック期間を表わす２より小さいときに発生される。
例えば、微周波数誤差補正動作モードに続いて、ＦＡＬＳＥレベルにある信号８１ａによって表わされるように位相誤差が小さく、また信号６０ａの発生によって表わされるように周波数誤差が小さいときは、ゲート８３は信号ＦＰＨを発生する。そのため。微位相誤差補正モードが生ずる。第５図のフローチャート中のフローチャートパス２０２、２０６、２０７および２０８は微位相誤差補正モードから得られる過程を示している。
微位相誤差補正モードでは、微および粗周波数誤差補正モードの場合とは違って、第９ｂ図の信号ＨＳｒｅｆの各周期Ｈにおいて位相誤差が測定され且つ補正される。微位相誤差補正モードでは、位相誤差に比例する第１０図のアナログ信号ＶＣＯＣＶが位相ロック状態を確保して維持する。第１３Ａ図〜第１３Ｄ図は微位相誤差補正モードにおける動作を説明するのに有効な波形を示す。第１図、第２Ａ図〜第２Ｃ図、第３図〜第６図、第７Ａ図、第７Ｂ図、第８図、第９ａ図〜第９ｃ図、第１０図、第１１図、第１２Ａ図〜第１２Ｇ図、第１３Ａ図〜第１３Ｄ図において、同じ記号、同じ番号は同じ構成素子、同じ機能を表わす。
第７Ｂ図の信号ＦＰＨが発生されると、第１０図の信号ＦＰＨ＿ＵＰ、ＦＰＨ＿ＤＮが、交互にマルチプレクサ５４ａおよび５４ｂ、ゲート５４ｃおよび５４ｄを経てスイッチＳＷ３およびＳＷ４の端子５４ｃａ、５４ｃｂにそれぞれ供給される。第１３Ｂ図の信号ＣｌｋＤｉｖの各期間中に生ずる次の３つの動作シーケンスにおいて、信号ＦＰＨ＿ＵＰとＦＰＨ＿ＤＮがキャパシタＣｉｎｔとＣｅｘｔに交互に供給される。
上記の３つの動作シーケンスの第１の動作においては、第１０図のスイッチＳＷ１はＨＯＬＤ位置にある。もし信号ＦＰＨ＿ＵＰのパルスが発生されると、スイッチＳＷ３は正パルス電流Ｉ３を端子５４ｆに供給する。同様に、信号ＦＰＨ＿ＤＮのパルスが発生されると、スイッチＳＷ４は負パルス電流Ｉ４を端子５４ｆに供給する。信号ＦＰＨ＿ＵＰが生成されるとキャパシタＣｉｎｔはそのパルス幅に比例する量だけ充電され、信号ＦＰＨ＿ＤＮが生成されると上記キャパシタＣｉｎｔは放電される。これによって、キャパシタＣｉｎｔと電流Ｉ３、Ｉ４は積分器としてあるいはローパスフイルタとして動作し、キャパシタＣｉｎｔ中に位相誤差に比例する電圧を発生させる。
シーケンスの第２の動作では、第６図のパルス発生器は、第１３Ｂ図の信号ＣｌｋＤｉｖの波尾端に後続して第６図および第１３Ｃ図のパルス信号ＣＨＫを発生する。第６図のパルス信号ＣＨＫは、図示されていない態様で第１０図のスイッチＳＷ２を開き、スイッチＳＷ１によってキャパシタＣｅｘｔを端子５４ｆに結合するようにする。これによってキャパシタＣｉｎｔとＣｅｘｔとが並列に接続される。従って、キャパシタＣｅｘｔの電荷はキャパシタＣｉｎｔの電荷に従って変化し、測定された位相誤差によって決定される。このようにして、キャパシタＣｅｘｔとＣｉｎｔとの間で電荷の転送が行われる。
シーケンスの第３の動作では、第６図の発生器８５は、第１３Ｃ図のパルス信号ＣＨＫに後続して第６図および第１３Ｄ図のパルス信号ＩＮＩＴを発生する。パルスＩＮＩＴは、図示されていない態様で、第１０図のスイッチＳＷ１をＨＯＬＤの位置に接続し、スイッチＳＷ２を閉じるようにする。このようにして、次の３つの動作シーケンスの第１の動作に対する準備として、大きなキャパシタＣｅｘｔにおけると同じようにキャパシタＣｉｎｔ中に初期状態電圧が維持される。次の３つの動作シーケンスは信号ＣｌｋＤｉｖの次の周期で生ずる。微位相誤差補正モードでは、信号ＣｌｋＤｉｖは例えば２ｎＳ（ナノ秒）以下のジッタを受けるにすぎないという効果がある。
本発明の他の特徴として、第１図の微周波数／位相制御信号ＶＣＯＣＶは比較器９１にも供給される。信号ＶＣＯＣＶの大きさが予め設定された電圧範囲外にあれば、比較器９１は信号ＯＵＴ＿ＯＦ＿ＲＡＮＧＥを発生する。信号ＯＵＴ＿ＯＦ＿ＲＡＮＧＥは、信号ＶＣＯＣＶがＲＣＶＣＯ５３の線形制御動作範囲外の大きさに到達した状態を表わしている。信号ＯＵＴ＿ＯＦ＿ＲＡＮＧＥが発生されると、ＰＬＬ１００は前に説明したような粗周波数制御モードで動作を開始する。第５図のフローチャート中のフローチャートパス２１４および２１５はこのような状態を示している。
位相誤差が大きいと、第１２Ａ図の信号ＨＳｒｅｆの波頭端と第１２Ｂ図または第１２Ｃ図信号ＣｌｋＤｉｖの波頭端との間に第７Ｂ図の信号Ｃｌｋの２クロック周期に等しいか、これよりも大きい時間差が生じ、信号８１ａが発生される。信号８１ａはフリップフロップ８４をセット状態にし、該フリップフロップ８４は出力信号ＰＥ＿ＬＡＴを発生する。信号ＰＥ＿ＬＡＴは第１１図のオアゲート５１ａおよび５１ｂを経て位相検出器５１のフリップフロップ５１ｃおよび５１ｄに供給され、そのとき発生している信号ＦＰＨ＿ＵＰあるいはＦＰＨ＿ＤＮのパルスを終了させる、すなわち上記パルスの波尾端を生じさせる。従って、微位相誤差補正モードでは、検出器５１が第１０図の段５４を制御するとき、第１１図の検出器５１が信号Ｃｌｋの周波数／位相を信号ＣｌｋＤｉｖの各周期中に過大に変化させるのを防止することができるという効果がある。
大きな位相誤差を表わすＴＲＵＥレベルにある第７Ｂ図の信号８１ａはアンドゲート９０の入力Ｃに供給される。前に説明したように、第９Ｂ図の信号ＨＳｒｅｆの１周期Ｈから後続する直後の１周期までの一貫した周波数誤差を表わす信号ＣＯＮＳＩＳＴＥＮＣＹは第７Ｂ図のアンドゲート９０の第２の入力Ａに供給される。誤差信号｜Ｎｅｒｒ｜の値が２以下のときの小さな周波数誤差を表わす信号６０ａはアンドゲート９０の第３の入力Ｂに供給される。３個の信号８１ａ、６０ａおよびＣＯＮＳＩＳＴＥＮＣＹがすべて発生されると、アンドゲート９０は信号ＣＰＨ＿ＲＳＴを発生する。信号ＣＰＨ＿ＲＳＴはＤ形フリップフロップ１９１のクロック入力に供給される。フリップフロップ１９１の出力信号ＱはＤ形フリップフロップ９２の入力Ｄに結合されており、該Ｄ形フリップフロップ９２は、信号ＨＳｒｅｆの波頭端が信号ＣＰＨ＿ＲＳＴの発生に後続して生ずると、パルス信号ＲＳＴを発生する。
信号ＲＳＴは第１図の÷Ｎカウンタ５２に供給され、該カウンタ５２のフリップフロップ（図示せず）を、信号ＨＳｒｅｆとＣｌｋＤｉｖとの間の瞬時位相ロックを与えるような態様でプリセットする。従って、信号ＲＳＴは粗位相誤差補正動作モードを設定する。第５図のフローチャート中のフローチャートパス２１０、２１１および２１２は粗位相誤差補正モードが得られる経過を示している。この動作モードは、例えば、ビデオテープレコーダ中で生成される第１図の信号ＨＳｒｅｆの位相が、再生モードの垂直リトレース期間中に急激に変化したときに生ずる。粗位相誤差補正モードは、信号ＶＣＯＣＶの信号路を側路するような態様で第１図のＲＣＶＣＯ５３と位相検出器５１との間の信号路を経て達成される。急速位相誤差補正すなわち粗位相誤差補正の結果として信号ＣｌｋＤｉｖの位相は信号Ｃｌｋの位相に大きな影響を与えることなく信号ＨＳｒｅｆの位相と揃えられる。このようにしてＲＣＶＣＯ５３の過渡的な擾乱は除去あるいは大幅に減少されるという効果がある。
大きな位相誤差を表わす第７Ｂ図の信号８１ａが発生され、安定した同期信号ＨＳｒｅｆを表わす信号ＣＯＮＳＩＳＴＥＮＣＹが発生されないと、信号ＲＳＴは発生されず、遊び動作モードが生ずる。第５図のフローチャート中のフローチャートパス２１３はこの遊びモードが得られる過程を示している。第７Ｂ図の信号ＣＯＮＳＩＳＴＥＮＣＹが発生されないときに、遊びモードで動作させ且つ粗位相誤差補正を阻止することにより、第１図のＰＬＬ１００中の擾乱あるいは過渡状態が減少するという効果が得られる。このような擾乱は、例えば、信号ＨＳｒｅｆの遮断期間が短いときに減少する。

Claims (3)

1. 増幅器と、
   上記増幅器の出力と入力との間に形成された正帰還路中に選択的に結合される複数の切換えリアクティブ素子であって、この切換えリアクティブ素子の選択に従って対応する周波数範囲の部分から選択された周波数を有する発振信号を発生させる上記複数のリアクティブ素子と、
   上記発振信号に応答して該発振信号と入力信号との間の周波数誤差を測定し、上記周波数誤差が第１の値を超過すると上記切換えリアクティブ素子の選択を粗い周波数誤差補正動作モードでステップ的に変化させて、上記周波数誤差を連続的切換えステップで順次に減少させるように、上記周波数誤差に従って上記切換えリアクティブ素子を選択するために上記切換えリアクティブ素子に関連する切換え装置に供給される第１の切換え制御信号を発生する第１の手段と、
   上記発振信号と上記入力信号とに応答して、上記周波数誤差が上記第１の値を超過しないときは上記切換えリアクティブ素子の選択を変更することなく、細かい誤差補正動作モードで上記周波数誤差を補正するように、上記対応する周波数範囲内で上記発振信号の周波数を変化させるために、上記増幅器の制御入力に供給される第２の制御信号を発生する第２の手段と、
   からなる、上記入力信号にロックされた発振信号を発生する装置。
2. 第１の増幅器と、
   上記第１の増幅器の出力と入力との間に形成された第１の正帰還路に選択的に結合される第１の切換えリアクティブ素子と、
   第２の増幅器と、
   上記第２の増幅器の出力と入力との間に形成された第２の正帰還路中に選択的に結合されて、上記第１および第２の正帰還路中に１対の差動的対称信号をそれぞれ発生させる第２の切換えリアクティブ素子と、
   上記１対の差動的対称信号を組み合わせて発振信号を発生させる手段と、
   上記切換えリアクティブ素子に結合されていて、上記第１の切換えリアクティブ素子の選択が上記第１の正帰還路中で変化すると、上記１対の信号を差動的対称に維持するような態様で上記第２のリアクティブ素子の選択が上記第２の正帰還路でも変化するように、周波数補正動作モードで上記同期信号の周波数に対する上記発振信号の周波数誤差を減少させるような方向に、上記切換えリアクティブ素子の選択を所定の切換えステップで変化させる手段と、
   からなる同期信号にロックされた発振器。
3. 制御可能な利得を有し、逆移相にある第１および第２の信号の一部分を発生する増幅器と、
   上記第１の信号に応答する第１のＲ−Ｃ回路網であって、その出力において、上記第１の信号に対し移相される第３の信号を発生し、スイッチ制御信号に従って上記第１のＲ−Ｃ回路網の位相制御素子の選択を変更する第１のスイッチング装置に結合されている上記第１のＲ−Ｃ回路網と、
   上記第２の信号に応答して、上記第２の信号に対し位相される第４の信号を発生する第２のＲ−Ｃ回路網であって、上記第３および第４の信号は上記増幅器に正帰還態様で結合されて、上記第３および第４の各信号に対する上記第１の信号の位相は上記増幅器の上記利得に従って制御される上記第２のＲ−Ｃ回路網と、
   基準信号に応答して、上記増幅器に結合される利得制御信号を発生し、上記基準信号のサイクルに従って上記増幅器の上記利得を制御するための制御手段と、から成るＲ−Ｃ発振器。

Images