JPH0850574A - クロック発生器を含むマイクロプロセッサおよび遅延チェーンをテストするための方法 - Google Patents

クロック発生器を含むマイクロプロセッサおよび遅延チェーンをテストするための方法

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JPH0850574A
JPH0850574A JP7049736A JP4973695A JPH0850574A JP H0850574 A JPH0850574 A JP H0850574A JP 7049736 A JP7049736 A JP 7049736A JP 4973695 A JP4973695 A JP 4973695A JP H0850574 A JPH0850574 A JP H0850574A
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Brian D Mcminn
ブライアン・ディー・マクミン
Stephen C Horne
スティーブン・シー・ホーン
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Abstract

(57)【要約】 【目的】 可変制御遅延要素が含まれるテスト構成およ
び方法を提供する。 【構成】 通常動作の間、複数の可変遅延ユニット（１
０６Ａ〜Ｄ）が電気的に直列に結合されるように、遅延
チェーン（１０４）内に介挿されたマルチプレクサ（２
０２Ａ〜Ｄ）が構成される。考えられる欠陥のために可
変遅延ユニット（１０６Ａ〜Ｄ）がテストされるテスト
動作を開始すべく外部コマンド信号がマイクロプロセッ
サに与えられ得る。テスト動作の間、４つの遅延ユニッ
トが電気的に互いに分離されるように制御ユニットはマ
ルチプレクサ（２０２Ａ〜Ｄ）を選択する。共通テスト
信号が２つ以上の可変遅延ユニットを介して同時に駆動
され、各可変遅延ユニットの出力に結合された比較回路
により、共通パルス信号の遷移が各可変遅延ユニットを
介して本質的に同じ時間に伝搬したかどうかが判断され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、マイクロプロセッシングユ
ニット内で使用されるクロック発生器回路に関し、より
特定的には、マイクロプロセッサクロック発生器内に組
込まれる遅延チェーンのテストに関する。この発明はま
た制御可能な遅延特性を有する電気的遅延回路のテスト
に関する。
【０００２】
【関連技術の説明】内部クロック信号を合成するために
ほとんどのマイクロプロセッサはオンチップクロック発
生器回路を含む。重要な要件の１つは、内部クロック信
号が非常に安定した周波数およびデューティサイクル特
性を伴うことである。これは、１つの例示のマイクロプ
ロセッサクロック発生器内では、タイミング基準信号が
引出される遅延チェーンを形成するように、直列に結合
された複数の同じ可変遅延素子を使用することによって
達成される。タイミング基準信号は、生成されたクロッ
ク信号の遷移をトリガするために使用される。そのよう
なクロック発生器内では所望の５０パーセントのデュー
ティサイクルを達成するためには可変遅延素子の相対的
遅延が本質的に同じであることが重要である。したがっ
て、可変遅延素子が実際本質的に同じ遅延を有するかど
うかを判定するためにそれらをテストすることが望まし
い。
【０００３】単一の集積回路チップ上に実質的に同じ遅
延素子を製作することは比較的簡単であるが、処理のば
らつきによるバッチ間のばらつきのために、ある制御入
力値が常に同じ固定時間遅延を生成するような遅延素子
を製作することは非常に難しくなる。幸いにも、上述の
クロック信号発生器に関しては、ある特定のクロック発
生器内の可変遅延素子の相対的遅延が本質的に同じであ
ることが必要なだけである。実際の遅延値は重要ではな
い。これに鑑み、この類の遅延素子を単なる既知の基準
遅延との比較によってテストすることは可能ではない
が、または費用的に効率がよくない。
【０００４】クロック発生器回路内の遅延素子のテスト
に関してさらに考慮されるのは起こり得る欠陥のタイプ
である。集積回路製造テストにおいては、遅延素子の基
本的な設計は良好であり製造欠陥によってもたらされた
故障のみが残っていると仮定する。製造欠陥により、必
ずしも遅延素子が完全に故障するわけではなく、むしろ
わずかにまたは大きく遅延素子の時間遅延と制御入力と
の間の関係に影響を及ぼし得る。遅延素子の完全な故障
はたやすく検出されるが、遅延素子のわずかな製造欠陥
を検出するのは非常に難しい。
【０００５】したがって、個々の遅延素子の費用のかか
る較正の必要なしにマイクロプロセッサクロック発生器
内に含まれる可変制御遅延素子が容易にわずかな欠陥に
対してテストされ得るテスト構成および構成が望まし
い。
【０００６】
【発明の概要】この発明に従ったマイクロプロセッサク
ロック発生器内の遅延チェーンをテストするための構成
および方法によって、上で略述された問題は大部分解決
される。一実施例では、遅延チェーン内の複数の可変遅
延ユニットが互いに比較されることを可能にするテスト
構成が提供される。遅延チェーンは、マイクロプロセッ
サの内部クロック信号を生成するクロック発生器回路内
で使用される。通常動作の間には、遅延チェーン内に介
挿される１組のマイクロプロセッサが、複数の可変遅延
ユニットが電気的に互いに直列に結合されるように構成
される。結果として、連続的に各可変遅延ユニットを介
して遅延チェーンの出力ラインに伝搬するように、パル
ス信号が遅延チェーンの入力ラインに与えられ得る。各
可変遅延ユニットは同一の遅延を伴うので、正確に制御
されたデューティサイクルを有するクロック信号を生成
するように各可変遅延ユニット内のタップ点が利用され
得る。
【０００７】考えられる欠陥に対して可変遅延ユニット
がテストされるテスト動作を開始するために、外部コマ
ンド信号がマイクロプロセッサに与えられ得る。テスト
動作の間には、複数の遅延ユニットが電気的に互いに分
離されるように、制御ユニットはマルチプレクサを選択
する。共通テスト信号が２つ以上の可変遅延ユニットを
介して同時に駆動され、各可変遅延ユニットの出力に結
合された比較回路により、共通パルス信号の遷移が各可
変遅延ユニットを介して本質的に同じ時間に伝搬したか
どうかが判定される。もし製造欠陥がなければ、可変遅
延ユニットの４つの出力は実質的に互いに区別不可能な
はずである。比較動作の結果は、マイクロプロセッサの
外部ピン上に駆動され得るし、またはマイクロプロセッ
サ内で内部処理され得る。可変遅延ユニットの全動作範
囲で同様のテストが行なわれ得る。このテスト構成およ
び方法により有利に、個々の遅延素子のコストのかかる
較正の必要性なくさらには各遅延素子の実際の遅延をテ
ストする必要性なく、マイクロプロセッサクロック発生
器回路の遅延チェーンがテストできるようにされる。
【０００８】概して、この発明は、入力ライン、出力ラ
イン、関連の電気的遅延を制御するための制御ラインを
各々が含む複数の可変遅延ユニットと、複数の可変遅延
ユニット間に介挿された切換ユニットとを含む可変制御
遅延回路を考慮する。切換ユニットは第１の動作モード
の間には複数の可変遅延ユニットを直列に電気的に結合
することができ、さらに複数の可変遅延ユニットを電気
的に切り離すことができ、テスト信号が複数の可変遅延
ユニットの各々の入力ラインに同時に与えられ得るよう
にする。遅延回路はさらに少なくとも１対の可変遅延ユ
ニットの出力ラインに結合された比較ユニットを含み、
比較ユニットは、対の可変遅延ユニットの入力ラインに
同時に与えられたテスト信号の遷移が相対的にある時間
範囲内で次の可変遅延ユニットの出力ラインに対して伝
搬したかどうかを判定することができる。
【０００９】この発明は電気的に直列に互いに結合され
得る複数の可変遅延ユニットを含む遅延チェーンをテス
トするための方法をさらに考慮する。この方法は、第１
の可変遅延ユニットの出力ラインを第２の可変遅延ユニ
ットの入力ラインから電気的に切り離すステップと、テ
スト信号を同時に第１の可変遅延ユニットと第２の可変
遅延ユニットとに与えるステップと、信号遷移がテスト
信号に生じるようにさせるステップとを含む。この方法
はさらに、第１の可変遅延ユニットの出力ラインを監視
しながら第２の可変遅延ユニットの出力ラインを監視す
るステップと、第１の可変遅延ユニットの出力ラインで
の対応の遷移が、第２の可変遅延ユニットでの出力ライ
ンの対応の遷移が生じるときに対するある時間範囲内で
生ずるかどうかを判断するステップとを含む。
【００１０】広くいえば、この発明は、複数の可変遅延
ユニットおよび複数の可変遅延ユニットの間に介挿され
た切換ユニットを含むクロック発生器を含むマイクロプ
ロセッサを考慮する。切換ユニットは、第１の動作モー
ドの間には電気的に直列に複数の可変遅延ユニットを切
り離すことができ、切換ユニットはさらに電気的に複数
の可変遅延ユニットのことができ、テスト信号が各複数
の可変遅延ユニットの入力ラインに同時に与えられ得る
ようにする。マイクロプロセッサはさらに、少なくとも
１対の可変遅延ユニットの出力ラインに結合された比較
ユニットを含み、比較ユニットは、対の可変遅延ユニッ
トの入力ラインに同時に与えられたテスト信号の遷移が
ある相対的な時間範囲内で対の可変遅延ユニットの出力
ラインに伝搬したかどうかを判定することができる。最
後にマイクロプロセッサは、切換ユニットに結合されか
つテスト信号の遷移を生成することができるパルス発生
器と、切換ユニットに結合されかつクロック発生器のテ
ストを開始するようにコマンド信号を受取ることができ
切換ユニットの切換状態を制御することができる制御ユ
ニットとを含む。
【００１１】この発明はさらに、電気的に互いに直列に
結合され得る複数の可変遅延ユニットを含むマイクロプ
ロセッサのクロック発生器内の遅延チェーンをテストす
るための方法を考慮する。この方法は、テストコマンド
信号をマイクロプロセッサの制御ユニットに与えるステ
ップと、テストコマンド信号に応答して、第１の可変遅
延ユニットの出力ラインを第２の可変遅延ユニットの入
力ラインから電気的に切り離すステップと、テスト信号
を同時に第１の可変遅延ユニットと第２の可変遅延ユニ
ットとに与えるステップとを含む。この方法は、さら
に、信号遷移がテスト信号で起こるようにするステップ
と、第１の可変遅延ユニットの出力ラインを監視しなが
ら第２の可変遅延ユニットの出力ラインを監視するステ
ップと、第１の可変遅延ユニットの出力ラインの対応の
遷移が、第２の可変遅延ユニットの出力ラインの対応の
遷移が起るときのある相対的な時間範囲内で起こるかど
うかを判定するステップとが含まれる。
【００１２】この発明の他の目的および利点は、次の詳
しい説明を読み添付の図面を参照するとき明らかになる
だろう。
【００１３】この発明は、修正および代替の形態の余地
があるが、それによる具体的な実施例は、図面で一例と
して示され、ここに詳細に述べられる。しかし、図面お
よびそれに対する詳しい説明は発明を開示された特定の
形態に限定することを意図されているのではなく、前掲
の特許請求の範囲に規定されたこの発明の精神および範
囲内にあるすべての修正、等価物および代替物を含むこ
とが意図されていることを理解されたい。
【００１４】
【発明の詳しい説明】図面を参照して、図１は、マイク
ロプロセッサ内のクロック信号を生成するためのクロッ
ク波形発生器回路１００のブロック図である。波形ジェ
ネレータ１００は、複数の可変遅延ユニット１６０Ａ−
１０６Ｄを含む遅延チェーン１０４に結合されたパルス
発生器１０２を含む。遅延チェーン１０４はさらに、ク
ロック合成ユニット１０８と遅延制御論理ユニット１１
０とに結合される。図１のクロック波形発生器は、ＩＮ
ＣＬＫと記された外部生成されたクロック信号をパルス
発生器１０２の入力ラインで受取り、クロック出力信号
をクロック合成ユニット１０８の出力ライン１１１で生
成する。
【００１５】外部で生成されたクロック信号ＩＮＣＬＫ
は安定した周波数特性を伴うが、デューティサイクルに
ばらつきが生じ得ることに注目されたい。図１に示され
たクロック波形発生器回路は、ライン１１１で安定周波
数特性および安定デューティサイクル両方を有するクロ
ック出力信号を生成するために提供される。クロック波
形発生器内に組込まれた可変遅延ユニット１０６Ａ−１
０６Ｄの数が変われば任意の整数（または半整数）倍の
信号ＩＮＣＬＫの周波数が考えられるが、図１の実施例
に関しては、ライン１１１のクロック出力信号は、信号
ＩＮＣＬＫと同じ周波数またはその２倍いずれかであり
得る。
【００１６】図１のクロック波形発生器は、ホーン（Ｈ
ｏｒｎｅ）らによる平成６年１月２８日に出願された
「デジタルクロック波形ジェネレータおよびクロック信
号を発生するための方法」と題された同時係属中の共通
に譲渡された特許出願特願平６−８６３７号で述べられ
るものにほぼ適合する。この出願はその全体をここに引
用により援用する。簡単にかつ明瞭にするために、図１
のデジタルクロック波形発生器のこの発明に関連する部
分のみがここで議論される。例示的なデジタルクロック
波形発生器に関する詳細がさらに上で参照した出願内に
見出され得る。
【００１７】一般的に、可変遅延ユニット１０６Ａ−１
０６Ｄは等しく構成される。動作の間、パルス発生器１
０２は固定周波数でパルスを生成し、パルスは順次各可
変遅延ユニット１０６Ａ−１０６Ｄを通り、ライン１１
４を介して遅延制御論理ユニット１１０にわたる。遅延
制御論理ユニット１１０は、特定のパルスが可変遅延ユ
ニット１０６Ｄから出る時間を、パルス発生器１０２に
よって生成された後続のパルスが可変遅延ユニット１０
６Ａに入る時間に対して監視する回路を含む。遅延制御
論理ユニット１１０はこれに応答して、遅延チェーン１
０４の全遅延がパルス発生器１０２によって生成された
パルス信号の１周期に等しくなるように、可変遅延ユニ
ット１０６Ａ−１０６Ｄの遅延を調整する。
【００１８】ＴＲＥＦ１−ＴＲＥＦ４と示された１組の
タイミング基準信号が可変遅延ユニット１６０Ａ−１０
６Ｄ内の対応の場所で引出される。（パルス発生器１０
２によって誘起された）信号遷移が可変遅延ユニット１
０６Ａの入力から可変遅延ユニット１０６Ｄの出力まで
遅延チェーン１０４を伝搬するにつれ、対応の信号遷移
が順次タイミング基準信号ＴＲＥＦ１−ＴＲＥＦ４内に
現われる。各可変遅延ユニット１０６Ａ−１０６Ｄは他
のものに対して同じ遅延を有し、かつタイミング基準信
号ＴＲＥＦ１−ＴＲＥＦ４は各可変遅延ユニット１０６
Ａ−１０６Ｄ内の対応のタップ点で引出されるので、ク
ロック合成ユニット１０８はタイミング基準信号ＴＲＥ
Ｆ１−ＴＲＥＦ４を利用し、正確に制御されたデューテ
ィサイクルを有するクロック出力信号を生成し得る。す
なわち、４つのタイミング基準信号ＴＲＥＦ１−ＴＲＥ
Ｆ４が遅延チェーン１０４から等しく間隔をあけた４つ
のタップを表わすので、これらタイミング基準信号はク
ロック合成ユニット１０８によってクロック出力信号の
遷移をトリガするために使用され得る。信号ＴＲＥＦ１
が立上がりエッジを生成した後ＩＮＣＬＫ周期の４分の
１の後に信号ＴＲＥＦ２が立上がりエッジを生成すると
いう意味で、タイミング基準信号ＴＲＥＦ１−ＴＲＥＦ
４は等しく間隔をあけられている。同様に、信号ＴＲＥ
Ｆ２の後ＩＮＣＬＫ周期の４分の１の後に信号ＴＲＥＦ
３は立上がりエッジを生成し、さらに信号ＴＲＥＦ３が
立上がりエッジを生成した後ＩＮＣＬＫ周期の４分の１
の後にＴＲＥＦ４は立上がりエッジを生成する。結果と
して、クロック合成ユニット１０８は、５０パーセント
のデューティサイクルのＩＮＣＬＫ信号の２倍の周波数
有するクロック出力信号を生成することができる。
【００１９】前述のように、可変遅延ユニット１０６Ａ
−１０６Ｄの相対的遅延が本質的に同じである必要があ
る。このため、たとえば製造欠陥がないことを確実にす
るために可変遅延ユニット１０６Ａ−１０６Ｄをテスト
する必要がある。可変遅延ユニット１０６Ａ−１０６Ｄ
の１つにその相対的遅延に影響を及ぼす製造欠陥がある
ならば、ライン１１１に生成されたクロック出力信号の
デューティサイクルは５０パーセントの所望のデューテ
ィサイクルを伴わないことに注目されたい。
【００２０】ゆえに、次に図２を参照して、この発明に
従ったテスト構成を含むように修正された図１のクロッ
ク発生器回路の部分２００のブロック図が示される。図
１の回路部分に対応する部分には同じ番号が付けられて
いる。簡単にかつ明瞭にするために、図１のクロック発
生器内に組込まれた選択された回路ブロックは図２から
省かれていることに注目されたい。
【００２１】図２に示されたいるように、可変遅延ユニ
ット１０６Ａ−１０６Ｄがテストモードの間お互いから
電気的に切り離され得るように、１組のマルチプレクサ
２０２Ａ−２０２Ｄが遅延チェーン１０４内に組込まれ
る。この実施例では、マルチプレクサ２０２Ａは可変遅
延ユニット１０６Ａへの入力の選択を制御するように構
成され、マルチプレクサ２０２Ｂは可変遅延ユニット１
０６Ｂへの入力を制御するように構成され、マルチプレ
クサ２０２Ｃは可変遅延ユニット１０６Ｃへの入力を制
御するように構成され、さらにマルチプレクサ２０２Ｄ
は可変遅延ユニット１０６Ｄへの入力を制御するように
構成される。
【００２２】クロック発生器回路の通常動作の間は、
（図１のパルス発生器１０２からの）ライン２１０のパ
ルス入力信号が、可変遅延ユニット１０６Ａの入力２１
２から、各可変遅延ユニット１０６Ａ−１０６Ｄを介し
て可変遅延ユニット１０６Ｄの出力２１４に遅延チェー
ン１０４を介して電気的に結合されるように、マルチプ
レクサ２０２Ａ−２０２Ｄは選択される。この動作のモ
ードの間、可変遅延ユニット１０６Ａ−１０６Ｄが電気
的に互いに直列に結合されるようにマルチプレクサ２０
２Ａ−２０２Ｄが選択されることに注目されたい。前述
のように、このことによりタイミング基準信号の生成が
可能になる。
【００２３】テスト動作の間は、可変遅延ユニット１０
６Ａ−１０６Ｄが互いに直列に電気的にもはや結合され
ないように、マルチプレクサ２０２Ａ−２０２Ｄが選択
される。マルチプレクサ２０２Ｂは可変遅延ユニット１
０６Ｂの入力から可変遅延ユニット１０６Ａの出力を電
気的に切り離し、マルチプレクサ２０２Ｃは可変遅延ユ
ニット１０６Ｃの入力から可変遅延ユニット１０６Ｂの
出力を電気的に切り離し、さらにマルチプレクサ２０２
Ｄは可変遅延ユニット１０６Ｄの入力から可変遅延ユニ
ット１０６Ｃの出力を電気的に切り離す。マルチプレク
サ２０２Ａは同様に（図１の）パルス発生器１０２から
可変遅延ユニット１０６Ａの入力を切り離す。代わり
に、この動作のモードの間、ライン２００のテスト入力
信号は各マルチプレクサ２０２Ａ−２０２Ｄを介してか
つ各可変遅延ユニット１０６Ａ−１０６Ｄを介して独立
して同時に結合されることが可能になる。このため以下
で詳細に述べられるように、各可変遅延ユニット１０６
Ａ−１０６Ｄからの出力信号は、各可変遅延ユニット１
０６Ａ−１０６Ｄの出力ラインから引出されたそれぞれ
のタップ点（テストタップ＃１−テストタップ＃４）で
監視され得る。
【００２４】マルチプレクサ２０２Ａ−２０２Ｄがテス
トモードに設定されるとき、立上がり信号エッジが各可
変遅延ユニット１０６Ａ−１０６Ｄを通じて同時に伝搬
するように、ライン２０４のテスト入力信号がステップ
遷移を伴って駆動される。製造欠陥がなければ、立上が
りエッジ遷移が４つのテストタップ出力（テストタップ
＃１−テストタップ＃４）に現われる時間は実質的に区
別不可能であるはずである。
【００２５】図３は、図２の４つのテストタップ出力
（テストタップ＃１−テストタップ＃４）が互いに比較
されるようにするテスト回路のブロック図である。４つ
のテストタップ出力がマルチプレクサ３０２に与えら
れ、マルチプレクサ３０２はテストタップの出力のうち
の選択された２つを比較ユニット３０４に伝える。マル
チプレクサ３０２を組込むことにより１つの比較器回路
３０４だけが使用されることに注目されたい。
【００２６】動作の間、テストタップ＃１およびテスト
タップ＃２がまず、マルチプレクサを介してＣｏｍｐａ
ｒｅ（１）およびＣｏｍｐａｒｅ（２）とそれぞれ示さ
れたマルチプレクサ３０２の出力へ伝えられるように、
マルチプレクサ３０２は選択される。それに続いて、立
上がりエッジ遷移がライン２０４（図２）のテスト入力
信号で起こると、その遷移は可変遅延ユニット１０６Ａ
および１０６Ｂを介してかつマルチプレクサ３０２を介
して比較ユニット３０４に伝搬する。それによって各可
変遅延ユニット１０６Ａおよび１０６Ｂの出力で対応の
遷移が起こる時間が、比較ユニット３０４により他方の
遷移の時間と比較され得る。遷移が本質的に同じ時間に
起こらなければ、比較ユニット３０４は不良の結果を示
す。一方で、信号遷移が本質的に同じ時間に起こるなら
ば、比較ユニット３０４は良好な結果を示す。
【００２７】テストタップ＃２がテストタップ＃３と比
較されるようにマルチプレクサ３０２は引続き選択され
る。ライン２０４のテスト入力信号への別の立上がりエ
ッジ遷移が再び誘起され、その遷移は可変遅延ユニット
１０６Ｂおよび１０６Ｃを介して伝搬する。比較ユニッ
ト３０４により、対応の遷移が可変遅延ユニット１０６
Ｂおよび１０６Ｃの出力で本質的に同じ時間に起こった
かどうかが判定される。その後テストタップ＃３および
テストタップ＃４について、さらにおそらくはテストタ
ップ＃４およびテストタップ＃１についても同様なテス
トが行なわれる。
【００２８】上述のテストを使用することによって、可
変遅延ユニット１０６Ａ−１０６Ｄ各々が同じ相対的遅
延を有するかどうかが判断される。１つ以上の可変遅延
ユニット１０６Ａ−１０６Ｄが他に対して異なった遅延
特性を有し製造欠陥があることを示唆すれば、テストの
間遅延のずれが比較ユニット３０４により検出される。
（上述で選択されたものとは）異なった組合せの対のテ
ストタップ出力を選択的に比較し同じ結果を達成し得る
ように、マルチプレクサ３０２が構成されかつ制御され
得ることに注目されたい。。可変遅延ユニット１０６Ａ
−１０６Ｄのテストは、それらの制御ユニットを調整し
かつ繰り返し様々なユニットの相対的遅延をテストする
ことによって全動作範囲で行なわれ得ることにさらに注
目されたい。
【００２９】図４は比較ユニット３０４の一実現例を示
す。図４の比較ユニットは排他的論理和ゲート４０２お
よびＳＲ−ラッチ４０４を含む。各選択された対の可変
遅延ユニット１０６Ａ−１０６Ｄのテストの準備のと
き、リセット信号がアサートされ、それによりラッチ４
０４の出力がローに設定される。それに続いて、Ｃｏｍ
ｐａｒｅ（１）およびＣｏｍｐａｒｅ（２）ラインの立
上がり遷移が起こると、２つの入力ラインの信号が異な
った時間にハイに駆動されるときだけ、排他的論理和ゲ
ート４０２はハイに遷移する。すなわち、排他的論理和
ゲート４０２の入力ラインが本質的に同じ時間にローか
らハイに遷移するならば、出力ラインはハイにはならな
い。一方、排他的論理和ゲート４０２への入力信号がか
なり異なった時間で遷移するならば、排他的論理和ゲー
ト４０２の出力はハイになり、ラッチ４０４をセットす
る。排他的論理和ゲート４０２の特定の電気的特性（す
なわち、応答時間）によって決定されるのだが、２つの
入力信号の遷移に対するわずかな時間のずれは検出され
得ないことに注目されたい。ラッチ４０４のセットによ
り不良の結果が示される。
【００３０】図５は、可変遅延ユニット１０６Ａ−１０
６Ｄの相対的遅延を比較するべく使用され得る比較ユニ
ット３０４の別の実現例を示すブロック図である。図５
の比較ユニットにより、比較遅延ユニット１０６Ａ−１
０６Ｄからのそれぞれの立上がりエッジ遷移が本質的に
同じ時間に起こるかどうかが判定できるだけでなく、特
定の遅延ユニットが別の遅延ユニットといかに異なるか
を相対的に測定することがさらに可能である。このため
ユーザは比較構造そのものを変えることなしに製造テス
トの厳密性を変更することが可能である。
【００３１】図５に示されるように、比較ユニットは遅
延チェーン５０２、遅延チェーン５０４、およびレジス
タ５０６を含む。遅延チェーン５０２の入力は（図３の
マルチプレクサ３０２からの）Ｃｏｍｐａｒｅ（１）ラ
インに接続され、遅延チェーン５０４はＣｏｍｐａｒｅ
（２）信号に接続される。遅延チェーン５０２の出力は
レジスタ５０６のラッチ入力に結合される。図６内に示
されるように、遅延チェーン５０４からレジスタ５０６
の入力にタップ（１〜８）と示された１組のタップ点が
与えられる。各タップの出力は、（ラインＣｏｍｐａｒ
ｅ（２））の入力信号の立上がりエッジ遷移がチェーン
のその点に達したかどうかを示すデジタル信号である。
このシステムは各テストの前にすべて０出力にリセット
され、入力信号がチェーンを進むと１になることに注目
されたい。
【００３２】遅延チェーン５０４は遅延チェーン５０２
の長さの２倍である（すなわち、遅延チェーン５０４の
全遅延は遅延チェーン５０２の遅延の２倍である）。遅
延チェーン５０２の出力は、レジスタ５０６がその立上
がりエッジでタップ（１〜８）の電流値をラッチするた
めの制御信号として使用される。したがって、Ｃｏｍｐ
ａｒｅ（１）ラインの信号の立上がりエッジが遅延チェ
ーン５０２の終わりまで伝搬するとき、Ｃｏｍｐａｒｅ
（２）ラインの信号の立上がりエッジがより長い遅延チ
ェーン５０４に沿ってどこまで進んだかを示す値がレジ
スタ５０６によってラッチされる。遅延チェーン５０２
および５０４は同じ構造を有するので、第１の入力信号
の遷移が遅延チェーン５０２を出た点で第２の入力信号
の立上がりエッジはより長い遅延チェーン５０４のほほ
半ばまで進むとレジスタ５０６によって示されることが
予想される。Ｃｏｍｐａｒｅ（１）およびＣｏｍｐａｒ
ｅ（２）ラインの信号の遷移には変ればレジスタ５０６
にラッチされるハイの値の数はより多くまたはより少な
くなる。各テストの結果はレジスタ５０６内の値を読取
ることによって決定され得る。
【００３３】図５の比較回路は、共通入力信号をＣｏｍ
ｐａｒｅ（１）およびＣｏｍｐａｒｅ（２）ラインに与
え、その後レジスタ５０６に結果として生じる値を読取
ることによって較正され得ることに注目されたい。この
情報で、同じ入力信号が遅延チェーン５０２と５０４と
に与えられるときいかなる値がレジスタ５０６内に記憶
されるかがわかる。
【００３４】最後に図７を参照して、前述されたクロッ
ク発生器１００を含むマイクロプロセッサ７００のブロ
ック図が示される。クロック発生器１００は、図２に示
された回路および図５に示された比較ユニットを含む。
図７に示されたように、マイクロプロセッサ７００はパ
ルス発生器７０４と、マルチプレクサ７０６と、ドライ
バ回路７０８とに結合された制御ユニット７０２をさら
に含む。図１、図２および図５に対応する回路部分は同
じ番号が付されている。
【００３５】図１、図２、図３、図５、および図７をま
とめて参照して、マイクロプロセッサ７００の通常動作
の間、制御ユニット７０２はＳＥＬ制御ライン７０３を
駆動し、マルチプレクサ２０２Ａ−２０２Ｄが、可変遅
延ユニット１０６Ａ−１０６Ｄを電気的に互いに直列に
結合するように制御されるようにする。これにより前述
したクロック発生器１００の通常動作が可能になる。通
常動作モードの間、制御ライン７２０は制御ユニット７
０２によって駆動され、マルチプレクサ７０６によりマ
イクロプロセッサ７００の１組の通常使用ピンライン７
２５から１組の外部ピン７２７に電気的チャネルが与え
られるようにする。通常動作の間任意の所与の組の内部
マイクロプロセッサ信号をマイクロプロセッサ７００の
外部ピン７２７に転送するようにこの一組の通常使用ピ
ンライン７２５が使用され得ることに注目されたい。た
とえば、通常使用ピンライン７２５は、マイクロプロセ
ッサ７００内の様々な制御信号またはデータ信号を外部
ピン７２７に転送するように使用され得る。
【００３６】クロック発生器１００の内部遅延ユニット
がテストされる、マイクロプロセッサ７００のテスト動
作が望ましいとき、コマンド信号が１つ以上の外部ピン
７３０でアサートされ、制御ユニット７０２がテストモ
ードに入るようにする。テストモードの間、前述したよ
うに、ＳＥＬ制御ライン７０３は制御ユニット７０２に
よって駆動され、マルチプレクサ２０２Ａ−２０２Ｄが
電気的に可変遅延ユニット１０６Ａ−１０６Ｄを切り離
すようにする。ＭＵＸ制御信号がさらに駆動され、マル
チプレクサ３０２が比較ユニット３０４による比較のた
めにテストタップ＃１およびテストタップ＃２を選択す
るようにする。やはり前に説明したように、テスト入力
信号のパルスがパルス発生器７０４によって誘起され、
テストの結果がレジスタ５０６内に記憶される。この動
作モードの間、制御ユニット７０２はライン７２０を駆
動し、マルチプレクサ７０６によってレジスタ５０６の
内容が外部ピン７２７上で駆動されるようにする。レジ
スタ５０６内の情報は、可変遅延ユニットが同じ相対的
遅延を有するかどうかを判定するためにユーザによって
解読され得る。それに続いて、別のコマンド信号が外部
ピン７３０に与えられ、テストタップ＃２およびテスト
タップ＃３などについて同様のテストが開始される。
【００３７】レジスタ５０６の内容を外部ピン７２７に
与える代わりにまたはそれに加えて、制御ユニット７０
２は信号ドライバ７０８を能動化し、レジスタ５０６の
内容が内部データバス７３５上で駆動されるようにす
る。それによってさらなる処理のためにレジスタ５０６
の内容は制御ユニット７０２によって読取られ得る。た
とえば、各テストタップ点（すなわち、マルチプレクサ
３０２へのテストタップ＃１−＃４）が互いに比較され
るように、制御ユニット７０２は連続的テストを行ない
ＭＵＸ制御信号を制御する。制御ユニット７０２はレジ
スタ５０６内に記憶された各テストの結果を使用し、全
体に遅延チェーンが適切に動いているかどうかを判断す
る。これはソフトウェア制御を介して部分的に実現され
得る。
【００３８】上述のテスト構成および方法は、任意の数
の可変遅延ユニットを有する遅延チェーンを含むクロッ
ク発生器回路内で有利に使用され得ることにさらに注目
されたい。さらに、図１で述べられた可変遅延ユニット
１０６Ａ−１０６Ｄはデジタル式に制御された遅延ユニ
ットであるが、この発明はアナログ制御された遅延ユニ
ットを使用する遅延チェーンにも適合され得る。
【００３９】一旦上の開示が十分に理解されれば、当業
者には多くの変形および修正が明らかになるであろう。
たとえば、図２に関連の上述の実施例は、マルチプレク
サ２０２Ａ−２０２Ｄを使用するが、通常動作の間電気
的に可変遅延ユニットを直列に結合するためにかつテス
ト動作の間電気的に可変遅延ユニットを切り離すために
他のタイプの切換回路が使用され得る。前掲の特許請求
の範囲はすべてのそのような変形および修正を含むよう
に解釈されることが意図される。
【図面の簡単な説明】
【図１】複数の可変遅延ユニットを含む遅延チェーンを
使用するマイクロプロセッサクロック発生器回路のブロ
ック図である。
【図２】この発明に従った可変遅延ユニットのテストを
可能にするために、遅延チェーン内に介挿された１組の
マルチプレクサを含むように遅延チェーンが修正され
る、マイクロプロセッサクロック発生器回路の一部分の
ブロック図である。
【図３】選択された可変遅延ユニットの比較を可能にす
るテスト回路のブロック図である。
【図４】図３のテスト回路内で使用される比較ユニット
の一実現例を示す略図である。
【図５】図３のテスト回路内で使用される比較ユニット
の別の実現例を示すブロック図である。
【図６】図５の比較ユニット内で使用される例示の遅延
チェーンを示す略図である。
【図７】この発明に従ったマイクロプロセッサクロック
発生器内の遅延チェーンをテストするための構成を組込
むマイクロプロセッサのブロック図である。
【符号の説明】
１００ クロック波形発生器回路 １０６Ａ 可変遅延ユニット １０６Ｂ 可変遅延ユニット １０６Ｃ 可変遅延ユニット １０６Ｄ 可変遅延ユニット ２０２Ａ マルチプレクサ ２０２Ｂ マルチプレクサ ２０２Ｃ マルチプレクサ ２０２Ｄ マルチプレクサ ３０４ 比較ユニット ７０２ 制御ユニット ７０４ パルス発生器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 1/04 ３０２ Ｚ 1/06 Ｈ０３Ｋ 3/02 Ｐ Ｇ０６Ｆ 11/22 ３４０ Ｚ (72)発明者 ブライアン・ディー・マクミン アメリカ合衆国、78610 テキサス州、ビ ューダ、カントリー・オークス・ドライ ブ、25 (72)発明者 スティーブン・シー・ホーン アメリカ合衆国、78746 テキサス州、オ ースティン、ティンバーライン・ドライ ブ、4828

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサであって、 クロック発生器を含み、前記クロック発生器は （ａ） 入力ライン、出力ライン、および制御ラインを
    各々が含む複数の可変遅延ユニットを含み、前記制御ラ
    インは、前記複数の可変遅延ユニットに伴う電気的遅延
    を制御するためのものであって、さらに、 （ｂ） 前記複数の可変遅延ユニット間に介挿された切
    換ユニットを含み、前記切換ユニットは、第１の動作モ
    ードの間電気的に前記複数の可変遅延ユニットを直列に
    結合することができ、前記切換ユニットはさらに、テス
    ト信号が各前記複数の可変遅延ユニットの前記入力ライ
    ンに同時に与えられることが可能になるように電気的に
    前記複数の可変遅延ユニット切り離すことかでき、さら
    に、 （ｃ） 少なくとも１対の前記複数の可変遅延ユニット
    の前記出力ラインに結合された比較ユニットを含み、前
    記比較ユニットは、前記対の前記複数の可変遅延ユニッ
    トの前記入力ラインに同時に与えられた前記テスト信号
    の遷移が、前記対の前記複数の可変遅延ユニットの前記
    出力ラインに、相対的なある時間範囲内で伝搬したかど
    うかを判断することができ、前記マイクプロセッサはさ
    らに、 前記切換ユニットに結合され、かつ前記テスト信号の前
    記遷移を生成することができるパルス発生器と、 前記切換ユニットに結合され、かつ前記クロック発生器
    のテストを開始するようにコマンド信号を受取ることが
    でき、さらに前記切換ユニットの切換状態を制御するこ
    とができる制御ユニットとを含む、マイクロプロセッ
    サ。
  2. 【請求項２】 前記比較ユニットの出力が前記マイクロ
    プロセッサの外部ピンに結合される、請求項１に記載の
    マイクロプロセッサ。
  3. 【請求項３】 前記比較ユニットの出力が、マルチプレ
    クサを介して前記マイクロプロセッサの外部ピンに選択
    的に与えられ、前記マルチプレクサは前記制御ユニット
    によって制御される、請求項１に記載のマイクロプロセ
    ッサ。
  4. 【請求項４】 前記切換ユニットは少なくとも１つのマ
    ルチプレクサを含む、請求項１に記載のマイクロプロセ
    ッサ。
  5. 【請求項５】 前記マルチプレクサの出力ラインは前記
    複数の可変遅延ユニットの１つの入力ラインに結合さ
    れ、前記マルチプレクサの第１の入力ラインは、前記複
    数の可変遅延ユニットの第２の出力ラインに結合され、
    前記マルチプレクサの第２の入力ラインはテスト信号入
    力ノードに結合される、請求項４に記載のマイクロプロ
    セッサ。
  6. 【請求項６】 前記複数の可変遅延ユニットの前記制御
    ラインに結合された遅延制御論理ユニットをさらに含
    み、前記遅延制御論理ユニットは、前記複数の可変遅延
    ユニットのそれぞれの遅延を変更するように制御信号を
    生成することができる、請求項１に記載のマイクロプロ
    セッサ。
  7. 【請求項７】 前記第１の動作モードの間、パルス入力
    信号は前記複数の可変遅延ユニットに与えられる、請求
    項６に記載のマイクロプロセッサ。
  8. 【請求項８】 前記複数の可変遅延ユニットの全遅延が
    実質的に前記パルス入力信号の周期に等しくなるよう
    に、前記遅延制御論理ユニットは、前記複数の可変遅延
    ユニットの電気的遅延を調整することができる、請求項
    ６に記載のマイクロプロセッサ。
  9. 【請求項９】 前記比較ユニットは、前記対の前記複数
    の可変遅延ユニットの１つの出力ラインに結合された第
    １の遅延チェーンと、前記対の前記複数の可変遅延ユニ
    ットの第２の出力ラインに結合された第２の遅延チェー
    ンとを含む、請求項１に記載のマイクロプロセッサ。
  10. 【請求項１０】 前記比較ユニットは、前記第２の遅延
    チェーンの１組のタップラインに結合された入力ポート
    を有するレジスタを含み、前記レジスタは前記第１の遅
    延チェーンからの出力信号に応答してラッチされる、請
    求項９に記載のマイクロプロセッサ。
  11. 【請求項１１】 前記レジスタの出力ポートは、前記マ
    イクロプロセッサの１組の外部ピンに結合される、請求
    項１０に記載のマイクロプロセッサ。
  12. 【請求項１２】 前記レジスタの出力ポートに結合され
    たマルチプレクサをさらに含み、前記レジスタの状態は
    前記マイクロプロセッサの１組の外部ピンに選択的に与
    えられ得る、請求項１０に記載のマイクロプロセッサ。
  13. 【請求項１３】 前記マルチプレクサは選択的に前記制
    御ユニットによって制御される、請求項１２に記載のマ
    イクロプロセッサ。
  14. 【請求項１４】 電気的に互いに直列に結合され得る複
    数の可変遅延ユニットを含む、マイクロプロセッサのク
    ロック発生器内の遅延チェーンをテストするための方法
    であって、 テストコマンド信号を前記マイクロプロセッサの制御ユ
    ニットに与えるステップと、 前記テストコマンド信号に応答して、電気的に第１の可
    変遅延ユニットの出力ラインを第２の可変遅延ユニット
    の入力ラインから切り離すステップと、 テスト信号を前記第１の可変遅延ユニットと前記第２の
    可変遅延ユニットとに同時に与えるステップと、 信号遷移が前記テスト信号に起こるようにするステップ
    と、 前記第１の可変遅延ユニットの出力ラインを監視しなが
    ら前記第２の可変遅延ユニットの出力ラインを監視する
    ステップと、 前記第１の可変遅延ユニットの前記出力ラインの対応の
    遷移が、前記第２の可変遅延ユニットの出力ラインの対
    応の遷移が起こるときに対して相対的なある時間範囲内
    で生じるかどうかを判断するステップとを含む、遅延チ
    ェーンをテストするための方法。
  15. 【請求項１５】 前記第１および前記第２の可変遅延ユ
    ニットの電気的遅延を変更するように、前記第１の可変
    遅延ユニットへの制御入力と前記第２の可変遅延ユニッ
    トへの制御入力とを変えるステップと、 第２の遷移が前記テスト入力信号で起こるようにするス
    テップと、 前記第１の可変遅延ユニットの前記出力ラインの別の対
    応の遷移が、前記第２の可変遅延ユニットの前記出力ラ
    インの別の対応の遷移が起こるときに対する前記相対的
    な時間範囲内で生じるかどうかを再び判断するステップ
    とをさらに含む、請求項１４に記載の方法。
  16. 【請求項１６】 前記判断するステップは、 前記テスト信号の前記遷移が前記第１の可変遅延ユニッ
    トから第１の遅延チェーンを介して伝搬できるようにす
    るステップと、 前記テスト入力信号の前記遷移が、前記第２の可変遅延
    ユニットから第２の遅延チェーンに伝搬できるようにす
    るステップと、 遷移が前記第１の遅延チェーンを介して完全に伝搬した
    後、遷移が前記第２の遅延チェーンを介してどの程度伝
    搬したかを示す前記第２の遅延チェーンの状態をラッチ
    するステップとを含む、請求項１４に記載の方法。
  17. 【請求項１７】 遷移が前記第２の遅延チェーンを介し
    てどの程度伝搬したかを示す前記状態を読取るステップ
    をさらに含む、請求項１６に記載の方法。
  18. 【請求項１８】 前記第２の遅延チェーンは前記第１の
    遅延チェーンの２倍の長さである、請求項１６に記載の
    方法。
  19. 【請求項１９】 前記第２の遅延チェーンの前記状態を
    前記マイクロプロセッサの１組の外部ピンに与えるステ
    ップをさらに含む、請求項１６に記載の方法。
  20. 【請求項２０】 前記第２の遅延チェーンの前記状態を
    前記１組の外部ピンに与える前記ステップは、マルチプ
    レクサを介して前記第２の遅延チェーンの前記状態を与
    えるステップを含む、請求項１９に記載の方法。
JP7049736A 1994-03-11 1995-03-09 クロック発生器を含むマイクロプロセッサおよび遅延チェーンをテストするための方法 Withdrawn JPH0850574A (ja)

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