JPH0846233A - 受光素子 - Google Patents
受光素子Info
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- JPH0846233A JPH0846233A JP6175228A JP17522894A JPH0846233A JP H0846233 A JPH0846233 A JP H0846233A JP 6175228 A JP6175228 A JP 6175228A JP 17522894 A JP17522894 A JP 17522894A JP H0846233 A JPH0846233 A JP H0846233A
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- type semiconductor
- layer
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Abstract
(57)【要約】
【目的】マイクロ波／ミリ波サブキャリア多重光伝送シ
ステム用受光素子、および１０Ｇb／ｓ程度以上の超高
速光通信用受光素子であって、特にＨＢＴの製作プロセ
スに完全整合する素子構造とすると共に、大幅に高速化
できる受光素子を提供する 【構成】半絶縁性半導体基板上に、第１導電型を有する
第１の半導体層、高抵抗の第２の半導体層、第２導電型
を有する第３の半導体層が順に積層されたpin型フォト
ダイオードにおいて、第３の半導体層上に、さらに第１
導電型を有する第４の半導体層を積層する。また、第４
の半導体層を第３の半導体層と短絡する。また、第４の
半導体層の膜厚を、下記の式を満足する関係に設定す
る。 〔（照射光波長）／（第４の半導体層の屈折率）〕×
〔（２ｎ＋１）／４〕
ステム用受光素子、および１０Ｇb／ｓ程度以上の超高
速光通信用受光素子であって、特にＨＢＴの製作プロセ
スに完全整合する素子構造とすると共に、大幅に高速化
できる受光素子を提供する 【構成】半絶縁性半導体基板上に、第１導電型を有する
第１の半導体層、高抵抗の第２の半導体層、第２導電型
を有する第３の半導体層が順に積層されたpin型フォト
ダイオードにおいて、第３の半導体層上に、さらに第１
導電型を有する第４の半導体層を積層する。また、第４
の半導体層を第３の半導体層と短絡する。また、第４の
半導体層の膜厚を、下記の式を満足する関係に設定す
る。 〔（照射光波長）／（第４の半導体層の屈折率）〕×
〔（２ｎ＋１）／４〕
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波もしくはミ
リ波サブキャリア多重光伝送システム用受光素子、およ
び１０Ｇb／ｓ（ギガビット／秒）程度以上の超高速光
通信用受光素子に係り、特に超高周波ヘテロ接合型バイ
ポーラトランジスタと同一層構成で半導体基板上にモノ
リシック集積化が可能な構造の受光素子の高性能化に関
する。
リ波サブキャリア多重光伝送システム用受光素子、およ
び１０Ｇb／ｓ（ギガビット／秒）程度以上の超高速光
通信用受光素子に係り、特に超高周波ヘテロ接合型バイ
ポーラトランジスタと同一層構成で半導体基板上にモノ
リシック集積化が可能な構造の受光素子の高性能化に関
する。
【０００２】
【従来の技術】従来のヘテロ接合型バイポーラトランジ
スタ（以下ＨＢＴと言う）に、作製プロセスが完全整合
する受光素子として、図９に、その断面構造を模式的に
示す。ジャナール オブ ライトウエーブ テクノロジー
〔Journal of Lightwave Technology,vol.11,NO.10,pp.
1601−1614,Oct.1993〕に記載されているように、ＨＢ
Ｔ２３のｐ型半導体層４（ベース層）をｐ層、アンドー
プ半導体層３（コレクタ層）をｉ層、ｎ型半導体層２
（コレクタバッファ層）をｎ層として利用する受光素子
２２（ｐｉｎ型フォトダイオード）として利用する構成
が提案されている。この構成の特長は、ＨＢＴ２３のプ
ロセスを変更することなく、かつＨＢＴの超高周波・高
速動作を活かし、増幅器などの超高周波電子回路と受光
素子を半導体基板に一体的にモノリシック（monolithi
c）形成できることにある。ここで、受光素子２２を高
速化するためには、まず、ＣＲ（容量・抵抗）時定数の
低減が必要であり、図１０に等価回路として示した接合
容量１９、寄生容量１７の低減と同時に、抵抗成分（シ
リーズ抵抗１８、寄生抵抗１６）の低減が重要となる。
一般的に、ｐ型に比べてｎ型半導体層の方がシート抵抗
およびコンタクト抵抗を低減できるため、ｐ型半導体層
４から生じる抵抗成分の低減が重要となる。ＨＢＴを集
積化しない受光素子（ｐｉｎ型フォトダイオード）のみ
の作製プロセスにおいては、この低抵抗化は、ｐ型半導
体層４を数千Å程度に厚くすることにより達成されてい
るが、このようにｐ型半導体層４を厚膜化した場合、ｐ
型半導体層４の空乏化していない領域で生じる多数のキ
ャリアのため、パルス応答の裾引きを起こすなど受光素
子の高速性が損なわれるうえ、ＨＢＴと同一層構成によ
り、モノリシック集積化するうえにおいても、ベース層
（ｐ型半導体層４）が必然的に厚膜化され、ＨＢＴの高
速・高周波化の妨げとなる。したがって、ＨＢＴの高速
化・高周波化に重点をおいた場合、ｐ型半導体層４の膜
厚は、ＨＢＴを集積化しない受光素子（ｐｉｎ型フォト
ダイオード）のみの製作プロセスと比較して、著しく薄
くせざるを得ず、パルス応答の裾引き等は生じにくいも
のの、シリーズ抵抗１８および寄生抵抗１６が結果とし
て大きくなり、ＣＲ時定数で決定される受光素子（ｐｉ
ｎ型フォトダイオード）の動作速度の低下を避けられな
いという問題があった。一方、図１１に上面図として示
すように、受光素子（ｐｉｎ型フォトダイオード）のｐ
型半導体層４上の受光窓中にアノード電極８を十字状に
配線して、シリーズ抵抗１８、寄生抵抗１６を低減する
構成も考案されているが、これらの導体によって受光感
度（量子効率）が低下するという問題があった。
スタ（以下ＨＢＴと言う）に、作製プロセスが完全整合
する受光素子として、図９に、その断面構造を模式的に
示す。ジャナール オブ ライトウエーブ テクノロジー
〔Journal of Lightwave Technology,vol.11,NO.10,pp.
1601−1614,Oct.1993〕に記載されているように、ＨＢ
Ｔ２３のｐ型半導体層４（ベース層）をｐ層、アンドー
プ半導体層３（コレクタ層）をｉ層、ｎ型半導体層２
（コレクタバッファ層）をｎ層として利用する受光素子
２２（ｐｉｎ型フォトダイオード）として利用する構成
が提案されている。この構成の特長は、ＨＢＴ２３のプ
ロセスを変更することなく、かつＨＢＴの超高周波・高
速動作を活かし、増幅器などの超高周波電子回路と受光
素子を半導体基板に一体的にモノリシック（monolithi
c）形成できることにある。ここで、受光素子２２を高
速化するためには、まず、ＣＲ（容量・抵抗）時定数の
低減が必要であり、図１０に等価回路として示した接合
容量１９、寄生容量１７の低減と同時に、抵抗成分（シ
リーズ抵抗１８、寄生抵抗１６）の低減が重要となる。
一般的に、ｐ型に比べてｎ型半導体層の方がシート抵抗
およびコンタクト抵抗を低減できるため、ｐ型半導体層
４から生じる抵抗成分の低減が重要となる。ＨＢＴを集
積化しない受光素子（ｐｉｎ型フォトダイオード）のみ
の作製プロセスにおいては、この低抵抗化は、ｐ型半導
体層４を数千Å程度に厚くすることにより達成されてい
るが、このようにｐ型半導体層４を厚膜化した場合、ｐ
型半導体層４の空乏化していない領域で生じる多数のキ
ャリアのため、パルス応答の裾引きを起こすなど受光素
子の高速性が損なわれるうえ、ＨＢＴと同一層構成によ
り、モノリシック集積化するうえにおいても、ベース層
（ｐ型半導体層４）が必然的に厚膜化され、ＨＢＴの高
速・高周波化の妨げとなる。したがって、ＨＢＴの高速
化・高周波化に重点をおいた場合、ｐ型半導体層４の膜
厚は、ＨＢＴを集積化しない受光素子（ｐｉｎ型フォト
ダイオード）のみの製作プロセスと比較して、著しく薄
くせざるを得ず、パルス応答の裾引き等は生じにくいも
のの、シリーズ抵抗１８および寄生抵抗１６が結果とし
て大きくなり、ＣＲ時定数で決定される受光素子（ｐｉ
ｎ型フォトダイオード）の動作速度の低下を避けられな
いという問題があった。一方、図１１に上面図として示
すように、受光素子（ｐｉｎ型フォトダイオード）のｐ
型半導体層４上の受光窓中にアノード電極８を十字状に
配線して、シリーズ抵抗１８、寄生抵抗１６を低減する
構成も考案されているが、これらの導体によって受光感
度（量子効率）が低下するという問題があった。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
従来技術における問題点を解消し、マイクロ波／ミリ波
サブキャリア多重光伝送システム用受光素子、および１
０Ｇb／ｓ程度以上の超高速光通信用受光素子であっ
て、特に、ＨＢＴの製作プロセスに完全整合する素子構
造とすると共に、大幅に高速化できる受光素子を提供す
ることにある。
従来技術における問題点を解消し、マイクロ波／ミリ波
サブキャリア多重光伝送システム用受光素子、および１
０Ｇb／ｓ程度以上の超高速光通信用受光素子であっ
て、特に、ＨＢＴの製作プロセスに完全整合する素子構
造とすると共に、大幅に高速化できる受光素子を提供す
ることにある。
【０００４】
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明の受光素子は、特許請求の範囲に記
載のような構造の受光素子とするものである。すなわ
ち、本発明の受光素子は、請求項１に記載のように、半
絶縁性半導体基板上に、第１導電型を有する第１の半導
体層、高抵抗の第２の半導体層、第２導電型を有する第
３の半導体層が順に積層されたpin型フォトダイオード
において、上記第３の半導体層上に、さらに第１導電型
を有する第４の半導体層を積層した構成とすることを最
も主要な特徴とするものである。また、請求項２に記載
のように、請求項１に記載の受光素子において、第４の
半導体層を、第３の半導体層と短絡する構成とするもの
である。また、請求項３に記載のように、請求項１また
は請求項２に記載の受光素子において、第４の半導体層
の膜厚を、下記の（数１）式を満足する関係に設定する
ものである。 〔（照射光波長）／（第４の半導体層の屈折率）〕×〔（２ｎ＋１）／４〕 ………（数１） （式中、ｎ＝０、１、２、３……を表わす。） さらに、請求項４に記載のように、請求項１ないし請求
項３のいずれか１項に記載の受光素子において、第１の
半導体層をコレクタバッファ層、第２の半導体層をコレ
クタ層、第３の半導体層をベース層、第４の半導体層を
エミッタ層とするバイポーラトランジスタを、上記半絶
縁性半導体基板上に集積した構成とするものである。
するために、本発明の受光素子は、特許請求の範囲に記
載のような構造の受光素子とするものである。すなわ
ち、本発明の受光素子は、請求項１に記載のように、半
絶縁性半導体基板上に、第１導電型を有する第１の半導
体層、高抵抗の第２の半導体層、第２導電型を有する第
３の半導体層が順に積層されたpin型フォトダイオード
において、上記第３の半導体層上に、さらに第１導電型
を有する第４の半導体層を積層した構成とすることを最
も主要な特徴とするものである。また、請求項２に記載
のように、請求項１に記載の受光素子において、第４の
半導体層を、第３の半導体層と短絡する構成とするもの
である。また、請求項３に記載のように、請求項１また
は請求項２に記載の受光素子において、第４の半導体層
の膜厚を、下記の（数１）式を満足する関係に設定する
ものである。 〔（照射光波長）／（第４の半導体層の屈折率）〕×〔（２ｎ＋１）／４〕 ………（数１） （式中、ｎ＝０、１、２、３……を表わす。） さらに、請求項４に記載のように、請求項１ないし請求
項３のいずれか１項に記載の受光素子において、第１の
半導体層をコレクタバッファ層、第２の半導体層をコレ
クタ層、第３の半導体層をベース層、第４の半導体層を
エミッタ層とするバイポーラトランジスタを、上記半絶
縁性半導体基板上に集積した構成とするものである。
【０００５】
【作用】本発明の受光素子は、請求項１に記載のよう
に、半絶縁性半導体基板上に、第１導電型を有する第１
の半導体層、高抵抗の第２の半導体層、第２導電型を有
する第３の半導体層が順に積層されたｐｉｎ型フォトダ
イオードにおいて、上記第３の半導体層上に、さらに第
１導電型を有する第４の半導体層を積層している。例え
ば、第１導電型をｎ型、第２導電型をｐ型とすると、本
受光素子は、ｐｉｎ型フォトダイオードのｐ層上に、低
抵抗なｎ型半導体層を積層した構造となっており、一般
的に、ｐ型に比べてｎ型半導体層の方がシート抵抗を低
減できるため、上記の第４のｎ型半導体層が存在するこ
とにより、ｐｉｎ型フォトダイオードのｐ型半導体層に
起因する抵抗成分を等価的に下げることができるため、
ＣＲ時定数で制限される受光素子の帯域を大幅に改善で
きる。また、本発明の請求項２に記載の受光素子におい
ては、請求項１に記載の受光素子の第４の半導体層を、
第３の半導体層と短絡しているため、例えば、第１導電
型をｎ型、第２導電型をｐ型とすると、さらにｐｉｎ型
フォトダイオードのｐ型半導体層に起因する抵抗成分を
等価的に下げることができ、よってＣＲ時定数で制限さ
れる受光素子の帯域を改善できる。加えて、上記ｐ層上
に積層されたｎ型第４の半導体層とｐ型第３の半導体層
とにより生じるｐｎ接合容量を介しても、アノード電極
が引き出されるため、さらにｐ型半導体層に起因する抵
抗成分を低減することができ、ＣＲ時定数で制限される
受光素子の帯域を大幅に改善できる。また、本発明の請
求項３に記載の受光素子においては、請求項１または請
求項２に記載の受光素子の第４の半導体層の膜厚を、下
記の（数１）式を満足する関係に設定することにより、
反射防止用絶縁体膜を蒸着しなくても、受光素子の表面
で照射光信号を反射させることなく、光吸収層に導くこ
とができ、量子効率を増大させることができる。 〔（照射光波長）／（第４の半導体層の屈折率）〕×〔（２ｎ＋１）／４〕 ………（数１） （式中、ｎ＝０、１、２、３……を表わす。） さらに、請求項４記載の受光素子においては、請求項１
ないし請求項３のいずれか１項に記載の受光素子の第１
の半導体層をコレクタバッファ層、第２の半導体層をコ
レクタ層、第３の半導体層をベース層、第４の半導体層
をエミッタ層とするバイポーラトランジスタを、上記受
光素子と共に半絶縁性半導体基板上に集積した構成とす
ることにより、増幅器などの電子回路をモノリシック形
成することができ、受光感度を向上させることができ
る。
に、半絶縁性半導体基板上に、第１導電型を有する第１
の半導体層、高抵抗の第２の半導体層、第２導電型を有
する第３の半導体層が順に積層されたｐｉｎ型フォトダ
イオードにおいて、上記第３の半導体層上に、さらに第
１導電型を有する第４の半導体層を積層している。例え
ば、第１導電型をｎ型、第２導電型をｐ型とすると、本
受光素子は、ｐｉｎ型フォトダイオードのｐ層上に、低
抵抗なｎ型半導体層を積層した構造となっており、一般
的に、ｐ型に比べてｎ型半導体層の方がシート抵抗を低
減できるため、上記の第４のｎ型半導体層が存在するこ
とにより、ｐｉｎ型フォトダイオードのｐ型半導体層に
起因する抵抗成分を等価的に下げることができるため、
ＣＲ時定数で制限される受光素子の帯域を大幅に改善で
きる。また、本発明の請求項２に記載の受光素子におい
ては、請求項１に記載の受光素子の第４の半導体層を、
第３の半導体層と短絡しているため、例えば、第１導電
型をｎ型、第２導電型をｐ型とすると、さらにｐｉｎ型
フォトダイオードのｐ型半導体層に起因する抵抗成分を
等価的に下げることができ、よってＣＲ時定数で制限さ
れる受光素子の帯域を改善できる。加えて、上記ｐ層上
に積層されたｎ型第４の半導体層とｐ型第３の半導体層
とにより生じるｐｎ接合容量を介しても、アノード電極
が引き出されるため、さらにｐ型半導体層に起因する抵
抗成分を低減することができ、ＣＲ時定数で制限される
受光素子の帯域を大幅に改善できる。また、本発明の請
求項３に記載の受光素子においては、請求項１または請
求項２に記載の受光素子の第４の半導体層の膜厚を、下
記の（数１）式を満足する関係に設定することにより、
反射防止用絶縁体膜を蒸着しなくても、受光素子の表面
で照射光信号を反射させることなく、光吸収層に導くこ
とができ、量子効率を増大させることができる。 〔（照射光波長）／（第４の半導体層の屈折率）〕×〔（２ｎ＋１）／４〕 ………（数１） （式中、ｎ＝０、１、２、３……を表わす。） さらに、請求項４記載の受光素子においては、請求項１
ないし請求項３のいずれか１項に記載の受光素子の第１
の半導体層をコレクタバッファ層、第２の半導体層をコ
レクタ層、第３の半導体層をベース層、第４の半導体層
をエミッタ層とするバイポーラトランジスタを、上記受
光素子と共に半絶縁性半導体基板上に集積した構成とす
ることにより、増幅器などの電子回路をモノリシック形
成することができ、受光感度を向上させることができ
る。
【０００６】
【実施例】以下に本発明の実施例を挙げ、図面を用いて
さらに詳細に説明する。 〈実施例１〉図１は、本実施例で例示する受光素子の断
面構造を示す模式図である。図において、半絶縁性半導
体基板１上に、ｎ型半導体層２、アンドープ半導体層
３、ｐ型半導体層４が順に積層されたｐｉｎ型フォトダ
イオード上に、さらにアンドープ半導体層３より禁制帯
幅の大きいｎ型半導体層５を積層した構造である。本受
光素子において、光信号６は、基板の上面より照射さ
れ、ｐｉｎ型フォトダイオードの空乏層でその大部分を
吸収され、電子−正孔対を生じ、カソード電極７または
アノード電極８より電気信号として取り出される。ここ
で、ｐｉｎ型フォトダイオードの高速化をはかるために
は、空乏層の接合容量およびｐ型半導体層４、ｎ型半導
体層２の抵抗、電気抵抗などで規定されるＣＲ時定数を
低減する必要がある。一般的に、ｐ型半導体層に比べて
ｎ型半導体層の方がシート抵抗およびコンタクト抵抗を
低減できるため、ｐ型半導体層４の抵抗を低減すること
が重要となる。ｐ型半導体層４を数千Å以上に厚膜化す
れば、低抵抗化できるが、ｐ型半導体層４中の空乏化し
ていない領域で生じるキャリアによりパルス応答の裾引
き等の応答速度の劣化が生じると共に、さらに、同一の
プロセス、同一の層構成で超高速バイポーラトランジス
タを形成する場合、ベース層は数百Å程度に薄層化する
必要があることから、同一層構成のプロセスで高性能な
バイポーラトランジスタを形成することが不可能にな
る。本実施例の受光素子においては、ｎ型半導体層５が
ｐ型半導体層４上に積層されているため、ｐ型半導体層
４を厚くしなくても等価的に抵抗を低減できるため、受
光素子を高速化できる。なお、図１において、アノード
電極８ａ、８ｂとｎ型半導体層５の間にギャップがある
が、このギャップをなくし、これらを接触させる構成と
することもできる。また、ｐ型半導体層４を厚くしなく
てもよいため、例えば、半絶縁性半導体基板１およびｎ
型半導体層５をＩｎＰで形成し、ｎ型半導体層２、アン
ドープ半導体層３、ｐ型半導体層４をＩｎＧａＡｓで形
成し、ｎ型半導体層２をコレクタバッファ層、アンドー
プ半導体層３をコレクタ層、ｐ型半導体層４をベース
層、ｎ型半導体層５をエミッタ層として構成するＨＢＴ
の高性能化をはかることもでき、高性能なモノリシック
光受信回路の実現に寄与できる。また、上記の材料で構
成することにより、１．３μｍ帯や１．５μｍ帯の波長
の照射光信号に対して、ｎ型半導体層５が透明となり、
該ｐｉｎ型フォトダイオードの光吸収層に光を導入する
ことができる。
さらに詳細に説明する。 〈実施例１〉図１は、本実施例で例示する受光素子の断
面構造を示す模式図である。図において、半絶縁性半導
体基板１上に、ｎ型半導体層２、アンドープ半導体層
３、ｐ型半導体層４が順に積層されたｐｉｎ型フォトダ
イオード上に、さらにアンドープ半導体層３より禁制帯
幅の大きいｎ型半導体層５を積層した構造である。本受
光素子において、光信号６は、基板の上面より照射さ
れ、ｐｉｎ型フォトダイオードの空乏層でその大部分を
吸収され、電子−正孔対を生じ、カソード電極７または
アノード電極８より電気信号として取り出される。ここ
で、ｐｉｎ型フォトダイオードの高速化をはかるために
は、空乏層の接合容量およびｐ型半導体層４、ｎ型半導
体層２の抵抗、電気抵抗などで規定されるＣＲ時定数を
低減する必要がある。一般的に、ｐ型半導体層に比べて
ｎ型半導体層の方がシート抵抗およびコンタクト抵抗を
低減できるため、ｐ型半導体層４の抵抗を低減すること
が重要となる。ｐ型半導体層４を数千Å以上に厚膜化す
れば、低抵抗化できるが、ｐ型半導体層４中の空乏化し
ていない領域で生じるキャリアによりパルス応答の裾引
き等の応答速度の劣化が生じると共に、さらに、同一の
プロセス、同一の層構成で超高速バイポーラトランジス
タを形成する場合、ベース層は数百Å程度に薄層化する
必要があることから、同一層構成のプロセスで高性能な
バイポーラトランジスタを形成することが不可能にな
る。本実施例の受光素子においては、ｎ型半導体層５が
ｐ型半導体層４上に積層されているため、ｐ型半導体層
４を厚くしなくても等価的に抵抗を低減できるため、受
光素子を高速化できる。なお、図１において、アノード
電極８ａ、８ｂとｎ型半導体層５の間にギャップがある
が、このギャップをなくし、これらを接触させる構成と
することもできる。また、ｐ型半導体層４を厚くしなく
てもよいため、例えば、半絶縁性半導体基板１およびｎ
型半導体層５をＩｎＰで形成し、ｎ型半導体層２、アン
ドープ半導体層３、ｐ型半導体層４をＩｎＧａＡｓで形
成し、ｎ型半導体層２をコレクタバッファ層、アンドー
プ半導体層３をコレクタ層、ｐ型半導体層４をベース
層、ｎ型半導体層５をエミッタ層として構成するＨＢＴ
の高性能化をはかることもでき、高性能なモノリシック
光受信回路の実現に寄与できる。また、上記の材料で構
成することにより、１．３μｍ帯や１．５μｍ帯の波長
の照射光信号に対して、ｎ型半導体層５が透明となり、
該ｐｉｎ型フォトダイオードの光吸収層に光を導入する
ことができる。
【０００７】〈実施例２〉図２、３、４、５、６および
７は、本実施例で例示する受光素子の構成を示す模式図
であり、図２および図５は受光素子の断面構造を示し、
図３、図６および図７は上面図を示している。また、図
４は、受光素子の等価回路図である。なお、図２は図３
のＡ−Ａ′断面図、図５は図６のＡ−Ａ′断面図であ
る。なお、これらの受光素子の動作原理は、ほぼ同様で
あるので、代表して図２、図３を用いて説明する。本実
施例の受光素子は、図１に示した実施例１の受光素子と
ほぼ同じ構造であり、半絶縁性半導体基板１上に、ｎ型
半導体層２、アンドープ半導体層３、ｐ型半導体層４が
順に積層されたｐｉｎ型フォトダイオード上に、さらに
アンドープ半導体層３より禁制帯幅の大きいｎ型半導体
層５を積層した構造である。本受光素子においても、光
信号６は基板の上面より照射され、ｐｉｎ型フォトダイ
オードの空乏層でその大部分を吸収され、電子−正孔対
を生じる。ここで本実施例の受光素子においては、ｐ型
半導体層４はｐ側オーミック電極９およびｎ側オーミッ
ク電極１０を介してｎ型半導体層５とも接続されている
ため、ｐ型半導体層４の等価的な抵抗をさらに低減で
き、受光素子をよりいっそう高速化できる。合わせて、
本実施例の受光素子においては、図４に等価回路として
示したように、ｎ型半導体層５とｐ型半導体層４の接合
容量２０、ｎ型半導体層寄生抵抗２１を介してもアノー
ド端子１４に接続されている。ここで、ｎ型半導体のシ
ートおよびコンタクト抵抗はｐ型のそれらに比べて小さ
いため、ｎ型半導体寄生抵抗２１は、主にｐ型半導体層
４側から生じる寄生抵抗１６と比較して大幅に小さくで
きる。その上、接合容量１９は、ｐｉｎ接合に生じた容
量であるのに対し、ｎ型半導体層５とｐ型半導体層４の
接合容量２０はｐｎ接合によって生じた容量であり、か
つ印加バイアスはゼロバイアスであるため、ほぼ同じ接
合面積であっても、その容量値は大幅に大きくなる。こ
れらの要因のため、本実施例の受光素子においては、特
に周波数が高い領域で、上記の接合容量２０が、アノー
ド端子１４に対する寄生抵抗１６、シリーズ抵抗１８の
バイパス短絡として働く。以上の２つの要因により、ｐ
型半導体層４を厚くすることなく受光素子を大幅に高速
化できるため、例えば実施例１に記述した材料を用いる
ことにより、実施例１と同様に同一層構成のＨＢＴの高
速化をはかることができ、高性能なモノリシック光受信
回路の実現に寄与できる。なお、図３に示したように、
ｎ型半導体層２を部分的にエッチングにより除去し、半
絶縁性半導体基板１に形成した配線１３上に積層した絶
縁配線交差により生じる寄生容量を避けることができ、
よって本受光素子の高速性を保つことができる。また、
図５、図６に示した受光素子のように、配線１３の引き
出し部分上の領域でのみｎ側オーミック電極１０とｐ側
オーミック電極９を接続してもよい。本構成により、同
一の受光径で考えた場合、図４に示した電極導体間寄生
容量１７、接合容量１９を低減できるため、さらに本受
光素子を高速化できる。なお、図２、図５において、ｐ
側オーミック電極９とｎ型半導体層５を接触させている
が、図１に示した例のようにギャップを設けてもよい。
また、図７に示した受光素子のように、ｎ側オーミック
電極１０およびｐ側オーミック電極９を一度素子外部に
引き出した後、接続しても良い。なお、本実施例におい
ては、円形の素子構造および受光面を示しているが、素
子構造または受光面の一部またはすべてが、方形その他
の形状であっても構わない。
７は、本実施例で例示する受光素子の構成を示す模式図
であり、図２および図５は受光素子の断面構造を示し、
図３、図６および図７は上面図を示している。また、図
４は、受光素子の等価回路図である。なお、図２は図３
のＡ−Ａ′断面図、図５は図６のＡ−Ａ′断面図であ
る。なお、これらの受光素子の動作原理は、ほぼ同様で
あるので、代表して図２、図３を用いて説明する。本実
施例の受光素子は、図１に示した実施例１の受光素子と
ほぼ同じ構造であり、半絶縁性半導体基板１上に、ｎ型
半導体層２、アンドープ半導体層３、ｐ型半導体層４が
順に積層されたｐｉｎ型フォトダイオード上に、さらに
アンドープ半導体層３より禁制帯幅の大きいｎ型半導体
層５を積層した構造である。本受光素子においても、光
信号６は基板の上面より照射され、ｐｉｎ型フォトダイ
オードの空乏層でその大部分を吸収され、電子−正孔対
を生じる。ここで本実施例の受光素子においては、ｐ型
半導体層４はｐ側オーミック電極９およびｎ側オーミッ
ク電極１０を介してｎ型半導体層５とも接続されている
ため、ｐ型半導体層４の等価的な抵抗をさらに低減で
き、受光素子をよりいっそう高速化できる。合わせて、
本実施例の受光素子においては、図４に等価回路として
示したように、ｎ型半導体層５とｐ型半導体層４の接合
容量２０、ｎ型半導体層寄生抵抗２１を介してもアノー
ド端子１４に接続されている。ここで、ｎ型半導体のシ
ートおよびコンタクト抵抗はｐ型のそれらに比べて小さ
いため、ｎ型半導体寄生抵抗２１は、主にｐ型半導体層
４側から生じる寄生抵抗１６と比較して大幅に小さくで
きる。その上、接合容量１９は、ｐｉｎ接合に生じた容
量であるのに対し、ｎ型半導体層５とｐ型半導体層４の
接合容量２０はｐｎ接合によって生じた容量であり、か
つ印加バイアスはゼロバイアスであるため、ほぼ同じ接
合面積であっても、その容量値は大幅に大きくなる。こ
れらの要因のため、本実施例の受光素子においては、特
に周波数が高い領域で、上記の接合容量２０が、アノー
ド端子１４に対する寄生抵抗１６、シリーズ抵抗１８の
バイパス短絡として働く。以上の２つの要因により、ｐ
型半導体層４を厚くすることなく受光素子を大幅に高速
化できるため、例えば実施例１に記述した材料を用いる
ことにより、実施例１と同様に同一層構成のＨＢＴの高
速化をはかることができ、高性能なモノリシック光受信
回路の実現に寄与できる。なお、図３に示したように、
ｎ型半導体層２を部分的にエッチングにより除去し、半
絶縁性半導体基板１に形成した配線１３上に積層した絶
縁配線交差により生じる寄生容量を避けることができ、
よって本受光素子の高速性を保つことができる。また、
図５、図６に示した受光素子のように、配線１３の引き
出し部分上の領域でのみｎ側オーミック電極１０とｐ側
オーミック電極９を接続してもよい。本構成により、同
一の受光径で考えた場合、図４に示した電極導体間寄生
容量１７、接合容量１９を低減できるため、さらに本受
光素子を高速化できる。なお、図２、図５において、ｐ
側オーミック電極９とｎ型半導体層５を接触させている
が、図１に示した例のようにギャップを設けてもよい。
また、図７に示した受光素子のように、ｎ側オーミック
電極１０およびｐ側オーミック電極９を一度素子外部に
引き出した後、接続しても良い。なお、本実施例におい
ては、円形の素子構造および受光面を示しているが、素
子構造または受光面の一部またはすべてが、方形その他
の形状であっても構わない。
【０００８】〈実施例３〉本実施例においては、上記実
施例１または実施例２に示した図１、図２、図５におい
て、ｎ型半導体層５の厚さを次の（数１）式を満足する
ように設定する。 〔（照射光波長）／（ｎ型半導体層５の屈折率）〕×〔（２ｎ＋１）／４〕 ………（数１） （式中、ｎ＝０、１、２、３……を表わす。） このように、ｎ型半導体層５の厚さを設定すると、反射
防止用絶縁体膜を蒸着しなくても、照射される光信号を
受光素子表面で反射することなく光吸収層に導入するこ
とができ、量子効率を増大させることができる。
施例１または実施例２に示した図１、図２、図５におい
て、ｎ型半導体層５の厚さを次の（数１）式を満足する
ように設定する。 〔（照射光波長）／（ｎ型半導体層５の屈折率）〕×〔（２ｎ＋１）／４〕 ………（数１） （式中、ｎ＝０、１、２、３……を表わす。） このように、ｎ型半導体層５の厚さを設定すると、反射
防止用絶縁体膜を蒸着しなくても、照射される光信号を
受光素子表面で反射することなく光吸収層に導入するこ
とができ、量子効率を増大させることができる。
【０００９】〈実施例４〉図８は、本実施例で例示する
受光素子の構造断面を示す模式図である。図において、
２２は実施例１として例示した図１の受光素子、２３は
同一層構成のＨＢＴである。上記実施例１または実施例
２において詳細に説明したように、本発明の受光素子
は、ｐ型半導体層４を薄層化しても、受光素子の高速化
が実現できるため、図８に示したように、同一層構成で
高速動作をもたらす薄いベース層（ｐ型半導体層４）を
持つＨＢＴを、何ら特殊なプロセスを用いることなく、
同一半導体基板上に製作できる。よって、超高速受光素
子と超高周波増幅器などの電子回路を集積した、高性能
なモノリシック光受信回路の実現に寄与できる。また、
実施例２または実施例３に示した受光素子も同様に、本
実施例に容易に適用できる。また、以上説明した、すべ
ての本発明の実施例に示した受光素子を構成する半導体
材料として、半絶縁性半導体基板１およびｎ型半導体層
５をＩｎＰで形成し、ｎ型半導体層２、アンドープ半導
体層３、ｐ型半導体層４をＩｎＧａＡｓで形成する場合
を述べたが、ｎ型半導体層２（ＩｎＧａＡｓ層）をｎ型
ＩｎＰ層または、１層以上のｎ型ＩｎＧａＡｓ層とｎ型
ＩｎＰ層の組み合わせにより構成しても構わない。ま
た、ｎ型半導体層５（ＩｎＰ層）も同様に１層以上のｎ
型ＩｎＧａＡｓ層とｎ型ＩｎＰ層の組み合わせにより構
成しても構わない。さらに、ＩｎＰ系材料に代わり、Ｇ
ａＡｓ系材料を使用しても構わない。
受光素子の構造断面を示す模式図である。図において、
２２は実施例１として例示した図１の受光素子、２３は
同一層構成のＨＢＴである。上記実施例１または実施例
２において詳細に説明したように、本発明の受光素子
は、ｐ型半導体層４を薄層化しても、受光素子の高速化
が実現できるため、図８に示したように、同一層構成で
高速動作をもたらす薄いベース層（ｐ型半導体層４）を
持つＨＢＴを、何ら特殊なプロセスを用いることなく、
同一半導体基板上に製作できる。よって、超高速受光素
子と超高周波増幅器などの電子回路を集積した、高性能
なモノリシック光受信回路の実現に寄与できる。また、
実施例２または実施例３に示した受光素子も同様に、本
実施例に容易に適用できる。また、以上説明した、すべ
ての本発明の実施例に示した受光素子を構成する半導体
材料として、半絶縁性半導体基板１およびｎ型半導体層
５をＩｎＰで形成し、ｎ型半導体層２、アンドープ半導
体層３、ｐ型半導体層４をＩｎＧａＡｓで形成する場合
を述べたが、ｎ型半導体層２（ＩｎＧａＡｓ層）をｎ型
ＩｎＰ層または、１層以上のｎ型ＩｎＧａＡｓ層とｎ型
ＩｎＰ層の組み合わせにより構成しても構わない。ま
た、ｎ型半導体層５（ＩｎＰ層）も同様に１層以上のｎ
型ＩｎＧａＡｓ層とｎ型ＩｎＰ層の組み合わせにより構
成しても構わない。さらに、ＩｎＰ系材料に代わり、Ｇ
ａＡｓ系材料を使用しても構わない。
【００１０】
【発明の効果】以上詳細に説明したように、本発明の受
光素子によれば、半絶縁性半導体基板上にｎ型半導体
層、アンドープ半導体層、ｐ型半導体層が順に積層され
たｐｉｎ型フォトダイオードにおいて、ｐ層上にアンド
ープ半導体層より禁制帯幅の大きいｎ型半導体層をさら
に積層しているため、従来の受光素子（ｐｉｎ型フォト
ダイオード）と比較して、ｐ層を薄層化しても、ＣＲ時
定数で制限される、受光素子の応答速度を大幅に高速化
できる。したがって、全く同一層構成のプロセスで膜厚
の薄いベース層（ｐ層）を有する高性能ＨＢＴを容易に
製作でき、よって上記高速受光素子と超高周波ＨＢＴを
半導体基板上にモノリシック集積でき、高性能、低コス
トなモノリシック光受信回路の実現に寄与できる。ま
た、ｐ層上に積層したアンドープ半導体層より禁制帯幅
の大きいｎ型半導体層と上記ｐ型半導体層を短絡するこ
とにより、アノード端子側の引き出しを、これにより生
じる大きなゼロバイアスｐｎ接合容量を介しても行うこ
とができ、薄いｐ層に起因する寄生抵抗などをバイパス
できるため、さらにＣＲ時定数を低減できる。このた
め、ｐ型半導体層を厚くすることなく受光素子をさらに
高速化でき、かつ全く同一層構成のプロセスで膜厚の薄
いベース層（ｐ層）を有する高性能ＨＢＴを容易に製作
できるため、よりいっそう高速な受光素子と超高周波Ｈ
ＢＴを半導体基板上にモノリシック集積でき、高性能、
低コストなモノリシック光受信回路の実現に寄与でき
る。さらに、上記ｎ型半導体層の厚さを、〔（照射光波
長）／（ｎ型半導体層の屈折率）〕×〔（２ｎ＋１）／
４〕（ただし、ｎ＝０、１、２、３……を表わす。）と
することにより、反射防止用絶縁体膜を蒸着しなくて
も、受光素子表面に照射される光信号を反射することな
く、効率よく光吸収層に導くことができ、量子効率を著
しく増大させることができる。したがって、本発明の受
光素子は、マイクロ波ないしはミリ波サブキャリア多重
光伝送システムや、１０Ｇb／ｓ程度以上の超高速光通
信システム用光受信装置の小型化、経済化、高性能化を
実現することができる。
光素子によれば、半絶縁性半導体基板上にｎ型半導体
層、アンドープ半導体層、ｐ型半導体層が順に積層され
たｐｉｎ型フォトダイオードにおいて、ｐ層上にアンド
ープ半導体層より禁制帯幅の大きいｎ型半導体層をさら
に積層しているため、従来の受光素子（ｐｉｎ型フォト
ダイオード）と比較して、ｐ層を薄層化しても、ＣＲ時
定数で制限される、受光素子の応答速度を大幅に高速化
できる。したがって、全く同一層構成のプロセスで膜厚
の薄いベース層（ｐ層）を有する高性能ＨＢＴを容易に
製作でき、よって上記高速受光素子と超高周波ＨＢＴを
半導体基板上にモノリシック集積でき、高性能、低コス
トなモノリシック光受信回路の実現に寄与できる。ま
た、ｐ層上に積層したアンドープ半導体層より禁制帯幅
の大きいｎ型半導体層と上記ｐ型半導体層を短絡するこ
とにより、アノード端子側の引き出しを、これにより生
じる大きなゼロバイアスｐｎ接合容量を介しても行うこ
とができ、薄いｐ層に起因する寄生抵抗などをバイパス
できるため、さらにＣＲ時定数を低減できる。このた
め、ｐ型半導体層を厚くすることなく受光素子をさらに
高速化でき、かつ全く同一層構成のプロセスで膜厚の薄
いベース層（ｐ層）を有する高性能ＨＢＴを容易に製作
できるため、よりいっそう高速な受光素子と超高周波Ｈ
ＢＴを半導体基板上にモノリシック集積でき、高性能、
低コストなモノリシック光受信回路の実現に寄与でき
る。さらに、上記ｎ型半導体層の厚さを、〔（照射光波
長）／（ｎ型半導体層の屈折率）〕×〔（２ｎ＋１）／
４〕（ただし、ｎ＝０、１、２、３……を表わす。）と
することにより、反射防止用絶縁体膜を蒸着しなくて
も、受光素子表面に照射される光信号を反射することな
く、効率よく光吸収層に導くことができ、量子効率を著
しく増大させることができる。したがって、本発明の受
光素子は、マイクロ波ないしはミリ波サブキャリア多重
光伝送システムや、１０Ｇb／ｓ程度以上の超高速光通
信システム用光受信装置の小型化、経済化、高性能化を
実現することができる。
【図１】本発明の実施例１で例示した受光素子の断面構
造を示す模式図。
造を示す模式図。
【図２】本発明の実施例２で例示した受光素子の断面構
造（図３のＡ−Ａ′断面図）を示す模式図。
造（図３のＡ−Ａ′断面図）を示す模式図。
【図３】本発明の実施例２の受光素子の上面図。
【図４】本発明の実施例２で例示した受光素子の等価回
路図。
路図。
【図５】本発明の実施例２で例示した受光素子の断面構
造（図６のＡ−Ａ′断面図）を示す模式図。
造（図６のＡ−Ａ′断面図）を示す模式図。
【図６】本発明の実施例２で例示した受光素子の上面
図。
図。
【図７】本発明の実施例２で例示した受光素子の上面
図。
図。
【図８】本発明の実施例４で例示した受光素子の断面構
造を示す模式図。
造を示す模式図。
【図９】従来の受光素子の断面構造を示す模式図。
【図１０】従来の受光素子の等価回路図。
【図１１】従来の受光素子の上面図。
１…半絶縁性半導体基板 ２…ｎ型半導体層 ３…アンドープ半導体層 ４…ｐ型半導体層 ５…ｎ型半導体層 ６…光信号 ７…カソード電極 ７ａ、７ｂ…カソード電極 ８…アノード電極 ８ａ、８ｂ…アノード電極 ９…ｐ側オーミック電極 ９ａ、９ｂ…ｐ側オーミック電極 １０…ｎ側オーミック電極 １０ａ、１０ｂ…ｎ側オーミック電極 １１…絶縁膜 １１ａ、１１ｂ…絶縁膜 １２…スルーホール １２ａ、１２ｂ…スルーホール １３…配線 １４…アノード端子 １５…カソード端子 １６…寄生抵抗 １７…寄生容量 １８…シリーズ抵抗 １９…接合容量 ２０…ｎ型半導体層５とｐ型半導体層４の接合容量 ２１…ｎ型半導体寄生抵抗 ２２…受光素子（ｐｉｎ型フォトダイオード）の構造断
面 ２３…ＨＢＴの構造断面 ２４ａ、２４ｂ…コレクタ電極 ２５ａ、２５ｂ…ベース電極 ２６…エミッタ電極
面 ２３…ＨＢＴの構造断面 ２４ａ、２４ｂ…コレクタ電極 ２５ａ、２５ｂ…ベース電極 ２６…エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 Ｈ０１Ｌ 29/205 29/72
Claims (4)
- 【請求項１】半絶縁性半導体基板上に、第１導電型を有
する第１の半導体層、高抵抗の第２の半導体層、第２導
電型を有する第３の半導体層が順に積層されたｐｉｎ型
フォトダイオードにおいて、 上記第３の半導体層上に、さらに第１導電型を有する第
４の半導体層を積層してなることを特徴とする受光素
子。 - 【請求項２】請求項１に記載の受光素子において、 第４の半導体層を、第３の半導体層と短絡してなること
を特徴とする受光素子。 - 【請求項３】請求項１または請求項２に記載の受光素子
において、 第４の半導体層の膜厚を、下記の（数１）式を満足する
関係に設定することを特徴とする受光素子。 〔（照射光波長）／（第４の半導体層の屈折率）〕×〔（２ｎ＋１）／４〕 ………（数１） （式中、ｎ＝０、１、２、３……を表わす。） - 【請求項４】請求項１ないし請求項３のいずれか１項に
記載の受光素子において、 第１の半導体層をコレクタバッファ層、第２の半導体層
をコレクタ層、第３の半導体層をベース層、第４の半導
体層をエミッタ層とするバイポーラトランジスタを、半
絶縁性半導体基板上に集積してなることを特徴とする受
光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17522894A JP3247552B2 (ja) | 1994-07-27 | 1994-07-27 | 受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17522894A JP3247552B2 (ja) | 1994-07-27 | 1994-07-27 | 受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846233A true JPH0846233A (ja) | 1996-02-16 |
| JP3247552B2 JP3247552B2 (ja) | 2002-01-15 |
Family
ID=15992523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17522894A Expired - Fee Related JP3247552B2 (ja) | 1994-07-27 | 1994-07-27 | 受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247552B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340339A (ja) * | 2004-05-25 | 2005-12-08 | Mitsubishi Electric Corp | 半導体素子 |
-
1994
- 1994-07-27 JP JP17522894A patent/JP3247552B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340339A (ja) * | 2004-05-25 | 2005-12-08 | Mitsubishi Electric Corp | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3247552B2 (ja) | 2002-01-15 |
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