JPH0844654A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH0844654A JPH0844654A JP18243994A JP18243994A JPH0844654A JP H0844654 A JPH0844654 A JP H0844654A JP 18243994 A JP18243994 A JP 18243994A JP 18243994 A JP18243994 A JP 18243994A JP H0844654 A JPH0844654 A JP H0844654A
- Authority
- JP
- Japan
- Prior art keywords
- card
- response
- unit
- address
- standby system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Safety Devices In Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、常用系と待機系とをハードウエア
で切換制御することにより、高速伝送系におけるＩ／Ｏ
カードの二重化の実現を図る。 【構成】 Ｉ／Ｏカード（１８，１９）のＩ／Ｏ応答送
出回路（２０）が、コントロールユニットから送出され
たＩ／Ｏアドレスを受けると、Ｉ／Ｏアドレスと自己の
アドレスとを比較し、比較結果がＩ／Ｏアドレスと自己
のアドレスとの一致を示すとき、Ｉ／Ｏ応答を送出し、
待機系動作阻止回路（２１）が、Ｉ／Ｏ応答送出回路か
らＩ／Ｏ応答を受けたとき、動作阻止信号を下位のＩ／
Ｏユニット（１５）に送出し、上位のＩ／Ｏユニットか
ら動作阻止信号を受けたとき、自己の待機系のＩ／Ｏカ
ードのＩ／Ｏ応答送出回路からＩ／Ｏ応答を受けた場合
でも、コントロールユニットと自己の待機系のＩ／Ｏカ
ードとの接続を開放し、動作阻止信号を下位のＩ／Ｏユ
ニットに送出するプログラマブルコントローラ。
で切換制御することにより、高速伝送系におけるＩ／Ｏ
カードの二重化の実現を図る。 【構成】 Ｉ／Ｏカード（１８，１９）のＩ／Ｏ応答送
出回路（２０）が、コントロールユニットから送出され
たＩ／Ｏアドレスを受けると、Ｉ／Ｏアドレスと自己の
アドレスとを比較し、比較結果がＩ／Ｏアドレスと自己
のアドレスとの一致を示すとき、Ｉ／Ｏ応答を送出し、
待機系動作阻止回路（２１）が、Ｉ／Ｏ応答送出回路か
らＩ／Ｏ応答を受けたとき、動作阻止信号を下位のＩ／
Ｏユニット（１５）に送出し、上位のＩ／Ｏユニットか
ら動作阻止信号を受けたとき、自己の待機系のＩ／Ｏカ
ードのＩ／Ｏ応答送出回路からＩ／Ｏ応答を受けた場合
でも、コントロールユニットと自己の待機系のＩ／Ｏカ
ードとの接続を開放し、動作阻止信号を下位のＩ／Ｏユ
ニットに送出するプログラマブルコントローラ。
Description
【０００１】
【産業上の利用分野】本発明は、常用系及び待機系のＩ
／Ｏカードを有するプログラマブルコントローラに係わ
り、特に常用系と待機系とをハードウエアで切換制御す
ることにより、高速伝送系におけるＩ／Ｏカードの二重
化を実現し得るプログラマブルコントローラに関する。
／Ｏカードを有するプログラマブルコントローラに係わ
り、特に常用系と待機系とをハードウエアで切換制御す
ることにより、高速伝送系におけるＩ／Ｏカードの二重
化を実現し得るプログラマブルコントローラに関する。
【０００２】
【従来の技術】従来、外部プロセスに対する入出力制御
には、制御の信頼性を確保するために常用系及び待機系
のＩ／Ｏカードを有するプログラマブルコントローラが
広く用いられている。
には、制御の信頼性を確保するために常用系及び待機系
のＩ／Ｏカードを有するプログラマブルコントローラが
広く用いられている。
【０００３】図５及び図６はこの種のプログラマブルコ
ントローラの構成図である。このプログラマブルコント
ローラは、コントロールユニット１がコントロールカー
ド２と、インタフェイスカード（以下、Ｉ／Ｆカードと
いう）３とを有し、複数のＩ／Ｏユニット４1 〜４3 は
Ｉ／Ｆカード３に接続された中継カード５1 〜５3 と、
常用系のＩ／Ｏカード６ａ1 〜６ａn 及び待機系のＩ／
Ｏカード６ｂ1 〜６ｂn とを備えている。なお、常用系
及び待機系のＩ／Ｏカード６ａ，６ｂは同一のＩ／Ｏユ
ニット４内の互いに隣接したスロットに実装され、Ｉ／
Ｆカード３内のＩ／Ｏバッファ７には常用系及び待機系
の別を示すスロット指定が記憶されている。
ントローラの構成図である。このプログラマブルコント
ローラは、コントロールユニット１がコントロールカー
ド２と、インタフェイスカード（以下、Ｉ／Ｆカードと
いう）３とを有し、複数のＩ／Ｏユニット４1 〜４3 は
Ｉ／Ｆカード３に接続された中継カード５1 〜５3 と、
常用系のＩ／Ｏカード６ａ1 〜６ａn 及び待機系のＩ／
Ｏカード６ｂ1 〜６ｂn とを備えている。なお、常用系
及び待機系のＩ／Ｏカード６ａ，６ｂは同一のＩ／Ｏユ
ニット４内の互いに隣接したスロットに実装され、Ｉ／
Ｆカード３内のＩ／Ｏバッファ７には常用系及び待機系
の別を示すスロット指定が記憶されている。
【０００４】ここで、各Ｉ／Ｏカード６ａ，６ｂは、自
己のＩ／Ｏカード本体の故障を検出したとき、アラーム
をコントロールユニットに送出するという自己診断機能
を有している。また、コントロールカードはスロット指
定の入替処理を実行するためのソフトウエアを有してい
る。
己のＩ／Ｏカード本体の故障を検出したとき、アラーム
をコントロールユニットに送出するという自己診断機能
を有している。また、コントロールカードはスロット指
定の入替処理を実行するためのソフトウエアを有してい
る。
【０００５】例えば常用系のＩ／Ｏカード６ａ1 に異常
が発生したとする。このＩ／Ｏカード６ａ1 は自己診断
機能によりアラームをＩ／Ｆカード３を通してコントロ
ールカード２に送信する。コントロールカード２はこの
アラームの受信によりＩ／Ｆカード３のＩ／Ｏバッファ
７に記憶されたスロット指定を入替える。これにより、
常用系のＩ／Ｏカード６ａ1 が待機系に切替えられる一
方、待機系のＩ／Ｏカード６ｂ1 が常用系に切替えられ
る。
が発生したとする。このＩ／Ｏカード６ａ1 は自己診断
機能によりアラームをＩ／Ｆカード３を通してコントロ
ールカード２に送信する。コントロールカード２はこの
アラームの受信によりＩ／Ｆカード３のＩ／Ｏバッファ
７に記憶されたスロット指定を入替える。これにより、
常用系のＩ／Ｏカード６ａ1 が待機系に切替えられる一
方、待機系のＩ／Ｏカード６ｂ1 が常用系に切替えられ
る。
【０００６】
【発明が解決しようとする課題】しかしながら以上のよ
うなプログラマブルコントローラでは、常用系と待機系
との切替にソフトウエアを用いていることから切替完了
までに時間がかかっている。
うなプログラマブルコントローラでは、常用系と待機系
との切替にソフトウエアを用いていることから切替完了
までに時間がかかっている。
【０００７】このため、高速応答を要求されないシリア
ル伝送の分野では適用可能であるが、高速応答を要求さ
れるパラレル伝送には適用が困難であるという問題があ
る。本発明は上記実情を考慮してなされたもので、常用
系と待機系とをハードウエアで切換制御することによ
り、高速伝送系におけるＩ／Ｏカードの二重化を実現し
得るプログラマブルコントローラを提供することを目的
とする。
ル伝送の分野では適用可能であるが、高速応答を要求さ
れるパラレル伝送には適用が困難であるという問題があ
る。本発明は上記実情を考慮してなされたもので、常用
系と待機系とをハードウエアで切換制御することによ
り、高速伝送系におけるＩ／Ｏカードの二重化を実現し
得るプログラマブルコントローラを提供することを目的
とする。
【０００８】
【課題を解決するための手段】請求項１に対応する発明
は、コントロールユニットに複数のＩ／Ｏユニットが並
列接続され、且つこれら各Ｉ／Ｏユニットが上位から下
位に向けて互いに直列接続されているプログラマブルコ
ントローラであって、前記各Ｉ／Ｏユニットとしては、
同一のＩ／Ｏアドレスにより示される常用系又は待機系
のＩ／Ｏカードを有し、前記コントロールユニットから
送出された前記Ｉ／Ｏアドレスを受けると、このＩ／Ｏ
アドレスと自己のアドレスとを比較し、比較結果が当該
Ｉ／Ｏアドレスと自己のアドレスとの一致を示すとき、
Ｉ／Ｏ応答を送出する前記常用系又は待機系のＩ／Ｏカ
ードに設けられたＩ／Ｏ応答送出回路と、このＩ／Ｏ応
答送出回路からＩ／Ｏ応答を受けたとき、動作阻止信号
を下位のＩ／Ｏユニットに送出し、上位のＩ／Ｏユニッ
トから動作阻止信号を受けたとき、自己の待機系のＩ／
ＯカードにおけるＩ／Ｏ応答送出回路からＩ／Ｏ応答を
受けた場合であっても、前記コントロールユニットと自
己の待機系のＩ／Ｏカードとの接続を開放し、且つ動作
阻止信号を下位のＩ／Ｏユニットに送出する待機系動作
阻止回路とを備えたプログラマブルコントローラであ
る。
は、コントロールユニットに複数のＩ／Ｏユニットが並
列接続され、且つこれら各Ｉ／Ｏユニットが上位から下
位に向けて互いに直列接続されているプログラマブルコ
ントローラであって、前記各Ｉ／Ｏユニットとしては、
同一のＩ／Ｏアドレスにより示される常用系又は待機系
のＩ／Ｏカードを有し、前記コントロールユニットから
送出された前記Ｉ／Ｏアドレスを受けると、このＩ／Ｏ
アドレスと自己のアドレスとを比較し、比較結果が当該
Ｉ／Ｏアドレスと自己のアドレスとの一致を示すとき、
Ｉ／Ｏ応答を送出する前記常用系又は待機系のＩ／Ｏカ
ードに設けられたＩ／Ｏ応答送出回路と、このＩ／Ｏ応
答送出回路からＩ／Ｏ応答を受けたとき、動作阻止信号
を下位のＩ／Ｏユニットに送出し、上位のＩ／Ｏユニッ
トから動作阻止信号を受けたとき、自己の待機系のＩ／
ＯカードにおけるＩ／Ｏ応答送出回路からＩ／Ｏ応答を
受けた場合であっても、前記コントロールユニットと自
己の待機系のＩ／Ｏカードとの接続を開放し、且つ動作
阻止信号を下位のＩ／Ｏユニットに送出する待機系動作
阻止回路とを備えたプログラマブルコントローラであ
る。
【０００９】また、請求項２に対応する発明は、請求項
１に対応するプログラマブルコントローラにおいて、前
記Ｉ／Ｏ応答送出回路が、自己の属するＩ／Ｏユニット
が異常のとき、待機系に切換えられるようにＩ／Ｏ応答
の送出を阻止する応答送出阻止手段を備えたプログラマ
ブルコントローラである。
１に対応するプログラマブルコントローラにおいて、前
記Ｉ／Ｏ応答送出回路が、自己の属するＩ／Ｏユニット
が異常のとき、待機系に切換えられるようにＩ／Ｏ応答
の送出を阻止する応答送出阻止手段を備えたプログラマ
ブルコントローラである。
【００１０】
【作用】従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、各Ｉ／Ｏユニットが、同一
のＩ／Ｏアドレスにより示される常用系又は待機系のＩ
／Ｏカードを有し、Ｉ／Ｏカードに設けられたＩ／Ｏ応
答送出回路が、コントロールユニットから送出されたＩ
／Ｏアドレスを受けると、このＩ／Ｏアドレスと自己の
アドレスとを比較し、比較結果が当該Ｉ／Ｏアドレスと
自己のアドレスとの一致を示すとき、Ｉ／Ｏ応答を送出
し、待機系動作阻止回路が、このＩ／Ｏ応答送出回路か
らＩ／Ｏ応答を受けたとき、動作阻止信号を下位のＩ／
Ｏユニットに送出し、上位のＩ／Ｏユニットから動作阻
止信号を受けたとき、自己の待機系のＩ／Ｏカードにお
けるＩ／Ｏ応答送出回路からＩ／Ｏ応答を受けた場合で
あっても、コントロールユニットと自己の待機系のＩ／
Ｏカードとの接続を開放し、且つ動作阻止信号を下位の
Ｉ／Ｏユニットに送出するので、常用系と待機系とをハ
ードウエアで切換制御することにより、高速伝送系にお
けるＩ／Ｏカードの二重化を実現することができる。
な手段を講じたことにより、各Ｉ／Ｏユニットが、同一
のＩ／Ｏアドレスにより示される常用系又は待機系のＩ
／Ｏカードを有し、Ｉ／Ｏカードに設けられたＩ／Ｏ応
答送出回路が、コントロールユニットから送出されたＩ
／Ｏアドレスを受けると、このＩ／Ｏアドレスと自己の
アドレスとを比較し、比較結果が当該Ｉ／Ｏアドレスと
自己のアドレスとの一致を示すとき、Ｉ／Ｏ応答を送出
し、待機系動作阻止回路が、このＩ／Ｏ応答送出回路か
らＩ／Ｏ応答を受けたとき、動作阻止信号を下位のＩ／
Ｏユニットに送出し、上位のＩ／Ｏユニットから動作阻
止信号を受けたとき、自己の待機系のＩ／Ｏカードにお
けるＩ／Ｏ応答送出回路からＩ／Ｏ応答を受けた場合で
あっても、コントロールユニットと自己の待機系のＩ／
Ｏカードとの接続を開放し、且つ動作阻止信号を下位の
Ｉ／Ｏユニットに送出するので、常用系と待機系とをハ
ードウエアで切換制御することにより、高速伝送系にお
けるＩ／Ｏカードの二重化を実現することができる。
【００１１】また、請求項２に対応する発明は、Ｉ／Ｏ
応答送出回路に備えられた応答送出阻止手段が、自己の
属するＩ／Ｏユニットが異常のとき、待機系に切換えら
れるようにＩ／Ｏ応答の送出を阻止するので、請求項１
に対応する作用と同様の作用を奏することができる。
応答送出回路に備えられた応答送出阻止手段が、自己の
属するＩ／Ｏユニットが異常のとき、待機系に切換えら
れるようにＩ／Ｏ応答の送出を阻止するので、請求項１
に対応する作用と同様の作用を奏することができる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例に係るプログラマ
ブルコントローラの構成図である。このプログラマブル
コントローラは、コントロールユニット１１がコントロ
ールカード１２及びマスタＩ／Ｆ１３を有し、該コント
ロールカード１２がマスタＩ／Ｆ１３及びＩ／Ｏバス１
４を介して１段目乃至４段目のＩ／Ｏユニット１５1〜
１５4 内のＩ／Ｆカード１６1 〜１６4 に接続されてい
る。各Ｉ／Ｆカード１６1 〜１６4 はローカルバス１７
1 〜１７4 を介して複数の常用系又は待機系のＩ／Ｏカ
ード１８ａ1 〜１８ａn ，１８ｂ1 〜１８ｂn 、１９ａ
1 〜１９ａn ，１９ｂ1 〜１９ｂn に接続されている。
なお、各Ｉ／Ｏユニット１５1 〜１５4のうち、１段目
のＩ／Ｏユニット１５1 が最上位の優先度を有し、以
下、段数に比例して順次優先度を低下させている。
て説明する。図１は本発明の一実施例に係るプログラマ
ブルコントローラの構成図である。このプログラマブル
コントローラは、コントロールユニット１１がコントロ
ールカード１２及びマスタＩ／Ｆ１３を有し、該コント
ロールカード１２がマスタＩ／Ｆ１３及びＩ／Ｏバス１
４を介して１段目乃至４段目のＩ／Ｏユニット１５1〜
１５4 内のＩ／Ｆカード１６1 〜１６4 に接続されてい
る。各Ｉ／Ｆカード１６1 〜１６4 はローカルバス１７
1 〜１７4 を介して複数の常用系又は待機系のＩ／Ｏカ
ード１８ａ1 〜１８ａn ，１８ｂ1 〜１８ｂn 、１９ａ
1 〜１９ａn ，１９ｂ1 〜１９ｂn に接続されている。
なお、各Ｉ／Ｏユニット１５1 〜１５4のうち、１段目
のＩ／Ｏユニット１５1 が最上位の優先度を有し、以
下、段数に比例して順次優先度を低下させている。
【００１３】ここで、各Ｉ／Ｏカード１８ａ1 〜１８ａ
n ，１８ｂ1 〜１８ｂn 、１９ａ1〜１９ａn ，１９ｂ1
〜１９ｂn では、同一のＩ／Ｏアドレスにより示され
る常用系又は待機系のＩ／Ｏカードが１つの組を構成
し、各々Ｉ／Ｏ応答送出回路２０を備えている。また、
これら常用系及び待機系のＩ／Ｏカードは互いに異なる
Ｉ／Ｏユニットに配置されている。なお、ここではａの
添字で示す常用系のＩ／Ｏカード１８ａ1 〜１８ａn が
１段目のＩ／Ｏユニット１５1 に設けられ、ｂの添字で
示す待機系のＩ／Ｏカード１８ｂ1 〜１８ｂn が４段目
のＩ／Ｏユニット１５4 に設けられている。また、他の
常用系及び待機系のＩ／Ｏカード１９ａ1〜１９ａn ，
１９ｂ1 〜１９ｂn は２段目及び３段目のＩ／Ｏユニッ
ト１５2 ，１５3 内に配置されている。
n ，１８ｂ1 〜１８ｂn 、１９ａ1〜１９ａn ，１９ｂ1
〜１９ｂn では、同一のＩ／Ｏアドレスにより示され
る常用系又は待機系のＩ／Ｏカードが１つの組を構成
し、各々Ｉ／Ｏ応答送出回路２０を備えている。また、
これら常用系及び待機系のＩ／Ｏカードは互いに異なる
Ｉ／Ｏユニットに配置されている。なお、ここではａの
添字で示す常用系のＩ／Ｏカード１８ａ1 〜１８ａn が
１段目のＩ／Ｏユニット１５1 に設けられ、ｂの添字で
示す待機系のＩ／Ｏカード１８ｂ1 〜１８ｂn が４段目
のＩ／Ｏユニット１５4 に設けられている。また、他の
常用系及び待機系のＩ／Ｏカード１９ａ1〜１９ａn ，
１９ｂ1 〜１９ｂn は２段目及び３段目のＩ／Ｏユニッ
ト１５2 ，１５3 内に配置されている。
【００１４】各Ｉ／Ｏ応答送出回路２０は、コントロー
ルカード１２からマスタＩ／Ｆ１３を介してＩ／Ｏバス
１４に送出されるＩ／ＯアドレスをＩ／Ｆカード１６1
〜１６4 からローカルバス１７1 〜１７4 を介して受け
ると、このＩ／Ｏアドレスと自己のアドレスとを比較
し、比較結果が当該Ｉ／Ｏアドレスと自己のアドレスと
の一致を示すとき、Ｉ／Ｏ応答をＩ／Ｆカード１６1 〜
１６4 に送出するものである。
ルカード１２からマスタＩ／Ｆ１３を介してＩ／Ｏバス
１４に送出されるＩ／ＯアドレスをＩ／Ｆカード１６1
〜１６4 からローカルバス１７1 〜１７4 を介して受け
ると、このＩ／Ｏアドレスと自己のアドレスとを比較
し、比較結果が当該Ｉ／Ｏアドレスと自己のアドレスと
の一致を示すとき、Ｉ／Ｏ応答をＩ／Ｆカード１６1 〜
１６4 に送出するものである。
【００１５】一方、各Ｉ／Ｆカード１６1 〜１６4 は、
上位から下位に向けて配置され、夫々動作阻止回路２１
1 〜２１4 を介して直列に接続されている。各動作阻止
回路２１1 〜２１4 は、自己のＩ／Ｏユニット１５1 〜
１５4 内のＩ／Ｏ応答送出回路２０からＩ／Ｏ応答を受
けたとき、“禁止モード”のディジーチェイン信号（動
作阻止信号）を下位のＩ／Ｏユニット１５2 〜１５4 に
送出し、上位のＩ／Ｏユニット１５1 〜１５3 から“禁
止モード”のディジーチェイン信号を受けたとき、自己
の待機系のＩ／Ｏカード１８ｂ1 〜１８ｂn ，１９ｂ1
〜１９ｂn におけるＩ／Ｏ応答送出回路２０からＩ／Ｏ
応答を受けた場合であっても、コントロールユニット１
１と自己の待機系のＩ／Ｏカード１８ｂ1 〜１８ｂn ，
１９ｂ1 〜１９ｂn との接続を開放し、且つ“禁止モー
ド”のディジーチェイン信号を下位のＩ／Ｏユニット１
５2 〜１５4 に送出するものである。なお、各動作阻止
回路２１1 〜２１4 は“禁止モード”のディジーチェイ
ン信号を送出しない場合、ディジーチェイン信号を許可
モードとし、下位のＩ／Ｏカードとコントロールユニッ
トとの接続を許可している。
上位から下位に向けて配置され、夫々動作阻止回路２１
1 〜２１4 を介して直列に接続されている。各動作阻止
回路２１1 〜２１4 は、自己のＩ／Ｏユニット１５1 〜
１５4 内のＩ／Ｏ応答送出回路２０からＩ／Ｏ応答を受
けたとき、“禁止モード”のディジーチェイン信号（動
作阻止信号）を下位のＩ／Ｏユニット１５2 〜１５4 に
送出し、上位のＩ／Ｏユニット１５1 〜１５3 から“禁
止モード”のディジーチェイン信号を受けたとき、自己
の待機系のＩ／Ｏカード１８ｂ1 〜１８ｂn ，１９ｂ1
〜１９ｂn におけるＩ／Ｏ応答送出回路２０からＩ／Ｏ
応答を受けた場合であっても、コントロールユニット１
１と自己の待機系のＩ／Ｏカード１８ｂ1 〜１８ｂn ，
１９ｂ1 〜１９ｂn との接続を開放し、且つ“禁止モー
ド”のディジーチェイン信号を下位のＩ／Ｏユニット１
５2 〜１５4 に送出するものである。なお、各動作阻止
回路２１1 〜２１4 は“禁止モード”のディジーチェイ
ン信号を送出しない場合、ディジーチェイン信号を許可
モードとし、下位のＩ／Ｏカードとコントロールユニッ
トとの接続を許可している。
【００１６】次に、以上のように構成されたプログラマ
ブルコントローラの動作を図２乃至図４のタイムチャー
トを用いて説明する。いま、１段目のＩ／Ｏユニット１
５1 内に常用系のＩ／Ｏカード１８ａ1 〜１８ａn があ
るとする。ここで、コントロールカード１２は、図２
（ａ）に示すように、マスタＩ／Ｆ１３を介してＩ／Ｏ
アドレス及びデータをＩ／Ｏバス１４に送出する。
ブルコントローラの動作を図２乃至図４のタイムチャー
トを用いて説明する。いま、１段目のＩ／Ｏユニット１
５1 内に常用系のＩ／Ｏカード１８ａ1 〜１８ａn があ
るとする。ここで、コントロールカード１２は、図２
（ａ）に示すように、マスタＩ／Ｆ１３を介してＩ／Ｏ
アドレス及びデータをＩ／Ｏバス１４に送出する。
【００１７】各Ｉ／Ｏユニット１５1 〜１５4 では、Ｉ
／Ｆカード１６1 〜１６4 がこのＩ／Ｏアドレスをロー
カルバス１７1 〜１７4 に送出する。各Ｉ／Ｏカード１
８ａ1 〜１８ａn ，１８ｂ1 〜１８ｂn 、１９ａ1 〜１
９ａn ，１９ｂ1 〜１９ｂnではＩ／Ｏ応答送出回路２
０がローカルバス１７1 〜１７4 上のＩ／Ｏアドレスと
自己のアドレスとを比較する。
／Ｆカード１６1 〜１６4 がこのＩ／Ｏアドレスをロー
カルバス１７1 〜１７4 に送出する。各Ｉ／Ｏカード１
８ａ1 〜１８ａn ，１８ｂ1 〜１８ｂn 、１９ａ1 〜１
９ａn ，１９ｂ1 〜１９ｂnではＩ／Ｏ応答送出回路２
０がローカルバス１７1 〜１７4 上のＩ／Ｏアドレスと
自己のアドレスとを比較する。
【００１８】ここで、Ｉ／Ｏユニット１５1 内のＩ／Ｏ
カード１８ａ1 のＩ／Ｏ応答送出回路２０において該比
較結果が一致を示す。このため、このＩ／Ｏ応答送出回
路２０は、図２（ｂ）に示すように、Ｉ／Ｏ応答をロー
カルバス１７1 に送出し、Ｉ／Ｆカード１６1 がこのＩ
／Ｏ応答を取込む。
カード１８ａ1 のＩ／Ｏ応答送出回路２０において該比
較結果が一致を示す。このため、このＩ／Ｏ応答送出回
路２０は、図２（ｂ）に示すように、Ｉ／Ｏ応答をロー
カルバス１７1 に送出し、Ｉ／Ｆカード１６1 がこのＩ
／Ｏ応答を取込む。
【００１９】このとき、Ｉ／Ｆカード１６1 内の動作阻
止回路２１1 は、図２（ｃ）に示すように、“禁止モー
ド”のディジーチェイン信号を下位である２段目のＩ／
Ｆカード１６2 に送出する。
止回路２１1 は、図２（ｃ）に示すように、“禁止モー
ド”のディジーチェイン信号を下位である２段目のＩ／
Ｆカード１６2 に送出する。
【００２０】２段目のＩ／Ｆカード１６2 内の動作阻止
回路２１2 は、上位である１段目のＩ／Ｏユニット１５
1 から“禁止モード”のディジーチェイン信号を受けた
とき、自己のＩ／Ｆカード１６2 と自己のＩ／Ｏユニッ
ト１５2 内の各Ｉ／Ｏカード１９ａ1 〜１９ａn との接
続を開放し、図２（ｄ）に示すように、“禁止モード”
のディジーチェイン信号を下位である３段目のＩ／Ｆカ
ード１６3 に送出する。
回路２１2 は、上位である１段目のＩ／Ｏユニット１５
1 から“禁止モード”のディジーチェイン信号を受けた
とき、自己のＩ／Ｆカード１６2 と自己のＩ／Ｏユニッ
ト１５2 内の各Ｉ／Ｏカード１９ａ1 〜１９ａn との接
続を開放し、図２（ｄ）に示すように、“禁止モード”
のディジーチェイン信号を下位である３段目のＩ／Ｆカ
ード１６3 に送出する。
【００２１】同様に３段目のＩ／Ｆカード１６3 内の動
作阻止回路２１3 は、上位である２段目のＩ／Ｏユニッ
ト１５2 から“禁止モード”のディジーチェイン信号を
受けたとき、自己のＩ／Ｆカード１６3 と自己のＩ／Ｏ
ユニット１５3 内の各Ｉ／Ｏカード１９ｂ1 〜１９ｂn
との接続を開放し、図２（ｅ）に示すように、“禁止モ
ード”のディジーチェイン信号を下位である４段目のＩ
／Ｆカード１６4 に送出する。
作阻止回路２１3 は、上位である２段目のＩ／Ｏユニッ
ト１５2 から“禁止モード”のディジーチェイン信号を
受けたとき、自己のＩ／Ｆカード１６3 と自己のＩ／Ｏ
ユニット１５3 内の各Ｉ／Ｏカード１９ｂ1 〜１９ｂn
との接続を開放し、図２（ｅ）に示すように、“禁止モ
ード”のディジーチェイン信号を下位である４段目のＩ
／Ｆカード１６4 に送出する。
【００２２】また、４段目のＩ／Ｆカード１６4 内の動
作阻止回路２１4 は、上位である３段目のＩ／Ｏユニッ
ト１５4 から“禁止モード”のディジーチェイン信号を
受けたとき、自己の待機系のＩ／Ｏカード１８ｂ1 にお
けるＩ／Ｏ応答送出回路２０からＩ／Ｏ応答を受けた場
合であっても、自己のＩ／Ｆカード２１4 と自己のＩ／
Ｏユニット１５4 内の各Ｉ／Ｏカード１８ｂ1 〜１８n
との接続を開放する。
作阻止回路２１4 は、上位である３段目のＩ／Ｏユニッ
ト１５4 から“禁止モード”のディジーチェイン信号を
受けたとき、自己の待機系のＩ／Ｏカード１８ｂ1 にお
けるＩ／Ｏ応答送出回路２０からＩ／Ｏ応答を受けた場
合であっても、自己のＩ／Ｆカード２１4 と自己のＩ／
Ｏユニット１５4 内の各Ｉ／Ｏカード１８ｂ1 〜１８n
との接続を開放する。
【００２３】このように、１段目のＩ／Ｏユニット１５
1 内に常用系のＩ／Ｏカード１８ａ1 があるとき、各Ｉ
／Ｏユニット１５1 〜１５4 の動作阻止回路が“禁止モ
ード”のディジーチェイン信号を下位のＩ／Ｏユニット
に送出し、該常用系のＩ／Ｏカード１８ａ1 と同一Ｉ／
Ｏアドレスをもつ待機系のＩ／Ｏカード１８ｂ1 の動作
を阻止するので、常用系と待機系とから常用系のＩ／Ｏ
カード１８ａ1 のみを選択して動作させることができ
る。
1 内に常用系のＩ／Ｏカード１８ａ1 があるとき、各Ｉ
／Ｏユニット１５1 〜１５4 の動作阻止回路が“禁止モ
ード”のディジーチェイン信号を下位のＩ／Ｏユニット
に送出し、該常用系のＩ／Ｏカード１８ａ1 と同一Ｉ／
Ｏアドレスをもつ待機系のＩ／Ｏカード１８ｂ1 の動作
を阻止するので、常用系と待機系とから常用系のＩ／Ｏ
カード１８ａ1 のみを選択して動作させることができ
る。
【００２４】次に、１段目のＩ／Ｏユニット１５1 内の
常用系のＩ／Ｏカード１８ａ1 に異常が発生し、常用系
のＩ／Ｏカード１８ａ1 と待機系のＩ／Ｏカード１８ｂ
1 とを切替える場合について図３を用いて述べる。
常用系のＩ／Ｏカード１８ａ1 に異常が発生し、常用系
のＩ／Ｏカード１８ａ1 と待機系のＩ／Ｏカード１８ｂ
1 とを切替える場合について図３を用いて述べる。
【００２５】いま、コントロールカード１１は、前述し
た通り、Ｉ／ＯアドレスをＩ／Ｏバス１４に送出し、各
Ｉ／Ｏユニット１５1 〜１５4 は、図３（ｆ）に示すよ
うに、このＩ／Ｏアドレスを自己のローカルバス１７1
〜１７4 に取り込む。
た通り、Ｉ／ＯアドレスをＩ／Ｏバス１４に送出し、各
Ｉ／Ｏユニット１５1 〜１５4 は、図３（ｆ）に示すよ
うに、このＩ／Ｏアドレスを自己のローカルバス１７1
〜１７4 に取り込む。
【００２６】ここで、１段目のＩ／Ｏユニット１５1 に
おいては、常用系のＩ／Ｏカード１８ａ1 のＩ／Ｏ応答
送出回路２０が自己診断機能により自己の異常を検出し
てＩ／Ｏアドレスに対するＩ／Ｏ応答を送出しない（応
答送出阻止手段）。このため、Ｉ／Ｆカード１６1 内の
動作阻止回路２１1 が、図３（ｈ）に示すように、ディ
ジーチェイン信号を“許可モード”にして下位である２
段目のＩ／Ｆカード１６2 に送出する。
おいては、常用系のＩ／Ｏカード１８ａ1 のＩ／Ｏ応答
送出回路２０が自己診断機能により自己の異常を検出し
てＩ／Ｏアドレスに対するＩ／Ｏ応答を送出しない（応
答送出阻止手段）。このため、Ｉ／Ｆカード１６1 内の
動作阻止回路２１1 が、図３（ｈ）に示すように、ディ
ジーチェイン信号を“許可モード”にして下位である２
段目のＩ／Ｆカード１６2 に送出する。
【００２７】２段目のＩ／Ｆカード１６2 内の動作阻止
回路２１2 は、自己のＩ／Ｏユニット１５2 内に該当す
るＩ／Ｏカードが無いことによりＩ／Ｏ応答を受けない
ため、図３（ｉ）に示すように、ディジーチェイン信号
を“許可モード”にして下位である３段目のＩ／Ｆカー
ド１６3 に送出する。
回路２１2 は、自己のＩ／Ｏユニット１５2 内に該当す
るＩ／Ｏカードが無いことによりＩ／Ｏ応答を受けない
ため、図３（ｉ）に示すように、ディジーチェイン信号
を“許可モード”にして下位である３段目のＩ／Ｆカー
ド１６3 に送出する。
【００２８】３段目のＩ／Ｆカード１６3 内の動作阻止
回路２１3 は、２段目と同様に自己のＩ／Ｏユニット１
５3 内に該当するＩ／Ｏカードが無いことにより、図３
（ｊ）に示すように、ディジーチェイン信号を“許可モ
ード”にして４段目のＩ／Ｆカード１６4 に送出する。
回路２１3 は、２段目と同様に自己のＩ／Ｏユニット１
５3 内に該当するＩ／Ｏカードが無いことにより、図３
（ｊ）に示すように、ディジーチェイン信号を“許可モ
ード”にして４段目のＩ／Ｆカード１６4 に送出する。
【００２９】４段目のＩ／Ｆカード１６4 は、図３
（ｇ）に示すように自己の待機系のＩ／Ｏカード１８ｂ
1 におけるＩ／Ｏ応答送出回路２０からＩ／Ｏ応答を受
け、該Ｉ／Ｏ応答をＩ／Ｏバス１４に送出する。これに
より、コントロールユニット１１はＩ／Ｏ応答をＩ／Ｏ
バス１４から読出して４段目の待機系のＩ／Ｏカード１
８ｂ1 とデータ伝送を実行する。すなわち、４段目の待
機系のＩ／Ｏカード１８ｂ1 が常用系となり、１段目の
常用系のＩ／Ｏカード１８ａ1 が自己の異常検出によ
り、待機系となる。
（ｇ）に示すように自己の待機系のＩ／Ｏカード１８ｂ
1 におけるＩ／Ｏ応答送出回路２０からＩ／Ｏ応答を受
け、該Ｉ／Ｏ応答をＩ／Ｏバス１４に送出する。これに
より、コントロールユニット１１はＩ／Ｏ応答をＩ／Ｏ
バス１４から読出して４段目の待機系のＩ／Ｏカード１
８ｂ1 とデータ伝送を実行する。すなわち、４段目の待
機系のＩ／Ｏカード１８ｂ1 が常用系となり、１段目の
常用系のＩ／Ｏカード１８ａ1 が自己の異常検出によ
り、待機系となる。
【００３０】なお、例えば１段目に常用系のＩ／Ｏカー
ド１８ａ1 〜１８ａn が配置され、２段目に待機系のＩ
／Ｏカード１８ｂ1 〜１８ｂn が配置され、且つ１段目
の常用系のＩ／Ｏカード１８ａ1 が自己の異常を検出し
た場合を図４を用いて説明する。
ド１８ａ1 〜１８ａn が配置され、２段目に待機系のＩ
／Ｏカード１８ｂ1 〜１８ｂn が配置され、且つ１段目
の常用系のＩ／Ｏカード１８ａ1 が自己の異常を検出し
た場合を図４を用いて説明する。
【００３１】いま、１段目のＩ／Ｏカード１８ａ1 は、
図４（ｋ）に示すＩ／Ｏアドレスに対して前述同様にＩ
／Ｏ応答を送出せず、１段目のＩ／Ｆカード１６1 は、
図４（ｍ）に示すように、ディジーチェイン信号を“許
可モード”として２段目のＩ／Ｆカード１６2 に送出す
る。
図４（ｋ）に示すＩ／Ｏアドレスに対して前述同様にＩ
／Ｏ応答を送出せず、１段目のＩ／Ｆカード１６1 は、
図４（ｍ）に示すように、ディジーチェイン信号を“許
可モード”として２段目のＩ／Ｆカード１６2 に送出す
る。
【００３２】２段目のＩ／Ｏカード１６2 は、図４
（ｌ）に示すように、Ｉ／Ｏ応答をＩ／Ｆカード１６2
に与え、Ｉ／Ｆカード１６2 は、図４（ｎ）に示すよう
に、“禁止モード”のディジーチェイン信号を３段目の
Ｉ／Ｆカード１６3 に送出する。３段目のＩ／Ｆカード
１６3 は、この“禁止モード”のディジーチェイン信号
によりＩ／Ｏバス１４と自己のＩ／Ｏカード１９との接
続を開放し、図４（ｏ）に示すように、“禁止モード”
のディジーチェイン信号を４段目のＩ／Ｆカード１６4
に送出する。
（ｌ）に示すように、Ｉ／Ｏ応答をＩ／Ｆカード１６2
に与え、Ｉ／Ｆカード１６2 は、図４（ｎ）に示すよう
に、“禁止モード”のディジーチェイン信号を３段目の
Ｉ／Ｆカード１６3 に送出する。３段目のＩ／Ｆカード
１６3 は、この“禁止モード”のディジーチェイン信号
によりＩ／Ｏバス１４と自己のＩ／Ｏカード１９との接
続を開放し、図４（ｏ）に示すように、“禁止モード”
のディジーチェイン信号を４段目のＩ／Ｆカード１６4
に送出する。
【００３３】４段目のＩ／Ｆカード１６4 はこの“禁止
モード”のディジーチェイン信号により、Ｉ／Ｏバス１
４と自己のＩ／Ｏカードとの接続を開放する。上述した
ように本実施例によれば、各Ｉ／Ｏユニット１５1 〜１
５4 が、同一のＩ／Ｏアドレスにより示される常用系又
は待機系のＩ／Ｏカード１８ａ1 〜１８ａn ，１８ｂ1
〜１８ｂn 、１９ａ1 〜１９ａn ，１９ｂ1 〜１９ｂn
を有し、Ｉ／Ｏカードに設けられたＩ／Ｏ応答送出回路
２０が、コントロールユニット１１から送出されたＩ／
Ｏアドレスを受けると、このＩ／Ｏアドレスと自己のア
ドレスとを比較し、比較結果が当該Ｉ／Ｏアドレスと自
己のアドレスとの一致を示すとき、Ｉ／Ｏ応答を送出
し、動作阻止回路２１1 〜２１4 が、このＩ／Ｏ応答送
出回路２０からＩ／Ｏ応答を受けたとき、“禁止モー
ド”のディジーチェイン信号を下位のＩ／Ｏユニットに
送出し、上位のＩ／Ｏユニットから“禁止モード”のデ
ィジーチェイン信号を受けたとき、自己の待機系のＩ／
ＯカードにおけるＩ／Ｏ応答送出回路２０からＩ／Ｏ応
答を受けた場合であっても、コントロールユニット１１
と自己の待機系のＩ／Ｏカードとの接続を開放し、且つ
“禁止モード”のディジーチェイン信号を下位のＩ／Ｏ
ユニット１５2 〜１５4 に送出するので、常用系と待機
系とをハードウエアで切換制御することにより、高速伝
送系におけるＩ／Ｏカードの二重化を実現することがで
きる。
モード”のディジーチェイン信号により、Ｉ／Ｏバス１
４と自己のＩ／Ｏカードとの接続を開放する。上述した
ように本実施例によれば、各Ｉ／Ｏユニット１５1 〜１
５4 が、同一のＩ／Ｏアドレスにより示される常用系又
は待機系のＩ／Ｏカード１８ａ1 〜１８ａn ，１８ｂ1
〜１８ｂn 、１９ａ1 〜１９ａn ，１９ｂ1 〜１９ｂn
を有し、Ｉ／Ｏカードに設けられたＩ／Ｏ応答送出回路
２０が、コントロールユニット１１から送出されたＩ／
Ｏアドレスを受けると、このＩ／Ｏアドレスと自己のア
ドレスとを比較し、比較結果が当該Ｉ／Ｏアドレスと自
己のアドレスとの一致を示すとき、Ｉ／Ｏ応答を送出
し、動作阻止回路２１1 〜２１4 が、このＩ／Ｏ応答送
出回路２０からＩ／Ｏ応答を受けたとき、“禁止モー
ド”のディジーチェイン信号を下位のＩ／Ｏユニットに
送出し、上位のＩ／Ｏユニットから“禁止モード”のデ
ィジーチェイン信号を受けたとき、自己の待機系のＩ／
ＯカードにおけるＩ／Ｏ応答送出回路２０からＩ／Ｏ応
答を受けた場合であっても、コントロールユニット１１
と自己の待機系のＩ／Ｏカードとの接続を開放し、且つ
“禁止モード”のディジーチェイン信号を下位のＩ／Ｏ
ユニット１５2 〜１５4 に送出するので、常用系と待機
系とをハードウエアで切換制御することにより、高速伝
送系におけるＩ／Ｏカードの二重化を実現することがで
きる。
【００３４】また、本実施例によれば、下位にＩ／Ｏユ
ニットを増設する際に、コントロールカード内のソフト
ウエアに影響を与えないため、容易にＩ／Ｏユニットを
接続することができる。また、常用系及び待機系の切替
のために特殊なハードウエアを必要としないので、重要
なＩ／Ｏカードのみを選択して二重化することができ
る。その他、本発明はその要旨を逸脱しない範囲で種々
変形して実施できる。
ニットを増設する際に、コントロールカード内のソフト
ウエアに影響を与えないため、容易にＩ／Ｏユニットを
接続することができる。また、常用系及び待機系の切替
のために特殊なハードウエアを必要としないので、重要
なＩ／Ｏカードのみを選択して二重化することができ
る。その他、本発明はその要旨を逸脱しない範囲で種々
変形して実施できる。
【００３５】
【発明の効果】以上説明したように請求項１の発明によ
れば、各Ｉ／Ｏユニットが、同一のＩ／Ｏアドレスによ
り示される常用系又は待機系のＩ／Ｏカードを有し、Ｉ
／Ｏカードに設けられたＩ／Ｏ応答送出回路が、コント
ロールユニットから送出されたＩ／Ｏアドレスを受ける
と、このＩ／Ｏアドレスと自己のアドレスとを比較し、
比較結果が当該Ｉ／Ｏアドレスと自己のアドレスとの一
致を示すとき、Ｉ／Ｏ応答を送出し、待機系動作阻止回
路が、このＩ／Ｏ応答送出回路からＩ／Ｏ応答を受けた
とき、動作阻止信号を下位のＩ／Ｏユニットに送出し、
上位のＩ／Ｏユニットから動作阻止信号を受けたとき、
自己の待機系のＩ／ＯカードにおけるＩ／Ｏ応答送出回
路からＩ／Ｏ応答を受けた場合であっても、コントロー
ルユニットと自己の待機系のＩ／Ｏカードとの接続を開
放し、且つ動作阻止信号を下位のＩ／Ｏユニットに送出
するので、常用系と待機系とをハードウエアで切換制御
することにより、高速伝送系におけるＩ／Ｏカードの二
重化を実現できるプログラマブルコントローラを提供で
きる。
れば、各Ｉ／Ｏユニットが、同一のＩ／Ｏアドレスによ
り示される常用系又は待機系のＩ／Ｏカードを有し、Ｉ
／Ｏカードに設けられたＩ／Ｏ応答送出回路が、コント
ロールユニットから送出されたＩ／Ｏアドレスを受ける
と、このＩ／Ｏアドレスと自己のアドレスとを比較し、
比較結果が当該Ｉ／Ｏアドレスと自己のアドレスとの一
致を示すとき、Ｉ／Ｏ応答を送出し、待機系動作阻止回
路が、このＩ／Ｏ応答送出回路からＩ／Ｏ応答を受けた
とき、動作阻止信号を下位のＩ／Ｏユニットに送出し、
上位のＩ／Ｏユニットから動作阻止信号を受けたとき、
自己の待機系のＩ／ＯカードにおけるＩ／Ｏ応答送出回
路からＩ／Ｏ応答を受けた場合であっても、コントロー
ルユニットと自己の待機系のＩ／Ｏカードとの接続を開
放し、且つ動作阻止信号を下位のＩ／Ｏユニットに送出
するので、常用系と待機系とをハードウエアで切換制御
することにより、高速伝送系におけるＩ／Ｏカードの二
重化を実現できるプログラマブルコントローラを提供で
きる。
【００３６】また、請求項２の発明によれば、Ｉ／Ｏ応
答送出回路に備えられた応答送出阻止手段が、自己の属
するＩ／Ｏユニットが異常のとき、待機系に切換えられ
るようにＩ／Ｏ応答の送出を阻止するので、請求項１と
同様の効果を奏することができるプログラマブルコント
ローラを提供できる。
答送出回路に備えられた応答送出阻止手段が、自己の属
するＩ／Ｏユニットが異常のとき、待機系に切換えられ
るようにＩ／Ｏ応答の送出を阻止するので、請求項１と
同様の効果を奏することができるプログラマブルコント
ローラを提供できる。
【図１】本発明の一実施例に係るプログラマブルコント
ローラの構成図
ローラの構成図
【図２】同実施例における動作を説明するためのタイム
チャート
チャート
【図３】同実施例における動作を説明するためのタイム
チャート
チャート
【図４】同実施例における動作を説明するためのタイム
チャート
チャート
【図５】従来のプログラマブルコントローラの構成図
【図６】従来のプログラマブルコントローラの構成図
１１…コントロールユニット、１２…コントロールカー
ド、１３…マスタＩ／Ｆ、１４…Ｉ／Ｏバス、１５1 〜
１５4 …Ｉ／Ｏユニット、１６1 〜１６4 …Ｉ／Ｆカー
ド、１７1 〜１７4 …ローカルバス、１８ａ1 〜１８ａ
n ，１９ａ1 〜１９ａn …Ｉ／Ｏカード（常用系）、１
８ｂ1 〜１８ｂn ，１９ｂ1 〜１９ｂn…Ｉ／Ｏカード
（待機系）、２０…Ｉ／Ｏ応答送出回路、２１1 〜２１
4 …動作阻止回路。
ド、１３…マスタＩ／Ｆ、１４…Ｉ／Ｏバス、１５1 〜
１５4 …Ｉ／Ｏユニット、１６1 〜１６4 …Ｉ／Ｆカー
ド、１７1 〜１７4 …ローカルバス、１８ａ1 〜１８ａ
n ，１９ａ1 〜１９ａn …Ｉ／Ｏカード（常用系）、１
８ｂ1 〜１８ｂn ，１９ｂ1 〜１９ｂn…Ｉ／Ｏカード
（待機系）、２０…Ｉ／Ｏ応答送出回路、２１1 〜２１
4 …動作阻止回路。
Claims (2)
- 【請求項１】 コントロールユニットに複数のＩ／Ｏユ
ニットが並列接続され、且つこれら各Ｉ／Ｏユニットが
上位から下位に向けて互いに直列接続されているプログ
ラマブルコントローラであって、 前記各Ｉ／Ｏユニットは、 同一のＩ／Ｏアドレスにより示される常用系又は待機系
のＩ／Ｏカードを有し、 前記コントロールユニットから送出された前記Ｉ／Ｏア
ドレスを受けると、このＩ／Ｏアドレスと自己のアドレ
スとを比較し、比較結果が当該Ｉ／Ｏアドレスと自己の
アドレスとの一致を示すとき、Ｉ／Ｏ応答を送出する前
記常用系又は待機系のＩ／Ｏカードに設けられたＩ／Ｏ
応答送出回路と、 このＩ／Ｏ応答送出回路からＩ／Ｏ応答を受けたとき、
動作阻止信号を下位のＩ／Ｏユニットに送出し、上位の
Ｉ／Ｏユニットから動作阻止信号を受けたとき、自己の
待機系のＩ／ＯカードにおけるＩ／Ｏ応答送出回路から
Ｉ／Ｏ応答を受けた場合であっても、前記コントロール
ユニットと自己の待機系のＩ／Ｏカードとの接続を開放
し、且つ動作阻止信号を下位のＩ／Ｏユニットに送出す
る待機系動作阻止回路とを備えたことを特徴とするプロ
グラマブルコントローラ。 - 【請求項２】 請求項１に記載のプログラマブルコント
ローラにおいて、 前記Ｉ／Ｏ応答送出回路は、自己の属するＩ／Ｏユニッ
トが異常のとき、待機系に切換えられるようにＩ／Ｏ応
答の送出を阻止する応答送出阻止手段を備えたことを特
徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18243994A JPH0844654A (ja) | 1994-08-03 | 1994-08-03 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18243994A JPH0844654A (ja) | 1994-08-03 | 1994-08-03 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844654A true JPH0844654A (ja) | 1996-02-16 |
Family
ID=16118296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18243994A Pending JPH0844654A (ja) | 1994-08-03 | 1994-08-03 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844654A (ja) |
-
1994
- 1994-08-03 JP JP18243994A patent/JPH0844654A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3140043B2 (ja) | 安全レピータ | |
| JP3750693B2 (ja) | 接続装置 | |
| US4128883A (en) | Shared busy means in a common bus environment | |
| EP0057275B1 (en) | Digital data storage system | |
| JP3057591B2 (ja) | マルチプロセッサシステム | |
| KR0137020B1 (ko) | 멀티버스 멀티프로세서 시스템의 언블럭킹 방법 | |
| JPH0844654A (ja) | プログラマブルコントローラ | |
| JPS6235144B2 (ja) | ||
| JPH0238969B2 (ja) | ||
| JP2978622B2 (ja) | 無停止型コンピュータ | |
| JPH10171559A (ja) | 周辺装置の接続方法および接続装置 | |
| JPH05307491A (ja) | 多重化処理装置の切替方法および装置 | |
| JPS63250730A (ja) | 印字システム | |
| KR100224966B1 (ko) | 다수의 마스터 디바이스 액세스 가능한 다층 구조의아이2씨 버스를 이용한 진단/제어 시스템 | |
| JP2586243B2 (ja) | システムの安全対策方式 | |
| SU868745A1 (ru) | Устройство дл сопр жени | |
| CN117076363A (zh) | 从机设备、数据传输系统及方法 | |
| JP3012402B2 (ja) | 情報処理システム | |
| KR100295894B1 (ko) | 엘리베이터의 군관리 제어장치 | |
| RU1805497C (ru) | Многоканальное запоминающее устройство | |
| JPH05282218A (ja) | データ送信方法 | |
| JPS6350740B2 (ja) | ||
| JPS6212539B2 (ja) | ||
| JPH05250224A (ja) | 監視制御方式 | |
| WO2001020465A2 (en) | Synchronizer circuit |