JPS6212539B2 - - Google Patents

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JPS6212539B2
JPS6212539B2 JP55121076A JP12107680A JPS6212539B2 JP S6212539 B2 JPS6212539 B2 JP S6212539B2 JP 55121076 A JP55121076 A JP 55121076A JP 12107680 A JP12107680 A JP 12107680A JP S6212539 B2 JPS6212539 B2 JP S6212539B2
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JP
Japan
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dual
bus
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input
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JP55121076A
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JPS5745652A (en
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Nobuo Tomita
Toshuki Ide
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS5745652A publication Critical patent/JPS5745652A/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 本発明は2重系監視装置に係り、さらに詳述す
れば、少なくとも3台の処理装置を有しそのうち
の2台がデユアル運転を行ない残りがバツクアツ
プ用に待期してシステム制御を行なうマルチコン
ピユータシステム中に配置されて、デユアル運転
中の2台の処理装置での処理の同期化制御、入力
データの照合、最終制御出力の一致判定を行なう
2重系監視装置に関するもので、特に制御出力デ
ータの高信頼化と切替時間の短縮化を図つたもの
である。
従来技術とその問題点を第1図により説明す
る。第1図において、1(CPU−1,CPU−
2,CPU−3)は3台の処理装置、2−1,2
−2,2−3は2重系監視装置、3は制御信号切
替装置、4−1,4−2,4−3,4−4,4−
5,4−6はインタフエイスアクセスパス、5及
び6は制御出力信号である。3台の処理装置
CPU−1〜CPU−3は任意の2台がデユアル運
転を、残りの1台がバツクアツプ用として待期す
る運用形態を採るものとする。基本的には2台の
処理装置のみでこの種のシステムを構成すること
も可能であるが、計算機システムの制御出力デー
タの誤りによつて人身事故等の重大結果をひき起
こすシステムにあつては、1台の計算機による単
独運転となる可能性を絶無とする必要があり、そ
の場には、第1図例のようにデユアル運転を行な
う2台の処理装置にさらにバツクアツプ用の処理
装置を配置する構成が採られる。そして、デユア
ル運転中の2台の処理装置の処理の同期化制御
(SYN)、入力データの照合チエツク(COMP)、
最終制御出力データの一致判定(DDO)の3つ
の機能を遂行することにより円滑なデユアル運転
を可能とする2重系監視装置2−1,2−2,2
−3が設けられる。制御信号切替装置3は、3台
の2重系監視装置のうちのどの2重系監視装置の
出力を制御対象、例えばプラント、に対してオ
ン・バスすべきかを制御する部分である。ここ
で、2台の処理装置CPU−1,CPU−2がデユ
アル運転を実行している場合は、インタフエイス
アクセスパス4−1,4−2を介して2重系監視
装置2−1を起動することになる。この状態で、
いま、処理装置CPU−1がダウンしたとする
と、直ちに処理装置CPU−2とCPU−3にてデ
ユアル運転を続行するような構成に切替える制御
動作が実施されることになる。上記の場合は、イ
ンタフエイスアクセスパス4−3,4−4を介し
て2重系監視装置2−2が起動される。
しかしながら、上記した従来技術には次のよう
な問題点があつた。即ち、システム運転形態に応
じてインタフエイスアクセスパスを選択して2重
系監視装置に対する起動を行なう必要があり、従
つて各々の運転モードに応じ別々のアクセスパス
並びに2重系監視装置を設ける必要があり、ハー
ドウエア量が大きくなりすぎ、また、最終出力デ
ータ切替部分が複雑化し、最終出力データの信頼
性が損なわれる恐れがある等の問題点があつた。
本発明の目的は、従来技術での上記した問題点
を解決し、ハードウエア量の低減化、制御出力デ
ータ切替機構の簡略化と出力データの高信頼化、
及びインタフエイスアクセスパス制御の簡略化を
実現することのできる2重系監視装置を提供する
にある。
本発明の特徴は、処理装置ごとの各制御バスの
それぞれにバスウインドウを介して接続する共有
入出力バスを2つ設け、これらの共有入出力バス
はそのバス上の入出力装置群に対するアクセス権
を排他的に任意の1台の処理装置に附与させる機
能を持つており、この2つの共有入出力バスに2
重系監視装置を接続することにより、2重系監視
装置に対する処理装置からのアクセスを前記バス
ウインドウの選択により実現する構成とするにあ
る。
以下図面により本発明を説明する。
第2図は本発明の一実施例説明図、第3図は第
2図中のバスウインドウをさらに具体的に示した
図である。図面において、7,7−1,7−2は
共有入出力バス制御装置、8は入出力装置、9は
各制御装置ごとの制御バス、10,10−1,1
0−2は共有入出力バス、11−1,11−2は
バスウインドウ、12はインタフエイス制御回路
である。いま、処理装置1−1と1−2がデユア
ル運転モードによりオンライン制御を、処理装置
1−3はバツクアツプ用として待期している状態
であるとする。共有入出力バス10,10−1,
10−2はそれぞれ複数台(本実施例では3台)
の処理装置にて共有して使用する入出力装置を接
続するための共有入出力バスであり、それぞれ共
有入出力バス制御装置7,7−1,7−2によつ
て制御される。これらの共有入出力バス10,1
0−1,10−2はそのバス上の入出力装置を一
括して複数台の処理装置のうちの任意の1台に接
続可能とするものである。換言すれば、共有入出
力バス上の入出力装置群に対するアクセス権を排
他的に任意の1台の処理装置に附与させる機能を
有するものである。従つて共有入出力バスを2つ
(実施例では10−1と10−2の2つ)用いる
ことにより、3台以上n台(共有入出力バスの物
理的、電気的特性を考慮すると8〜10台が妥当な
台数となる)の処理装置群から成るマルチコンピ
ユータシステムにおける2重系監視装置が極めて
簡単に実現できることになる。
さて、第2図において、いま、処理装置1−1
はバスウインドウaを経由して共有入出力バス1
0−1に対するアクセス権を有し、また、処理装
置1−2はバスウインドウbを経由して共有入出
力バス10−2に対するアクセス権を有するもの
とすれば、第1図従来例の場合のインタフエイス
アクセスパス4−1,4−2に対応する2重系監
視装置アクセスパスが確立することになる。この
状態で処理装置1−1がダウンしたとすると、処
理装置1−3は直ちに処理装置1−1のバツクア
ツプ動作に移り、バスウインドウcを獲得するこ
とにより2重系監視装置2に対する起動が可能と
なり、極めてフレキシブルなシステム構成である
ことは明らかである。第3図においては、第2図
中のa,b,cに相当するバスウインドウが11
−1と11−2とで表わされている。また、2重
系監視装置を構成するSYN、COMP、DDOは、
共有入出力バス10−1,10−2が一般の入出
力装置を接続可能とする目的と有する共有入出力
バスであることから入出力インタフエイスをサポ
ートし得るインタフエイス制御回路12を備えて
いることを示している。これは第1図従来例中で
は省略してあるが、従来技術においても当然必須
とされているハードウエアである。
第4図及び第5図は本発明の他の実施例を示す
図で、これは、2重系監視装置2を2重化したも
ので、前記の共有入出力バス10−1,10−2
とSYN、COMP、DDOから成る2重系監視装置
2を2台(図ではDSC−1とDSC−2として示
す)設置することで実現したものである。2台の
うち、1台は常用として、他の1台を待期用とし
て用いる場合の常用と待期用の切替えを説明する
のが第4図である。第4図において、13はプロ
セス入出力装置、14は出力バス切替回路、15
は出力バス切替機構、16はジヨイントボツクス
である。6は制御出力データの伝送ラインであ
る。プロセス入出力装置13のうち、PI/O−1
とPI/O−2は切替指令となるもので、これは最
も簡単なデイジタル出力情報の送信によつて実現
できるものであり、オン、オフを規定するビツト
情報が2重系監視装置DSC−1,DSC−2ごと
に準備されておれば容易に実現可能である。第4
図実施例においてはプロセス入出力装置も2重化
してPI/O−1とPI/O−2と2系統設け、切替
指令伝達の高信頼化を図つている。2系統のプロ
セス入出力装置PI/O−1,PI/O−2の信号は
出力バス切替回路14にて処理される。具体的に
はフエイルセイフ性を実現するために、ロツク
(制御オフ)方向では2系統の論理和をとり、オ
ン(制御出力)方向では論理和をとるように制御
している。また、この出力バス切替回路14の動
作状態を複数台(実施例では3台)の処理装置に
それぞれ独立に取込めるようにするプロセス入出
力装置PI/O−a,PI/O−b,PI/O−cを具
備させている。これはデイジタル入力情報として
各処理装置にて随意に読込むことが可能であり、
2重系監視装置の切替え前、切替指令伝達後の動
作の換認が容易に実現できることから、ソフトウ
エアによる合理性チエツクが可能である。メクラ
運転となるのを防止し、システム全体としての高
信頼化に大きく寄与するものである。
第5図は2重化した2重系監視装置の制御出力
データの突き合わせ部(切替部)を説明する図
で、第4図におけるジヨイントボツクス16を詳
細に説明する図であり、第1図従来例における制
御信号切替装置3(DOSW)に相当する部分で
ある。第5図に示すように、ジヨイントボツクス
16は3個の角形コネクタ17により、そのバツ
クワイヤリングを施してワイヤド・オアをとる構
成とすることで容易に実現し得る。
第6図は、2重化された2重系監視装置DSC
−1,DSC−2の制御出力データの伝送ライン
の切替え機構を詳細に説明する図で、18は制御
回路、19は演算ゲート、20−1,20−2,
20−3,20−4はリレー、21は制御対象装
置を示している。信号の伝送は、外来ノイズの影
響を極小化し、伝送データの信頼性を向上させる
ために、差動ドライバ構成とし、オープンコレク
タタイプの駆動素子で構成される演算ゲート19
を使用している。また伝送ラインのオン、オフは
具体的には小形高信頼性のリレー20−1,20
−2,20−3,20−4により実現している。
この種のリレーの動作信頼性は通常100万回ぐら
いまで保証されており、上記実施例における2重
化された2重系監視装置の切替え頻度が1年に1
回有るか無いかという使用状況想定からして、信
頼性の点では全く問題はない。
第7図は第6図中の制御回路18を詳細に説明
する図である。第6図におけるリレー20−1,
20−2,20−3,20−4のオン、オフの関
係は排他的(20−1,20−2がオンであれば
20−3,20−4はオフ)な関係が成立するよ
うに制御されるものであることは、これまでの説
明から明らかであるが、この動作の信頼性をさら
にに向上させる目的で附加される保護回路であ
る。即ち4個の小形高信頼性のリレー20で構成
され、例えば、いま、リレー20−1,20−2
をオフにする指令が到来した場合、それに呼応し
てオープンコンクタタイプの駆動素子に対するプ
ルアツプ抵抗22を介して給電される駆動用電源
をも遮断し、万一のリレー20−1,20−2の
故障時にも、正常出力側のリレー20−3,20
−4に対する外乱を確実に防止しようとする保護
回路である。
本発明によれば(1)従来例ではインタフエイスア
クセスパスの関係から3台の2重系監視装置を必
要としたのに対し、共有入出力バスを用いること
により1台の2重系監視装置でも2台の処理装置
のデユアル運転を他の処理装置がバツクアツプす
る構成を実現することができる。(2)2重系監視装
置の2重化を容易に実現することができる、(3)2
重化された2重系監視装置の常用と待期用の切替
えを高信頼性で実現することができる、等の効果
を生じる。
【図面の簡単な説明】
第1図は従来技術の説明図、第2図は本発明の
一実施例の説明図、第3図は第2図の詳細説明
図、第4図は本発明の他の実施例の説明図、第5
図は第4図中のジヨイントボツクスの詳細説明
図、第6図は第4図中の制御出力データラインの
切替え機構の詳細説明図、第7図は第6図中の一
部回路の詳細説明図である。 2……2重系監視装置、7……共有入出力バス
制御装置、8……入出力装置、9……処理装置の
制御バス、10……共有入出力バス、11……バ
スウインドウ、12……インタフエイス制御回
路、13……プロセス入出力装置、14……出力
バス切替回路、16……ジヨイントボツクス、1
7……角形コネクタ、18……制御回路、19…
…演算ゲート、20……リレー、21……制御対
象装置。

Claims (1)

  1. 【特許請求の範囲】 1 少なくとも3台の処理装置を有しそのうちの
    2台がデユアル運転を行ない残りがバツクアツプ
    用に待期してシステム制御を行なうマルチコンピ
    ユータシステム中に配置されて、デユアル運転中
    の2台の処理装置での処理の同期化制御、入力デ
    ータの照合、最終制御出力の一致判定を行なう2
    重系監視装置において、そのバス上の入出力装置
    群に対するアクセス権を排他的に任意の1台の処
    理装置に附与させる機能を持ち、かつ前記処理装
    置群の各制御バスのそれぞれにバスウインドウを
    介して接続する共有入出力バスを少なくとも2つ
    設け、この2つの共有入出力バスに前記2重系監
    視装置を接続することにより、2重系監視装置に
    対する処理装置群からのアクセスを前記バスウイ
    ンドウの選択により実現することを特徴とする2
    重系監視装置。 2 少なくとも3台の処理装置を有しそのうちの
    2台がデユアル運転を行ない残りがバツクアツプ
    用に待期してシステム制御を行なうマルチコンピ
    ユータシステム中に配置されて、デユアル運転中
    の2台の処理装置での処理の同期化制御、入力デ
    ータの照合、最終制御出力の一致判定を行なう2
    重系監視装置において、そのバス上の入出力装置
    群に対するアクセス権を排他的に任意の1台の処
    理装置に附与させる機能を持ち、かつ前記処理装
    置群の各制御バスのそれぞれにバスウインドウを
    介して接続する共有入出力バスを少なくとも2つ
    設け、この2つの共有入出力バスに前記2重系監
    視装置を接続して2重系監視装置に対する処理装
    置群からのアクセスを前記バスウインドウの選択
    により実現し、さらに前記2重系監視装置を常用
    と待期用の2重化構成としその常用と待期用の切
    替えをプロセス入出力装置を介してオンラインで
    実現する切替制御回路と、この切替制御回路の動
    作状態を処理装置群に独立に報告する手段とを備
    えたことを特徴とする2重系監視装置。 3 少なくとも3台の処理装置を有しそのうちの
    2台がデユアル運転を行ない残りがバツクアツプ
    用に待期してシステム制御を行なうマルチコンピ
    ユータシステム中に配置されて、デユアル運転中
    の2台の処理装置での処理の同期化制御、入力デ
    ータの照合、最終制御出力の一致判定を行なう2
    重系監視装置において、そのバス上の入出力装置
    群に対するアクセス権を排他的に任意の1台の処
    理装置に附与させる機能を持ち、かつ前記処理装
    置群の各制御バスのそれぞれにバスウインドウを
    介して接続する共有入出力バスを少なくとも2つ
    設け、この2つの共有入出力バスに前記2重系監
    視装置を接続して2重系監視装置に対する処理装
    置群からのアクセスを前記バスウインドウの選択
    により実現し、さらに前記2重系監視装置を常用
    と待期用の2重化構成としその常用と待期用の切
    替えをプロセス入出力装置を介してオンラインで
    実現する切替制御回路と、この切替制御回路の動
    作結果に呼応して動作する小形高信頼性リレーを
    用いて出力データラインの出力オン、オフを行な
    う出力データ突き合わせ部と、前記リレーのオ
    ン、オフ制御に応じて最終出力段駆動素子の供給
    電源を強制オン、オフ制御するデータライン保護
    回路とを備えたことを特徴とする2重系監視装
    置。
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